CN115706066A - 半导体封装件 - Google Patents

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CN115706066A CN202210478982.XA CN202210478982A CN115706066A CN 115706066 A CN115706066 A CN 115706066A CN 202210478982 A CN202210478982 A CN 202210478982A CN 115706066 A CN115706066 A CN 115706066A
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CN
China
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memory chip
pad
semiconductor package
chip
redistribution
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朴正现
崔福奎
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SK Hynix Inc
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SK Hynix Inc
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Abstract

一种半导体封装件可以包括：基板；第一子半导体封装件，其设置于基板上方，该第一子半导体封装件包括第一缓冲器芯片和第一存储器芯片；以及第二存储器芯片，其设置于第一子半导体封装件上方，其中第一缓冲器芯片和第一存储器芯片使用第一再分配线彼此连接，并且其中第一缓冲器芯片和第二存储器芯片使用第二接合布线彼此连接。

Description

半导体封装件
技术领域
本专利文档涉及半导体封装件，并且更具体地，涉及将两个或更多个存储器芯片连接至一个缓冲器芯片的半导体封装件。
背景技术
电子产品要求高性能和大容量数据处理，同时电子产品的尺寸越来越小。因此，要求用于这种电子产品的半导体封装件包括多个半导体芯片并且被制成特定尺寸或更小。
因为最近提出的扇出封装件可以使用再分配层，所以可以实现薄的半导体封装件。
发明内容
在实施方式中，一种半导体封装件可以包括：基板；第一子半导体封装件，其设置于基板上方，该第一子半导体封装件包括第一缓冲器芯片、第一存储器芯片以及填充第一缓冲器芯片和第一存储器芯片之间的空间的第一模制层；以及第二存储器芯片，其设置于第一子半导体封装件上方，其中第一缓冲器芯片和基板使用第一接合布线彼此连接，其中第一缓冲器芯片和第一存储器芯片使用第一再分配线彼此连接，并且其中第一缓冲器芯片和第二存储器芯片使用第二接合布线彼此连接。
在另一实施方式中，一种半导体封装件可以包括：缓冲器芯片，其具有面对存储器芯片的第一侧表面和被定位为与第一侧表面相对的第二侧表面，该缓冲器芯片包括从第一侧表面起依次布置的第一内部通道焊盘和外部通道焊盘；存储器芯片，其设置于缓冲器芯片的一侧以与缓冲器芯片间隔开，存储器芯片包括通过再分配线连接至第一内部通道焊盘的存储器芯片焊盘；以及模制层，其填充缓冲器芯片和存储器芯片之间的空间，其中第一侧表面与第一内部通道焊盘之间的距离大于外部通道焊盘与第二侧表面之间的距离。
附图说明
图1是例示了根据本公开的实施方式的存储器系统的图。
图2是例示了根据本公开的实施方式的半导体封装件的截面图。
图3是例示了图2的半导体封装件中所包括的子半导体封装件的上表面的一部分的平面图。
图4是图3的一部分的放大图。
图5是图2的一部分的放大截面图。
图6是例示了比较例的子半导体封装件的上表面的一部分的平面图。
图7是例示了根据本公开的另一实施方式的半导体封装件的截面图。
图8是例示了根据本公开的另一实施方式的半导体封装件的截面图。
图9是例示了根据本公开的另一实施方式的半导体封装件的截面图。
图10是例示了根据本公开的另一实施方式的半导体封装件的截面图。
图11示出了例示采用包括根据实施方式的半导体封装件的存储卡的电子系统的框图。
图12示出了例示包括根据实施方式的半导体封装件的另一电子系统的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的各种实施方式。
附图并非必须按比例绘制。在一些情况下，附图中至少一些结构的比例可能已经被夸大，以清楚地例示所描述实施方式的一些特征。在多层结构中以具有两个或更多个层的附图或描述来呈现特定示例时，这些层的相对位置关系或所示出的这些层的排列顺序反映了所描述或例示的示例的特定实现，并且不同的相对位置关系或这些层的布置顺序也是可行的。另外，所描述或例示的多层结构的示例可能没有反映存在于该特定多层结构中的所有层(例如，在两个所例示的层之间可以存在一个或更多个附加层)。作为具体示例，当所描述或例示的多层结构中的第一层被称为在第二层“上”或“上方”或在基板“上”或“上方”时，第一层可以直接形成于第二层或基板上，但也可以表示在第一层和第二层或基板之间可以存在一个或更多个其它中间层的结构。将理解的是，虽然术语第一、第二、第三等在本文中可以用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开来，并非用于仅限定元件本身或表示特定序列。
图1是例示了根据本公开的实施方式的存储器系统的图。
参照图1，存储器系统100可以包括用于存储数据的存储器单元110和用于控制存储器单元110的操作的控制单元120。存储器单元110和控制单元120可以通过外部通道130彼此连接，并且诸如数据信号和控制信号之类的各种信号可以通过外部通道130在存储器单元110和控制单元120之间传输。具体而言，外部通道130可以连接至存储器单元110的缓冲器电路112。
存储器单元110可以包括缓冲器电路112、第一存储器装置114和第二存储器装置116。第一存储器装置114和缓冲器电路112可以通过第一内部通道115彼此连接，并且数据信号、控制信号等可以通过第一内部通道115在第一存储器装置114和缓冲器电路112之间传输。第二存储器装置116和缓冲器电路112可以通过第二内部通道117彼此连接，并且数据信号、控制信号等可以通过第二内部通道117在第二存储器装置116和缓冲器电路112之间传输。
缓冲器电路112可以用于根据从控制单元120接收到的信号(例如，芯片选择信号)，将外部通道130选择性地与第一内部通道115和第二内部通道117中的任何一个连接。因此，可以使能第一存储器装置114和第二存储器装置116中的任何一个与控制单元120之间的操作。作为示例，在写入操作期间，数据信号可以通过缓冲器电路112输出到第一内部通道115和第二内部通道117中的任何一个，因此，数据可以存储在第一存储器装置114和第二存储器装置116中的任何一个中。另选地，作为示例，在读取操作期间，从第一存储器装置114和第二存储器装置116中的任何一个读取的数据可以输出至第一内部通道115和第二内部通道117中的任何一个，并且可以通过缓冲器电路112输出到外部通道130。
第一存储器装置114和第二存储器装置116中的每一个可以包括各种类型的存储器。例如，如该图所示，第一存储器装置114和第二存储器装置116可以包括动态随机存取存储器(DRAM)。这里，DRAM可以包括移动DRAM。然而，本公开不限于此，并且第一存储器装置114和第二存储器装置116中的每一个可以包括诸如静态RAM(SRAM)之类的易失性存储器，或者诸如NAND闪存、电阻RAM(RRAM)、相变(PRAM)、磁阻RAM(MRAM)和铁电RAM(FRAM)之类的非易失性存储器。在本实施方式中，已经描述了存储器单元110包括两个存储器装置114和116的情况，但是本公开不限于此。在另一实施方式中，存储器单元110可以包括三个或更多个存储器装置，并且在这种情况下，可以形成分别连接存储器装置和缓冲器电路112的三个或更多个内部通道。
控制单元120可以响应于来自主机(未示出)的请求而控制存储器单元110的整体操作，例如，读取操作、写入操作等。控制单元120可以包括中央处理单元(CPU)、存储器控制器、专用集成电路(ASIC)、应用处理器(AP)等。
因为上述存储器系统100包括连接一个外部通道130和多个内部通道115和117之一的缓冲器电路112，所以与具有一个外部通道和对应于一个外部通道的一个内部通道的传统存储器系统相比，可以提高存储器系统100的操作速度并且在存储器系统100中处理大量数据也是可行的。
此外，在本实施方式中，当存储器单元110被实现为半导体封装件时，其旨在提出即使包括缓冲器电路112也能够使半导体封装件的尺寸最小化的结构。这将参照稍后描述的附图通过示例的方式进行描述。
图2是例示了根据本公开的实施方式的半导体封装件的截面图，而图3是例示了图2的半导体封装件中所包括的子半导体封装件的上表面的一部分的平面图。为了便于描述，图2的第二半导体芯片的一部分在图3的平面图中被示为虚线。
参照图2和图3，本实施方式的半导体封装件PKG可以包括基板210、设置于基板210的一个表面(例如，上表面)上方并且包括缓冲器芯片220和第一存储器芯片230的子半导体封装件S-PKG、设置于子半导体封装件S-PKG上方的第二存储器芯片250以及设置于基板210的另一表面(例如，下表面)上方的外部连接端子260。
基板210可以包括用于将子半导体封装件S-PKG的缓冲器芯片220与外部组件电连接的电路和/或布线结构。例如，基板210可以包括印刷电路板(PCB)、中介层、再分配层等。用于与缓冲器芯片220连接的上基板焊盘213可以设置在基板210的上表面上方。当基板210通过接合布线连接至缓冲器芯片220时，上基板焊盘213可以包括接合指。另外，用于与外部连接端子260连接的下基板焊盘214可以设置在基板210的下表面上方。当外部连接端子260是焊球时，下基板焊盘214可以包括球焊座。上基板焊盘213可以通过基板210中的电路和/或布线结构电连接至与其对应的下基板焊盘214。
子半导体封装件S-PKG可以包括缓冲器芯片220、第一存储器芯片230和模制层240。缓冲器芯片220可以基本上对应于图1的缓冲器电路112，并且第一存储器芯片230可以基本上对应于图1的第一存储器装置114。
缓冲器芯片220可以具有其上设置有缓冲器芯片焊盘223和224的有源表面、被定位为与有源表面相对的无源表面、以及连接有源表面和无源表面的侧表面。缓冲器芯片220可以设置为使得有源表面面朝上，即，以面向上的形式设置。另外，在平面图中，缓冲器芯片220可以具有在第一方向和与第一方向交叉的第二方向上具有四个侧表面的矩形形状。在缓冲器芯片220的四个侧表面当中，面向第一存储器芯片230的侧表面在下文中将被称为第一侧表面221，而被定位为与第一侧表面221相对的侧表面在下文中将被称为第二侧表面222。
缓冲器芯片焊盘223和224可以包括内部通道焊盘223和外部通道焊盘224，并且内部通道焊盘223可以包括第一内部通道焊盘223-1和第二内部通道焊盘223-2。外部通道焊盘224可以用于将缓冲器芯片220连接至外部组件，并且可以是连接至图1的外部通道130的焊盘。第一内部通道焊盘223-1可以用于将缓冲器芯片220连接至第一存储器芯片230，并且可以是连接至图1的第一内部通道115的焊盘。第二内部通道焊盘223-2可以用于将缓冲器芯片220连接至第二存储器芯片250，并且可以是连接至图1的第二内部通道117的焊盘。缓冲器芯片220可以使用设置于其内的电路(未示出)选择性地将第一内部通道焊盘223-1和第二内部通道焊盘223-2中的任何一个与外部通道焊盘224连接。
这里，与靠近缓冲器芯片220的第一侧表面221相比，外部通道焊盘224可以设置为相对靠近第二侧表面222，并且多个外部通道焊盘224可以沿着缓冲器芯片220的第二侧表面222(即，沿着第二方向)布置成行。内部通道焊盘223可以设置为比外部通道焊盘224相对靠近第一侧表面221。此外，第一内部通道焊盘223-1可以设置为比第二内部通道焊盘223-2更靠近第一侧表面221。多个第一内部通道焊盘223-1可以沿着第一侧表面221(即，沿着第二方向)布置成行，并且多个第二内部通道焊盘223-2可以沿着第一侧表面221(即，沿着第二方向)布置成行。因为外部通道焊盘224是要进行布线接合的部分，所以它可以具有相对大的尺寸和/或节距。作为参考，外部通道焊盘224的尺寸可以是指在平面图中的面积，并且外部通道焊盘224的节距可以是指一个外部通道焊盘224的中心和与所述一个外部通道焊盘224相邻的另一外部通道焊盘224的中心之间在第二方向上的距离。另一方面，第一内部通道焊盘223-1和第二内部通道焊盘223-2中的每一者的尺寸和/或节距可以小于外部通道焊盘224的尺寸和/或节距。第一内部通道焊盘223-1的尺寸和/或节距可以与第二内部通道焊盘223-2的尺寸和/或节距基本相同。
此外，在第一方向上，外部通道焊盘224可以设置于缓冲器芯片220的边缘区域处，并且第一内部通道焊盘223-1和第二内部通道焊盘223-2可以不设置于缓冲器芯片220的边缘区域处。第一内部通道焊盘223-1和第二内部通道焊盘223-2可以设置为相对靠近缓冲器芯片220的中心。也就是说，在第一方向上，第一侧表面221和第一内部通道焊盘223-1之间的距离D1可以大于第二侧表面222和外部通道焊盘224之间的距离D2。这可以是为了通过减小缓冲器芯片220与第一存储器芯片230之间在第一方向上的距离DA来减小子半导体封装件S-PKG的平面面积，并且因此减小本实施方式的半导体封装件PKG的平面面积。这将在稍后参照图6进行描述。
第一存储器芯片230可以设置为在缓冲器芯片220的在第一方向上的一侧与缓冲器芯片220间隔开。第一存储器芯片230可以具有其上设置有第一存储器芯片焊盘233的有源表面、被定位为与有源表面相对的无源表面、以及连接有源表面和无源表面的侧表面。第一存储器芯片230可以设置为使得有源表面面朝上，即，以面向上形式设置。此外，在平面图中，第一存储器芯片230可以具有在第一方向和第二方向上具有四个侧表面的矩形形状。在第一存储器芯片230的四个侧表面当中，面向缓冲器芯片220的第一侧表面221的侧表面在下文中将被称为第一侧表面231。
第一存储器芯片焊盘233可以设置在第一存储器芯片230的与第一侧表面231相邻的边缘区域处，并且多个第一存储器芯片焊盘233可以沿着第一侧表面231(即，沿着第二方向)布置成行。这里，第一存储器芯片230的第一侧表面231的长度可以比缓冲器芯片220的第一侧表面221的长度长。此外，第一存储器芯片焊盘233的尺寸和/或节距可以大于第一内部通道焊盘223-1的尺寸和/或节距。
模制层240可以形成为围绕缓冲器芯片220的侧表面和第一存储器芯片230的侧表面的至少一部分，同时填充第一存储器芯片230和缓冲器芯片220之间的空间。在本实施方式中，例示了模制层240覆盖第一存储器芯片230在第一方向上的两个侧表面，同时不覆盖第一存储器芯片230在第二方向上的两个侧表面，但本公开不限于此。模制层240可以围绕第一存储器芯片230的整个侧表面，或者模制层240可能不覆盖第一存储器芯片230的侧表面中的除了第一侧表面231之外的其余部分。
只要模制层240暴露出第一存储器芯片焊盘233和缓冲器芯片焊盘223和224，可以在垂直方向上以各种方式修改第一存储器芯片230的有源表面和无源表面的厚度和位置、缓冲器芯片220的有源表面和无源表面的厚度和位置、以及模制层240的上表面和下表面的厚度和位置。例如，如所示的，模制层240的上表面、第一存储器芯片230的有源表面、以及缓冲器芯片220的有源表面可以形成在垂直方向上位于基本相同的高度处的平坦表面。在这种情况下，因为稍后将描述的第一再分配线271和第二再分配线272形成于平坦表面上方，所以可以有利于第一再分配线271和第二再分配线272的形成工艺。此外，如所示的，模制层240的厚度、第一存储器芯片230的厚度和缓冲器芯片220的厚度可以基本相同，因此模制层240的下表面、第一存储器芯片230的无源表面和缓冲器芯片220的无源表面可以在垂直方向上位于基本相同的高度处。然而，本公开不限于此。第一存储器芯片230和缓冲器芯片220的厚度可以彼此不同，使得它们的无源表面可以在垂直方向上位于不同的高度处，并且模制层240可以形成为暴露出第一存储器芯片230和缓冲器芯片220的无源表面的至少一部分，或者覆盖第一存储器芯片230和缓冲器芯片220的无源表面的全部。模制层240可以包括热固性树脂，例如EMC(环氧模塑料)。
上述缓冲器芯片220、第一存储器芯片230和模制层240可以实现为一个模块，即，子半导体封装件S-PKG。子半导体封装件S-PKG的下表面可以通过粘合层AL附接至基板210的上表面。
第二存储器芯片250可以形成于子半导体封装件S-PKG上方。第二存储器芯片250可以基本上对应于图1的第二存储器装置116。
第二存储器芯片250可以具有其上设置有第二存储器芯片焊盘253的有源表面、被定位为与有源表面相对的无源表面、以及连接有源表面和无源表面的侧表面。第二存储器芯片250可以设置为使得有源表面面朝上，即，以面向上的形式设置。另外，在平面图中，第二存储器芯片250可以具有在第一方向和第二方向上具有四个侧表面的矩形形状。在第二存储器芯片250的四个侧表面当中，面向缓冲器芯片220的侧表面在下文中将被称为第一侧表面251。第二存储器芯片焊盘253可以设置在第二存储器芯片250的与第一侧表面251相邻的边缘区域处。此外，虽然未示出，但是在平面图中，多个第二存储器芯片焊盘253可以沿第一侧表面251(即，沿着第二方向)布置成行。
这里，第二存储器芯片250可以是与第一存储器芯片230相同类型的存储器芯片，例如，移动DRAM。因此，第二存储器芯片250的平面面积可以与第一存储器芯片230的平面面积基本相同，并且第二存储器芯片焊盘253的尺寸和/或节距可以与第一存储器芯片焊盘233的尺寸和/或节距基本相同。然而，本公开不限于此。第二存储器芯片250和第一存储器芯片230可以是不同类型的存储器芯片，并且第二存储器芯片250的平面面积或者第二存储器芯片焊盘253的尺寸和/或节距可以与第一存储器芯片230的平面面积或第一存储器芯片焊盘233的尺寸和/或节距不同。
只要第二存储器芯片250设置为暴露出稍后将描述的再分配焊盘272P，可以以各种方式修改其在平面图中的位置。然而，可以限制使整个第二存储器芯片250在平面图中与子半导体封装件S-PKG交叠。这可以是因为当在平面图中第二存储器芯片250的一部分从子半导体封装件S-PKG突出而与子半导体封装件S-PKG不交叠时，半导体封装件PKG的平面面积增加。作为示例，如所示的，第二存储器芯片250可以在第一方向上与缓冲器芯片220的一部分交叠，并且可以在第二方向上具有与第一存储器芯片230的两个侧壁基本对齐的两个侧壁。
第二存储器芯片250的下表面可以通过粘合层AL附接至子半导体封装件S-PKG的上表面。
此外，在子半导体封装件S-PKG中，缓冲器芯片220的外部通道焊盘224可以通过第一接合布线225连接至基板210的上基板焊盘213。因此，第一接合布线225可以形成外部通道(参见图1的130)的一部分。缓冲器芯片220的第一内部通道焊盘223-1可以通过第一再分配线271连接至第一存储器芯片230的第一存储器芯片焊盘233。也就是说，第一再分配线271可以形成第一内部通道(参见图1的115)。另外，缓冲器芯片220的第二内部通道焊盘223-2可以通过第二再分配线272、再分配焊盘272P和第二接合布线255连接至第二存储器芯片250的第二存储器芯片焊盘253。也就是说，第二再分配线272、再分配焊盘272P和第二接合布线255可以形成第二内部通道(参见图1的117)。
更具体地，第一再分配线271可以在第一存储器芯片230的有源表面、模制层240的上表面和缓冲器芯片220的有源表面上方从第一存储器芯片焊盘233延伸到第一内部通道焊盘223-1。
第二再分配线272可以在缓冲器芯片220的有源表面上方、或者在缓冲器芯片220的有源表面和模制层240的上表面上方从第二内部通道焊盘223-2延伸到再分配焊盘272P。这里，多个再分配焊盘272P可以在第一方向上位于外部通道焊盘224和第二内部通道焊盘223-2之间，并且可以沿第二方向布置成行。另外，多个再分配焊盘272P可以用于与第二接合布线255连接，并且可以具有比第二内部通道焊盘223-2的尺寸和/或节距大的尺寸和/或节距。为此，多个再分配焊盘272P可以布置为不仅与缓冲器芯片220交叠而且与在缓冲器芯片220的在第二方向上的两侧的模制层240交叠。
如上所述，在实施方式中，因为缓冲器芯片220和第一存储器芯片230使用第一再分配线271彼此连接，并且缓冲器芯片220和第二存储器芯片250使用第二再分配线272彼此连接，因此可以实现扇出型子半导体封装件S-PKG。
为了便于描述，图2和图3例示了一条第一再分配线271和一条第二再分配线272，但是本公开不限于此。可以形成分别连接多个第一存储器芯片焊盘233和多个第一内部通道焊盘223-1的多条第一再分配线271，并且可以形成分别连接多个第二内部通道焊盘223-2和多个再分配焊盘272P的多条第二再分配线272。这里，可能需要确保第一存储器芯片焊盘233和第一内部通道焊盘223-1之间在第一方向上的距离D3为预定值或更大，以确保设置多条第一再分配线271的空间。类似地，可能需要确保第二内部通道焊盘223-2和再分配焊盘272P之间在第一方向上的距离D4为预定值或更大，以确保设置多条第二再分配线272的空间。这将在稍后参照图4进行描述。
图4是图3的一部分的放大图，并且具体地，示出了连接多个第一存储器芯片焊盘233和多个第一内部通道焊盘223-1的多条第一再分配线271。
参照图4，彼此对应的第一存储器芯片焊盘233和第一内部通道焊盘223-1可以通过第一再分配线271连接。
在这种情况下，由于第一存储器芯片焊盘233的节距大于第一内部通道焊盘223-1的节距，因此多条第一再分配线271中的至少一条可能不具有在第一方向上延伸的直线形状，并且可以具有从第一存储器芯片焊盘233到与其对应的第一内部通道焊盘223-1的弯曲形状。例如，多条第一再分配线271中的至少一条可以包括：垂直部分(参见P1)，其在与彼此面对的缓冲器芯片220的侧表面和第一存储器芯片230的侧表面基本垂直的方向上延伸；倾斜部分(参见P2)，其延伸以相对于这些侧表面具有除90度以外的预定角度；以及水平部分(参见P3)，其在基本平行于这些侧表面的方向上延伸。
多个水平部分P3可以设置在第一存储器芯片焊盘233和第一内部通道焊盘223-1之间。在这种情况下，第一存储器芯片焊盘233和第一内部通道焊盘223-1之间在第一方向上的距离D3可以具有能够布置多个水平部分P3的值。当第一再分配线271的宽度为W1，第一再分配线271的在第一方向上彼此相邻的水平部分P3之间的距离为S1，并且在第一存储器芯片焊盘233与第一内部通道焊盘223-1之间设置有N(其中N是等于或大于2的自然数)个水平部分P3时，距离D3可以具有大于N*W1+(N+1)*S1的值。例如，如所示的，当第一存储器芯片焊盘233与第一内部通道焊盘223-1之间设置22个水平部分P3，并且第一再分配线271的宽度以及水平部分P3之间的距离为10μm时，距离D3可以大于(22*10+23*10)μm，即，450μm。
与参照图4描述的类似，也可以调整第二内部通道焊盘223-2和再分配焊盘272P之间的距离D4。例如，当第二再分配线272的宽度为W2，第二再分配线272的在第一方向上相邻的水平部分之间的距离为S2，并且在第二内部通道焊盘223-2和再分配焊盘272P之间设置M(其中M是等于或大于2的自然数)个水平部分时，距离D4可以具有大于M*W2+(M+1)*S2的值。
此外，在图2和图3中，简要地例示了第一再分配线271、第二再分配线272和再分配焊盘272P以清楚地示出它们之间的连接关系。图5更具体地示出了这些组件。
图5是图2的一部分的放大截面图，并且可以基本上对应于沿图3的线A1-A1′截取的横截面。
参照图5，可以形成第一再分配绝缘层273以覆盖缓冲器芯片220的有源表面、第一存储器芯片230的有源表面和模制层240的上表面。第一再分配绝缘层273可以包括暴露第一存储器芯片焊盘233、第一内部通道焊盘223-1、第二内部通道焊盘223-2和外部通道焊盘224中的每一个的开口。
第一再分配线271可以在第一存储器芯片焊盘233和第一内部通道焊盘223-1之间的第一再分配绝缘层273上方延伸，以连接第一存储器芯片焊盘233和第一内部通道焊盘223-1，同时填充暴露出第一存储器芯片焊盘233的开口和暴露出第一内部通道焊盘223-1的开口。
第二再分配线272可以在朝向外部通道焊盘224的方向上在第一再分配绝缘层273上方延伸，同时填充暴露出第二内部通道焊盘223-2的开口。这里，第二再分配线272的端部可以位于外部通道焊盘224和第二内部通道焊盘223-2之间，并且可以具有宽度大于第二再分配线272的宽度的板状。
第二再分配绝缘层274可以形成于第一再分配绝缘层273、第一再分配线271和第二再分配线272上方以覆盖它们。第二再分配绝缘层274可以具有暴露出第二再分配线272的端部以限定再分配焊盘272P的开口。另外，第二再分配绝缘层274可以具有暴露出外部通道焊盘224的开口。也就是说，暴露出外部通道焊盘224的第一再分配绝缘层273的开口和第二再分配绝缘层274的开口可以至少部分交叠。通过第一再分配绝缘层273和第二再分配绝缘层274的开口暴露出的外部通道焊盘274可以连接至第一接合布线225。由第二再分配绝缘层274的开口限定的再分配焊盘272P可以连接至第二接合布线255。
第一再分配绝缘层273和第二再分配绝缘层274可以包括各种绝缘材料，例如，氧化硅、氮化硅、诸如聚酰亚胺之类的绝缘聚合物、或者环氧树脂。第一再分配线271和第二再分配线272可以包括诸如钨(W)、铜(Cu)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)和镍(Ni)之类的金属或这些金属的化合物。
返回参照图2和图3，外部连接端子260可以连接至基板210的下基板焊盘214。外部连接端子260可以通过基板210内部的电路/布线结构、上基板焊盘213和第一接合布线225连接至缓冲器芯片220的外部通道焊盘224。外部连接端子260可以是焊球，但本公开不限于此，并且可以将诸如球状、柱状或其组合之类的各种形状的导电材料用作外部连接端子260。
根据上述半导体封装件PKG，在实施方式中，通过提供选择性地连接至第一存储器芯片230和第二存储器芯片250的缓冲器芯片220，可以提高操作速度并且可以处理大量数据。
此外，在实施方式中，通过将第一存储器芯片230和缓冲器芯片220实现为扇出型子半导体封装件S-PKG，可以减小半导体封装件PKG的厚度。
此外，如上所述，在实施方式中，通过调整缓冲器芯片220的第一内部通道焊盘223-1和第二内部通道焊盘223-2的位置，可以减小子半导体封装件S-PKG的平面面积，并且因此可以减小半导体封装件PKG的平面面积。下面将与图6的比较例相比较，对此进行更多描述。
图6是例示了比较例的子半导体封装件的上表面的一部分的平面图，并且可以是与图3相对应的图。将主要描述与图3的不同之处。
参照图6，第一存储器芯片230′的第一存储器芯片焊盘233′可以在第二方向上沿着第一侧表面231′布置。
缓冲器芯片220′的第一内部通道焊盘223-1′和第二内部通道焊盘223-2′可以在第二方向上沿着第一侧表面221′布置，并且外部通道焊盘224′可以在第二方向上沿着第二侧表面222′布置。
第一内部通道焊盘223-1′可以通过第一再分配线271′连接至第一存储器芯片焊盘233′，第二内部通道焊盘233-2′可以通过第二再分配线272′连接至再分配焊盘272P′。
模制层240′可以形成为围绕缓冲器芯片220′，同时填充第一存储器芯片230′和缓冲器芯片220′之间的空间。
这里，与图3的子半导体封装件S-PKG不同，第一内部通道焊盘223-1′和第二内部通道焊盘223-2′可以设置在缓冲器芯片220′的在第一方向上与第一侧表面221′相邻的边缘区域处。也就是说，第一内部通道焊盘223-1′与第一侧表面221′之间的距离D1′可以与外部通道焊盘224′与第二侧表面222′之间的距离D2′相同或相似。
即使在这种情况下，为了布置多条第一再分配线271′，可以将第一内部通道焊盘223-1′和第一存储器芯片焊盘233′之间的距离D3′保持与图3的距离D3基本相同的程度。当第一内部通道焊盘223-1′位于缓冲器芯片220′的边缘区域处时，可以增加缓冲器芯片220′和第一存储器芯片230′之间的距离DA′以确保距离D3′。结果，子半导体封装件S-PKG′的平面面积会增加。例如，缓冲器芯片220′与第一存储器芯片230′之间的距离DA′可以大于第一内部通道焊盘223-1′与第一侧表面221′之间的距离D1′。
另一方面，返回参照图3，在保证第一内部通道焊盘223-1与第一存储器芯片焊盘233之间的距离D3以用于设置多条第一再分配线271，并且保证第二内部通道焊盘223-2与再分配焊盘272P之间的距离D4以用于设置多条第二再分配线272的前提下，与图6的比较例相比，再分配焊盘272P以及第一内部通道焊盘223-1和第二内部通道焊盘223-2可以设置为更靠近外部通道焊盘224。因此，第一内部通道焊盘223-1和第二内部通道焊盘223-2可以设置为相对邻近缓冲器芯片220的中心而不是边缘区域。
结果，与图6的比较例相比，可以减小缓冲器芯片220与第一存储器芯片230之间的距离DA。例如，缓冲器芯片220与第一存储器芯片230之间的距离DA可以小于第一内部通道焊盘223-1与第一侧表面221之间的距离D1。因此，在实施方式中，可以减小子半导体封装件S-PKG的平面面积和半导体封装件PKG的平面面积。
图7是例示了根据本公开的另一实施方式的半导体封装件的截面图。将主要描述与图2和图3的上述半导体封装件的不同之处。
参照图7，根据本实施方式的半导体封装件PKG可以包括：基板310；第一子半导体封装件S-PKG1，其设置于基板310的一个表面(例如，上表面)上方并且包括第一缓冲器芯片320和第一存储器芯片330；第二子半导体封装件S-PKG2，其设置于第一子半导体封装件S-PKG1上方并包括第二缓冲器芯片420和第三存储器芯片430；第二存储器芯片350，其设置于第二子半导体封装件S-PKG2上方；第四存储器芯片450，其设置于第二存储器芯片350上方；以及第一外部连接端子360A和第二外部连接端子360B，其设置于基板310的另一表面(例如，下表面)上方。
用于与第一缓冲器芯片320连接的第一上基板焊盘313A和用于与第二缓冲器芯片420连接的第二上基板焊盘313B可以设置于基板310的上表面上方。另外，用于分别与第一外部连接端子360A和第二外部连接端子360B连接的第一下基板焊盘314A和第二下基板焊盘314B可以设置于基板310的下表面上方。第一上基板焊盘313A和第一下基板焊盘314A可以通过基板310内部的电路和/或布线结构电连接，并且第二上基板焊盘313B和第二下基板焊盘314B可以通过基板310内部的电路和/或布线结构电连接。
第一子半导体封装件S-PKG1可以形成于基板310的上表面上方，并且可以使用粘合层AL附接至基板310的上表面。第一子半导体封装件S-PKG1可以包括第一缓冲器芯片320、第一存储器芯片330和第一模制层340。第一子半导体封装件S-PKG1可以与上述实施方式的子半导体封装件(图2的S-PKG)基本相同。
第二子半导体封装件S-PKG2可以形成于第一子半导体封装件S-PKG1上方，并且可以使用粘合层AL附接至第一子半导体封装件S-PKG1的上表面。第二子半导体封装件S-PKG2可以包括第二缓冲器芯片420、第三存储器芯片430和第二模制层440。第二子半导体封装件S-PKG2可以与第一子半导体封装件S-PKG1绕垂直方向上的一个轴旋转180度的状态基本相同。
在第二子半导体封装件S-PKG2暴露出形成于第一缓冲器芯片320上方的再分配焊盘372P的前提下，第二子半导体封装件S-PKG2可以布置为使得第二子半导体封装件S-PKG2与第一子半导体封装件S-PKG1之间的交叠区域尽可能大。这是因为半导体封装件PKG的平面面积随着第二子半导体封装件S-PKG2与第一子半导体封装件S-PKG1之间的交叠面积增加而减小。例如，第二子半导体封装件S-PKG2的第三存储器芯片430可以与第一缓冲器芯片320部分地交叠。
第二存储器芯片350可以形成于第二子半导体封装件S-PKG2上方，并且可以使用粘合层AL附接至第二子半导体封装件S-PKG2的上表面。第二存储器芯片350可以与上述实施方式的第二存储器芯片250基本相同。
只要第二存储器芯片350被设置为暴露出形成于第一缓冲器芯片320上方的再分配焊盘372P和形成于第二缓冲器芯片420上方的再分配焊盘472P，那么可以以各种方式修改第二存储器芯片350的平面位置。然而，可以限制使整个第二存储器芯片350在平面图中与第一子半导体封装件S-PKG1和第二子半导体封装件S-PKG2交叠。这是因为当在平面图中第二存储器芯片350的一部分突出而与第一子半导体封装件S-PKG1和第二子半导体封装件S-PKG2不交叠时，半导体封装件PKG的平面面积增加。
第四存储器芯片450可以形成于第二存储器芯片350上方，并且可以使用粘合层AL附接至第二存储器芯片350的上表面。第四存储器芯片450可以与第二存储器芯片350围绕垂直方向上的一个轴旋转180度的状态基本相同。
只要第四存储器芯片450被设置为暴露出形成于第一缓冲器芯片320上方的再分配焊盘372P和形成于第二缓冲器芯片420上方的再分配焊盘472P，那么可以以各种方式修改第四存储器芯片450的平面位置。然而，与第二存储器芯片350相似，可以限制使整个第四存储器芯片450与第一子半导体封装件S-PKG1和第二子半导体封装件S-PKG2交叠。此外，作为示例，第四存储器芯片450和第二存储器芯片350可以如图所示的完全交叠，并且其侧壁可以彼此对齐。
第二存储器芯片350和第四存储器芯片450之间的粘合层AL的厚度T2可以大于基板310和第一子半导体封装件S-PKG1之间的粘合层AL、第一子半导体封装件S-PKG1与第二子半导体封装件S-PKG2之间的粘合层AL、以及第二存储器芯片350与第二子半导体封装件S-PKG2之间的粘合层AL的厚度T1。这是为了覆盖连接至第二存储器芯片350的第二接合布线355的峰部。
第一子半导体封装件S-PKG1、第二存储器芯片350和基板310之间的连接关系可以与图2和图3的实施方式中的基本相同。也就是说，在第一子半导体封装件S-PKG1中，第一缓冲器芯片320的外部通道焊盘324可以通过第一接合布线325连接至基板310的第一上基板焊盘313A。尽管为了便于描述并未指示所有附图标记，但是第一存储器芯片330的第一存储器芯片焊盘333可以通过再分配线连接至第一缓冲器芯片320的第一内部通道焊盘，并且第二存储器芯片350的第二存储器芯片焊盘353可以通过第二接合布线355、形成于第一缓冲器芯片320上方的再分配焊盘372P、以及从再分配焊盘372P延伸出的再分配线连接至第一缓冲器芯片320的第二内部通道焊盘。结果，第一缓冲器芯片320可以选择性地将第一存储器芯片330和第二存储器芯片350连接至外部通道焊盘324。
第二子半导体封装件S-PKG2、第四存储器芯片450和基板310之间的连接关系可以与第一子半导体封装件S-PKG1、第二存储器芯片350和基板310之间的连接关系基本相同。也就是说，在第二子半导体封装件S-PKG2中，第二缓冲器芯片420的外部通道焊盘424可以通过第三接合布线425连接至基板310的第二上基板焊盘313B。虽然为了便于描述并未指示所有附图标记，但是第三存储器芯片430的第三存储器芯片焊盘433可以通过再分配线连接至第二缓冲器芯片420的第一内部通道焊盘，并且第四存储器芯片450的第四存储器芯片焊盘453可以通过第四接合布线455、形成于第二缓冲器芯片420上方的再分配焊盘472P、以及从再分配焊盘472P延伸出的再分配线连接至第二缓冲器芯片420的第二内部通道焊盘。结果，第二缓冲器芯片420可以选择性地将第三存储器芯片430和第四存储器芯片450连接至外部通道焊盘424。
穿过第一缓冲器芯片320的外部通道焊盘324、第一接合布线325、第一上基板焊盘313A、第一下基板焊盘314A和第一外部连接端子360A的路径可以被称为第一外部通道，并且穿过第二缓冲器芯片420的外部通道焊盘424、第三接合布线425、第二上基板焊盘313B、第二下基板焊盘314B和第二外部连接端子360B的路径可以称为第二外部通道。第一外部通道和第二外部通道可以是彼此电分离的独立路径。第一存储器芯片330或第二存储器芯片350的操作可以通过第一外部通道控制，并且第三存储器芯片430或第四存储器芯片450的操作可以通过第二外部通道控制。
此外，如上所述，可以减小第一子半导体封装件S-PKG1中的第一缓冲器芯片320和第一存储器芯片330之间的距离DA1。类似地，可以减小第二子半导体封装件S-PKG2中的第二缓冲器芯片420和第三存储器芯片430之间的距离DA2。因此，基板310的在第一方向上的一个侧表面(例如，左侧表面)与第一子半导体封装件S-PKG1的和基板310的所述一个侧表面邻近的一个侧表面之间的距离DB可以相对增加，而第一子半导体封装件S-PKG1的在第一方向上的另一侧表面(例如，右侧表面)与第二子半导体封装件S-PKG2的和第一子半导体封装件S-PKG1的所述另一侧表面相邻的另一侧表面之间的距离DC可以相对减小。也就是说，在第一方向上，第二子半导体封装件S-PKG2从第一子半导体封装件S-PKG1突出的部分的宽度可以相对减小。例如，距离DB可以大于距离DC。
在本实施方式的半导体封装件PKG的情况下，通过提供选择性地连接至第一存储器芯片330和第二存储器芯片350的第一缓冲器芯片320、以及选择性地连接至第三存储器芯片430和第四存储器芯片450的第二缓冲器芯片420，可以处理大量数据。
此外，在图7的实施方式中，可以以各种方式修改第一子半导体封装件S-PKG1、第二子半导体封装件S-PKG2、第二存储器芯片350和第四存储器芯片450的层叠顺序。这将参照图8和图9通过示例的方式进行描述。
图8是例示了根据本公开的另一实施方式的半导体封装件的截面图。将主要描述与图7的上述半导体封装件的不同之处。
参照图8，本实施方式的半导体封装件PKG可以包括依次层叠在基板310上方的第一子半导体封装件S-PKG1、第二子半导体封装件S-PKG2、第四存储器芯片450和第二存储器芯片350。
由于第二存储器芯片350设置在半导体封装件PKG的最上部，因此连接第二存储器芯片焊盘353和第一缓冲器芯片320的再分配焊盘372P的第二接合布线355的长度可以比图7的实施方式的对应长度长。
另外，由于第四存储器芯片450设置在第二存储器芯片350下方，因此连接第四存储器芯片焊盘453和第二缓冲器芯片420的再分配焊盘472P的第四接合布线455的长度可以比图7的实施方式的对应长度短。
因为第二存储器芯片350下方的粘合层AL被形成为覆盖第四接合布线455的峰部，所以其厚度T2可以大于另一粘合层AL的厚度T1。
图9是例示了根据本公开的另一实施方式的半导体封装件的截面图。将主要描述与图7的上述半导体封装件的不同之处。
参照图9，本实施方式的半导体封装件PKG可以包括依次层叠在基板310上方的第一子半导体封装件S-PKG1、第二存储器芯片350、第二子半导体封装件S-PKG2和第四存储器芯片450。
因为第二存储器芯片350直接设置于第一子半导体封装件S-PKG1上方，所以连接第二存储器芯片焊盘353和第一缓冲器芯片320的再分配焊盘372P的第二接合布线355的长度可以比图7的实施方式的对应长度短。
另外，因为第二子半导体封装件S-PKG2设置于第二存储器芯片350上方，所以连接第二缓冲器芯片420的外部通道焊盘424和第二上基板焊盘313B的第三接合布线425的长度可以比图7的实施方式的对应长度长。
另外，因为第四半导体芯片450直接设置于第二子半导体封装件S-PKG2上方，所以连接第四存储器芯片焊盘453和第二缓冲器芯片420的再分配焊盘472P的第四接合布线455的长度可以比图7的实施方式的对应长度短。
因为第二子半导体封装件S-PKG2下方的粘合层AL被形成为覆盖第二接合布线355的峰部，所以其厚度T2可以大于另一粘合层AL的厚度T1。
此外，在上述实施方式中，两个存储器芯片连接至一个缓冲器芯片，两个存储器芯片中的一个通过再分配线连接至一个缓冲器芯片，并且两个存储器芯片中的另一个通过接合布线连接至所述一个缓冲器芯片。
然而，代替两个存储器芯片，两个存储器芯片层叠体可以连接至一个缓冲器芯片。存储器芯片层叠体可以包括在垂直方向上层叠的多个存储器芯片，并且多个存储器芯片可以偏移层叠并且通过接合布线彼此连接。在这种情况下，两个存储器芯片层叠体中的一个的最下端的存储器芯片可以通过再分配线连接至一个缓冲器芯片，并且两个存储器芯片层叠体中的另一个的最下端的存储器芯片可以通过接合布线连接至所述一个缓冲器芯片。例如，这将参照图10进行描述。
图10是例示了根据本公开的另一实施方式的半导体封装件的截面图。将主要描述与上述实施方式的不同之处。
参照图10，本实施方式的半导体封装件PKG可以包括依次层叠在基板310上方的第一子半导体封装件S-PKG1、第二存储器芯片350、第二子半导体封装件S-PKG2和第四存储器芯片450。
此外，与第一存储器芯片330形成存储器芯片层叠体的附加第一存储器芯片330′可以形成在第一存储器芯片330上方。附加第一存储器芯片330′的附加第一存储器芯片焊盘333′可以通过附加第一接合布线335′连接至第一存储器芯片330的第一存储器芯片焊盘333。为此，附加第一存储器芯片330′可以与第一存储器芯片330偏移层叠，使得第一存储器芯片焊盘333被暴露出来。例如，在第一方向上，附加第一存储器芯片330′可以在远离第一存储器芯片330的一个侧表面(例如，左侧表面)的方向上偏移层叠。
第二存储器芯片350可以形成于附加第一存储器芯片330′上方。第二存储器芯片350下方的粘合层AL可以形成为具有相对大的厚度(参见T2)以覆盖附加第一接合布线335′的峰部。
与第二存储器芯片350形成存储器芯片层叠体的附加第二存储器芯片350′可以形成在第二存储器芯片350上。附加第二存储器芯片350′的附加第二存储器芯片焊盘353′可以通过附加第二接合布线355′连接至第二存储器芯片350的第二存储器芯片焊盘353。为此，附加第二存储器芯片350′可以与第二存储器芯片350偏移层叠，使得第二存储器芯片焊盘353被暴露出来。例如，在第一方向上，附加第二存储器芯片350′可以在远离第二存储器芯片350的一个侧表面(例如，左侧表面)的方向上偏移层叠。
第二子半导体封装件S-PKG2可以形成于附加第二存储器芯片350′上方。第二子半导体封装件S-PKG2下方的粘合层AL可以形成为具有相对大的厚度(参见T2)以覆盖附加第二接合布线335′的峰部。
与第三存储器芯片430形成存储器芯片层叠体的附加第三存储器芯片430′可以形成于第二子半导体封装件S-PKG2的第三存储器芯片430上方。附加第三存储器芯片430′的附加第三存储器芯片焊盘433′可以通过附加第三接合布线435′连接至第三存储器芯片430的第三存储器芯片焊盘433。为此，附加第三存储器芯片430′可以与第三存储器芯片430偏移层叠，使得第三存储器芯片焊盘433被暴露出来。例如，在第一方向上，附加第三存储器芯片430′可以在远离第三存储器芯片430的另一侧表面(例如，右侧表面)的方向上偏移层叠。
第四存储器芯片450可以形成于附加第三存储器芯片430′上方。第四存储器芯片450下方的粘合层AL可以形成为具有相对大的厚度(参见T2)以覆盖附加第三接合布线435′的峰部。
与第四存储器芯片450形成存储器芯片层叠体的附加第四存储器芯片450′可以形成于第四存储器芯片450上方。附加第四存储器芯片450′的附加第四存储器芯片焊盘453′可以通过附加第四接合布线455′连接至第四存储器芯片450的第四存储器芯片焊盘453。为此，附加第四存储器芯片450′可以与第四存储器芯片450偏移层叠，使得第四存储器芯片焊盘453被暴露出来。例如，在第一方向上，附加第四存储器芯片450′可以在远离第四存储器芯片450的另一侧表面(例如，右侧表面)的方向上偏移层叠。
在本实施方式的半导体封装件PKG的情况下，可以处理更大量的数据。
此外，在图10的实施方式中，用于形成存储器芯片层叠体的附加存储器芯片330′、350′、430′和450′分别形成于图9的存储器芯片330、350、430和450上方。然而，本公开不限于此。可以以与图2、图7和图8的实施方式中类似的方式形成附加存储器芯片。
根据本公开的以上实施方式，可以提供能够在减小厚度和平面面积的同时提高操作速度并处理大量数据的半导体封装件。
图11示出了例示包括采用根据实施方式的半导体封装件中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读出所存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据所描述的实施方式的半导体封装件中的至少一个。
存储器7810可以包括应用本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以响应于来自主机7830的读取/写入请求而控制存储器7810使得读出所存储的数据或存储数据。
图12示出了例示包括根据所描述的实施方式的半导体封装件中的至少一个的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过提供数据移动所经由的路径的总线8715彼此联接。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑装置。控制器8711或存储器8713可以包括根据本公开的实施方式的半导体封装件中的一个或更多个。输入/输出装置8712可以包括选自小键盘、键盘、显示装置、触摸屏等中的至少一种。存储器8713是用于存储数据的装置。存储器8713可以存储要由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM之类的易失性存储器装置和/或诸如闪存之类的非易失性存储器装置。例如，闪存可以安装至诸如移动终端或台式计算机之类的信息处理系统。闪存可以构成固态盘(SSD)。在这种情况下，电子系统8710可以在闪存系统中稳定地存储大量数据。
电子系统8710还可以包括接口8714，其被配置为向通信网络发送数据和从通信网络接收数据。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线或者有线或无线收发器。
电子系统8710可以实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任何一种。
如果电子系统8710代表能够执行无线通信的装备，则电子系统8710可以用在使用以下技术的通信系统中：CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)。
虽然已经出于示例的目的描述了各种实施方式，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求所限定的本教导的精神和范围的情况下可以进行各种变型和修改。
相关申请的交叉引用
本申请要求于2021年7月16日提交的韩国专利申请No.10-2021-0093494的优先权，该韩国专利申请的全部内容通过引用并入本文中。

Claims (21)

1.一种半导体封装件，该半导体封装件包括：
基板；
第一子半导体封装件，所述第一子半导体封装件设置于所述基板上方，所述第一子半导体封装件包括第一缓冲器芯片、第一存储器芯片以及填充所述第一缓冲器芯片和所述第一存储器芯片之间的空间的第一模制层；以及
第二存储器芯片，所述第二存储器芯片设置于所述第一子半导体封装件上方，
其中，所述第一缓冲器芯片和所述基板使用第一接合布线彼此连接，其中，所述第一缓冲器芯片和所述第一存储器芯片使用第一再分配线彼此连接，并且
其中，所述第一缓冲器芯片和所述第二存储器芯片使用第二接合布线彼此连接。
2.根据权利要求1所述的半导体封装件，其中，所述第一缓冲器芯片包括设置于所述第一缓冲器芯片的上表面上方的第一内部通道焊盘、第二内部通道焊盘和外部通道焊盘，
其中，所述第一存储器芯片包括设置于所述第一存储器芯片的上表面上方的第一存储器芯片焊盘，并且
其中，所述第一再分配线在所述第一缓冲器芯片的所述上表面、所述第一存储器芯片的所述上表面以及所述第一模制层的上表面上方延伸，以连接所述第一内部通道焊盘和所述第一存储器芯片焊盘。
3.根据权利要求2所述的半导体封装件，该半导体封装件还包括：
第二再分配线，所述第二再分配线在连接至所述第二内部通道焊盘的同时在所述第一缓冲器芯片的所述上表面上方延伸，所述第二再分配线具有在该第二再分配线的端部的再分配焊盘，并且
其中，所述第二接合布线连接至所述再分配焊盘。
4.根据权利要求3所述的半导体封装件，其中，所述第一模制层围绕所述第一缓冲器芯片的侧表面，
其中，所述第二再分配线包括多条第二再分配线，所述多条第二再分配线分别具有在所述多条第二再分配线的端部的多个再分配焊盘，
其中，所述多条第二再分配线中的至少一条在所述第一模制层的所述上表面上方延伸，并且
其中，所述多个再分配焊盘当中的设置于所述多条第二再分配线中的所述至少一条的端部的至少一个再分配焊盘设置于所述第一模制层的所述上表面上方。
5.根据权利要求3所述的半导体封装件，其中，所述第一缓冲器芯片具有面对所述第一存储器芯片的第一侧表面和与所述第一侧表面相对的第二侧表面，
其中，所述第一内部通道焊盘、所述第二内部通道焊盘和所述外部通道焊盘从所述第一侧表面起依次设置，并且
其中，所述再分配焊盘设置于所述外部通道焊盘与所述第二内部通道焊盘之间。
6.根据权利要求5所述的半导体封装件，其中，所述第一侧表面与所述第一内部通道焊盘之间的距离大于所述外部通道焊盘与所述第二侧表面之间的距离。
7.根据权利要求5所述的半导体封装件，其中，所述第一侧表面与所述第一内部通道焊盘之间的距离大于所述第一存储器芯片与所述第一缓冲器芯片之间的距离。
8.根据权利要求3所述的半导体封装件，其中，所述第二存储器芯片被设置为使得整个所述第二存储器芯片与所述第一子半导体封装件交叠同时暴露出所述再分配焊盘。
9.根据权利要求2所述的半导体封装件，其中，所述第一内部通道焊盘包括沿着所述第一缓冲器芯片的面对所述第一存储器芯片的第一侧表面布置的多个第一内部通道焊盘，
其中，所述第一存储器芯片焊盘包括沿着所述第一存储器芯片的面对所述第一缓冲器芯片的第一侧表面布置的多个第一存储器芯片焊盘，
其中，所述第一再分配线包括分别连接所述多个第一存储器芯片焊盘和所述多个第一内部通道焊盘的多条第一再分配线，
其中，所述多条第一再分配线中的至少一条包括与所述第一缓冲器芯片的所述第一侧表面和所述第一存储器芯片的所述第一侧表面平行的水平部分，并且
其中，当设置于所述第一内部通道焊盘与所述第一存储器芯片焊盘之间的所述水平部分的数量为N，其中，N为等于或大于2的自然数，所述第一再分配线的宽度为W1，并且相邻的水平部分之间的距离为S1时，所述第一内部通道焊盘与所述第一存储器芯片焊盘之间的距离具有大于N*W1+(N+1)*S1的值。
10.根据权利要求3所述的半导体封装件，其中，所述第二内部通道焊盘包括沿着所述第一缓冲器芯片的面对所述第一存储器芯片的第一侧表面布置的多个第二内部通道焊盘，
其中，所述第二再分配线包括分别连接至所述多个第二内部通道焊盘的多条第二再分配线，
其中，分别设置于所述多条第二再分配线的端部的多个再分配焊盘沿着与所述第一缓冲器芯片的所述第一侧表面平行的方向布置，
其中，所述多条第二再分配线中的至少一条包括与所述第一缓冲器芯片的所述第一侧表面平行的水平部分，并且
其中，当设置于所述第二内部通道焊盘与所述再分配焊盘之间的所述水平部分的数量为M，其中M为等于或大于2的自然数，所述第二再分配线的宽度为W2，并且相邻的水平部分之间的距离为S2时，所述第二内部通道焊盘与所述再分配焊盘之间的距离具有大于M*W2+(M+1)*S2的值。
11.根据权利要求3所述的半导体封装件，其中，所述外部通道焊盘的尺寸和节距大于所述第一内部通道焊盘的尺寸和节距，
其中，所述外部通道焊盘的尺寸和节距大于所述第二内部通道焊盘的尺寸和节距，
其中，所述再分配焊盘的尺寸和节距大于所述第一内部通道焊盘的尺寸和节距，并且
其中，所述再分配焊盘的尺寸和节距大于所述第二内部通道焊盘的尺寸和节距。
12.根据权利要求1所述的半导体封装件，该半导体封装件还包括：
第二子半导体封装件，所述第二子半导体封装件设置于所述基板上方，所述第二子半导体封装件包括第二缓冲器芯片、第三存储器芯片和填充所述第二缓冲器芯片和所述第三存储器芯片之间的空间的第二模制层；以及
第四存储器芯片，所述第四存储器芯片设置于所述第二子半导体封装件上方，
其中，所述第二缓冲器芯片和所述基板使用第三接合布线彼此连接，
其中，所述第二缓冲器芯片和所述第三存储器芯片使用第三再分配线彼此连接，并且
其中，所述第二缓冲器芯片和所述第四存储器芯片使用第四接合布线彼此连接。
13.根据权利要求12所述的半导体封装件，其中，所述第二子半导体封装件具有与所述第一子半导体封装件围绕垂直方向的一个轴旋转180度的状态相同的状态，并且
所述第四存储器芯片具有与所述第二存储器芯片围绕垂直方向上的一个轴旋转180度的状态相同的状态。
14.根据权利要求13所述的半导体封装件，其中，所述第三存储器芯片与所述第一缓冲器芯片部分地交叠。
15.根据权利要求13所述的半导体封装件，其中，所述基板的一个侧表面与所述第一子半导体封装件的和所述基板的所述一个侧表面彼此邻近的一个侧表面之间的距离大于所述第一子半导体封装件的和所述第一子半导体封装件的所述一个侧表面相对的另一侧表面与所述第二子半导体封装件的和所述第一子半导体封装件的所述另一侧表面邻近的另一侧表面之间的距离。
16.根据权利要求1所述的半导体封装件，该半导体封装件还包括：
附加第一存储器芯片，该附加第一存储器芯片在所述第一存储器芯片上方使用附加第一接合布线连接至所述第一存储器芯片；以及
附加第二存储器芯片，该附加第二存储器芯片在所述第二存储器芯片上方使用附加第二接合布线连接至所述第二存储器芯片。
17.根据权利要求12所述的半导体封装件，该半导体封装件还包括：
附加第三存储器芯片，该附加第三存储器芯片在所述第三存储器芯片上方使用附加第三接合布线连接至所述第三存储器芯片；以及
附加第四存储器芯片，该附加第四存储器芯片在所述第四存储器芯片上方使用附加第四接合布线连接至所述第四存储器芯片。
18.一种半导体封装件，该半导体封装件包括：
缓冲器芯片，该缓冲器芯片具有面对存储器芯片的第一侧表面和被定位为与所述第一侧表面相对的第二侧表面，所述缓冲器芯片包括从所述第一侧表面起依次布置的第一内部通道焊盘和外部通道焊盘；
所述存储器芯片，所述存储器芯片设置于所述缓冲器芯片的一侧以与所述缓冲器芯片间隔开，所述存储器芯片包括通过再分配线连接至所述第一内部通道焊盘的存储器芯片焊盘；以及
模制层，该模制层填充所述缓冲器芯片和所述存储器芯片之间的空间，
其中，所述第一侧表面与所述第一内部通道焊盘之间的距离大于所述外部通道焊盘与所述第二侧表面之间的距离。
19.根据权利要求18所述的半导体封装件，其中，所述第一侧表面与所述第一内部通道焊盘之间的距离大于所述存储器芯片与所述缓冲器芯片之间的距离。
20.根据权利要求18所述的半导体封装件，其中，所述第一内部通道焊盘包括沿着所述缓冲器芯片的所述第一侧表面布置的多个第一内部通道焊盘，
其中，所述存储器芯片焊盘包括沿着所述存储器芯片的面对所述缓冲器芯片的侧表面布置的多个存储器芯片焊盘，
其中，所述再分配线包括分别连接所述多个存储器芯片焊盘和所述多个第一内部通道焊盘的多条再分配线，
其中，所述多条再分配线中的至少一条包括与所述缓冲器芯片的所述第一侧表面和所述存储器芯片的所述侧表面平行的水平部分，并且
其中，当设置于所述第一内部通道焊盘与所述存储器芯片焊盘之间的所述水平部分的数量为N，其中N为等于或大于2的自然数，所述再分配线的宽度为W1，并且相邻的水平部分之间的距离为S1时，所述第一内部通道焊盘与所述存储器芯片焊盘之间的距离具有大于N*W1+(N+1)*S1的值。
21.根据权利要求18所述的半导体封装件，其中，所述缓冲器芯片还包括位于所述外部通道焊盘和所述第一内部通道焊盘之间的第二内部通道焊盘。
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