JP2573492Y2 - 半導体パッケージ - Google Patents

半導体パッケージ

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Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、半導体パッケージに関
するもので、詳しくは、１６Ｍ以上の高集積メモリＤＲ
ＡＭのＳＯＪおよびＺＩＰタイプ半導体パッケージを製
造するとき、同一型のチップを自由に使用し得るように
し、半導体デバイスの特性を改良し、集積度を向上させ
た半導体パッケージに関するものである。
【０００２】
【従来の技術】一般に、半導体パッケージにおいては、
リードフレームのインナリード（ｉｎｎｅｒ Ｌｅａ
ｄ）と半導体チップのパッド間に金属ワイヤボンディン
グ（Ｗｉｒｅ Ｂｏｎｄｉｎｇ）を施し、それらを樹脂
にてモールディングさせ製造していた。すなわち、図６
に示したように、半導体チップ３がリードフレーム１の
パドル（Ｐａｄｄｌｅ）２上にエポキシ接着剤８により
接着され、その半導体チップ３上方に複数個のパッド４
が形成され、それらパッド４が前記リードフレーム１の
各インナリード５にそれぞれワイヤ６により接続連結さ
れ、樹脂によりモールディングされていた。そして、従
来ＳＯＪタイプ半導体パッケージにおいては、図５に示
したように、半導体チップ３の一方側端部位に電源パッ
ド４ａが形成され、中間部位に信号入出力用パッド４ｃ
が形成され、他方側端部位に接地パッド４ｂが形成さ
れ、それらパッド４ａ，４ｂ，４ｃと各リードフレーム
５とがそれぞれ金属ワイヤ６によりボンディングされる
が、それらパッド４ａ，４ｂ，４ｃと各リードフレーム
５間の距離はそれぞれ２００ＭＩＬ（１ＭＩＬ＝１／１
０００ｉｎｃｈ）以内になるように設計されていた。か
つ、１６Ｍ ＤＲＡＭ半導体パッケージにおいては、イ
ンナリードと半導体チップのパッドとをワイヤボンディ
ングさせるため、リードフレームのパドルとモールディ
ングラン間の間隔がＸ軸方向５０ＭＩＬ・Ｙ軸方向５０
ＭＩＬ以上保つように制限され、半導体パッケージのサ
イズも該半導体パッケージの交換性維持のため横長×縦
長＝４００×７２５ｍｍに制限され、よって、半導体チ
ップのサイズが小さい場合は該チップのコーナ部位にパ
ッドが形成され、それらパッドにリードフレームがワイ
ヤボンディングされるようになっていた。すなわち、Ｓ
ＯＪタイプの半導体パッケージにおいては、該半導体パ
ッケージの両方側にアウトリードが突出されるため、該
半導体チップの両方側辺部位にパッド４が形成されそれ
らパッド４にリードフレームのインナリード５がそれぞ
れワイヤボンディングされ、ＺＩＰタイプ（Ｚｉｇｚａ
ｇ ｉｎｌｉｎｅ ＰＫＧ Ｔｙｐｅ）半導体パッケー
ジにおいては、オプションパッド（Ｏｐｔｉｏｎ Ｐａ
ｄ）を使用し半導体チップパッドをコーナ側に形成しパ
ッケージ形態の変化に対応していた。また、リードフレ
ームのアウトリードの電源端子Ｖｃｃおよび接地端子Ｖ
ｓｓを通って半導体チップ３の内方側回路に電源が供給
され、リードフレームのアウトリードの各信号端子を通
って半導体チップ３の内方側回路と半導体パッケージの
外方側との信号入／出力が行なわれるが、通常、それら
半導体パッケージの電源端子Ｖｃｃおよび接地端子Ｖｓ
ｓの位置が規定されているため、それら電源端子Ｖｃｃ
および接地端子Ｖｓｓの各インナリードにワイヤボンデ
ィングされる半導体チップの電源パッドおよび接地パッ
ドの位置も制限を受けるようになっていた。
【０００３】
【考案が解決しようとする課題】このように構成された
従来半導体パッケージにおいては、半導体チップの電源
パッドおよび接地パッドの形成位置が制限され、その半
導体チップ内方側の各回路とそれら電源パッドおよび接
地パッドとが連結される電源ラインの延べ長さが長くな
って半導体チップ内の電源ライン占有面積が大きくなる
ため、半導体チップの集積度が低下されるという不都合
な点があった。かつ、半導体チップ内方側に多数の電源
ラインが配列されると、ノイズが発生する恐れがあり、
電源ラインが長くなるに従いスピードも低下するので、
半導体チップの性能が低下するという不都合な点があっ
た。また、ＳＯＪタイプのパッケージおよびＺＩＰタイ
プのパッケージに同一の半導体チップを利用する場合、
そのパッケージの大きさに対応しチップの大きさが大き
いときはそれらＳＯＪタイプおよびＺＩＰタイプ別に半
導体チップのパッド位置を変更しなければならないとい
う不都合な点があった。
【０００４】この考案の目的は、上述の問題点を解決
し、１６Ｍ ＤＲＡＭ以上の高集積メモリのＳＯＪおよ
びＺＩＰタイプ半導体パッケージを製造するとき、同一
型のチップを自由に使用し得るようにした半導体パッケ
ージを提供しようとするものである。
【０００５】また、この考案の他の目的は、半導体チッ
プに複数個の電源パッドおよび接地パッドを形成し、該
半導体チップの電源ラインの占有面積を減らし集積度を
向上させた半導体チップを提供しようとするものであ
る。
【０００６】さらに、本考案の他の目的は、半導体チッ
プのチップパッドの形成位置に関係なくそれらチップパ
ッドとリードフレームのインナリードとを容易にワイヤ
ボンディングし得るようにし、半導体デバイスの特性を
改良させた半導体パッケージを提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】請求項１の発明による半
導体パッケージは、複数個のチップパッドを有する半導
体チップと、複数個のインナーリードを有するリードフ
レームと、複数個のチップパッド中少なくとも１つのチ
ップパッドに電気的に連結され、さらに複数個のインナ
ーリード中少なくとも１つのインナーリードに電気的に
連結された複数個の接続パッド装置とを有する半導体パ
ッケージにおいて、複数個の接続パッド装置の各々は、
絶縁フィルムと、絶縁フィルムに埋没されて形成され、
両方端部が絶縁フィルム上面の所定部位に露出された導
体配線と、から構成されることを特徴としている。請求
項２の発明による半導体パッケージは、請求項１記載の
発明の構成において、接続パッド装置は、半導体チップ
上方にそれぞれエポキシ接着剤または積層により接着さ
れている。請求項３の発明による半導体パッケージは、
請求項１記載の発明の構成において、導体配線は、絶縁
フィルムの本体内方側のＸ・Ｙ軸方向に単層または多層
に配列されている。請求項４の発明による半導体パッケ
ージは、請求項１記載の発明の構成において、接続パッ
ド装置は、絶縁フィルムの本体の厚さが１０μｍ〜３０
０μｍ、導体配線の厚さが１０μｍ〜１００μｍ、導体
配線の強度が１４００ｋｇ／ｃｍ２以上、導体配線の各
間隔が５０μｍ以上である。請求項５の発明による半導
体パッケージは、請求項１記載の発明の構成において、
半導体パッケージは、半導体チップの各チップパッドと
各インナリード間の接続と、半導体チップの各チップパ
ッドと接続パッド装置間の接続と、接続パッド装置と各
インナリード間の接続とが、それぞれワイヤにより接続
されている。請求項６の発明による半導体パッケージ
は、請求項１記載の発明の構成において、半導体パッケ
ージは、半導体チップの所定部位に複数個の電源パッド
および接地パッドがそれぞれ形成され、それら電源パッ
ドおよび接地パッドに接続パッド装置によりインナリー
ドがそれぞれ電気的に接続されている。請求項７の発明
による半導体パッケージは、請求項１記載の発明の構成
において、絶縁フィルムは熱硬化性ポリイミドであり、
導体配線は銅薄配線であることを特徴としている。
【０００８】
【作用】半導体チップのチップパッドとリードフレーム
のインナリード間に接続パッド装置が連結され、該接続
パッド装置の各ジャンパパッドによりリードフレームの
アウトリードおよびインナリードと半導体チップ間の電
源および入／出力信号の伝達が行なわれる。
【０００９】
【実施例】以下、本考案の実施例について図面を用いて
詳細に説明する。図１および図２に示したように、本考
案による半導体パッケージにおいては、リードフレーム
１のパドル２上方に複数個のチップパッド４がそれぞれ
形成された半導体チップ３が接着剤８により接着され、
その半導体チップ３上方面に複数個の第１ジャンパパッ
ド１２ａおよび第２ジャンパパッド１２ｂを有した接続
パッド装置１０，１０′が１個または複数個エポキシ接
着剤２０または積層（Ｌａｍｉｎａｔｉｏｎ）により接
着され、前記第１ジャンパパッド１２ａと半導体チップ
３のチップパッド４とはワイヤ６によりボンディングさ
れ、前記第２ジャンパパッド１２ｂとリードフレームの
インナリード５とはワイヤ６によりボンディングされた
後、モールディング樹脂７によりモールディングされ、
構成されている。そして、前記接続パッド装置１０，１
０′においては、図２に示したように、熱硬化性ポリイ
ミドフィルム（Ｐｏｌｙｉｍｉｄｅ ｆｉｌｍ）にてな
るフィルム本体１１と、該フィルム本体１１の表面上所
定部位に前記半導体チップ３のパッド４およびリードフ
レームのインナリード５に対応しそれぞれ複数個露出形
成された第１ジャンパパッド１２ａおよび第２ジャンパ
パッド１２ｂと、そのフィルム本体内方側Ｘ・Ｙ軸方向
に単層または多層に内蔵されそれら第１ジャンパパッド
１２ａおよび第２ジャンパパッド１２ｂにそれぞれ連結
された複数個の銅薄配線１２とを備えている。ここで、
前記接続パッド装置１０，１０′において、前記熱硬化
性ポリイミドフィルム１１の厚さは１０μｍ〜３００μ
ｍ、銅薄配線１２の厚さは１０μｍ〜１００μｍ、銅薄
配線の強度は１４００ｋｇ／ｃｍ2 以上、各銅薄配線１
２の間隔は５０μｍ以上を有するように構成することが
好ましい。かつ、その接続パッド装置１０，１０′にお
いて、前記銅薄配線１２の一方側端部は前記半導体チッ
プ３の各チップパッド４に対応し、他方側端部は前記イ
ンナリードに対応するようにそれら銅薄配線１２がポリ
イミドフィルム１１に内蔵され、それら一方側端部およ
び他方側端部にそれぞれ前記第１ジャンパパッド１２ａ
および第２ジャンパパッド１２ｂが形成され、該第１ジ
ャンパパッド１２ａは前記半導体チップ３の各チップパ
ッド４にそれぞれワイヤボンディングされ、前記第２ジ
ャンパパッド１２ｂは各リードフレームのインナリード
５にそれぞれワイヤボンディングされている。
【００１０】このような本考案による接続パッド装置１
０，１０′の適用されたＳＯＪタイプ半導体パッケージ
の例を説明すると次のようである。図３に示したよう
に、半導体チップ３の中央所定部位に複数個の電源パッ
ド４ａおよび複数個の接地パッド４ｂとがそれぞれ形成
され、その半導体チップ３の両方側辺部位に複数個の信
号入／出力用パッド４ｃがそれぞれ形成されている。該
半導体チップ３はリードフレーム１のパドル２上方に接
着され、その半導体チップ３上方面所定部位に２つの接
続パッド装置１０，１０′がそれぞれ接着されている。
該接続パッド装置１０の第１ジャンパパッド１２ａには
前記半導体チップ３の各電源パッド４ａがそれぞれ共通
にワイヤボンディングされ、第２ジャンパパッド１２ｂ
はリードフレームの電源端子インナリードにワイヤボン
ディングされている。かつ、その接続パッド装置１０′
の第１ジャンパパッド１２ａには前記半導体チップ３の
各接地パッド４ｂがそれぞれ共通にワイヤボンディング
され、第２ジャンパパッド１２ｂはリードフレームの接
地端子インナリードにワイヤボンディングされ、前記半
導体チップ３の各信号入／出力用チップパッド４ｃはそ
れぞれリードフレームの信号入出力用端子のインナリー
ドにワイヤボンディングされている。したがって、半導
体チップ３の電源パッドおよび接地パッドを該半導体チ
ップの所望する位置に複数個形成することができるし、
それら複数個の電源パッドおよび接地パッドを前記接続
パッド装置１０，１０′を利用しリードフレームの電源
端子および接地端子のインナリードに電気的に連結させ
ることができるため、半導体チップ３の内部回路を設計
するとき所要電源ラインを減らし、集積度を向上させる
ことができる。
【００１１】また、本考案による接続パッド装置をＺＩ
Ｐタイプの半導体パッケージに適用した例を説明すると
次のようである。図４に示したように、リードフレーム
のパドル２上に半導体チップ３が接着され、該半導体チ
ップ３の両方側辺部位に複数個のチップパッド４がそれ
ぞれ形成され、該半導体チップ３の上方面中央部位に接
続パッド装置１０が接着されている。該接続パッド装置
１０の両方側辺（図４の左右側辺）所定部位には複数個
の第１ジャンパパッド１２ａがそれぞれ形成されてそれ
ら第１ジャンパパッド１２ａが前記チップパッド４とそ
れぞれワイヤ６によりボンディングされ、その接続パッ
ド装置１０のコーナ（図４の上下方側）所定部位には複
数個の第２ジャンパパッド１２ｂがそれぞれ形成されて
それら第２ジャンパパッド１２ｂが前記リードフレーム
のインナリードにそれぞれワイヤ６によりボンディング
されている。
【００１２】したがって本考案においては、接続パッド
装置を適宜に形成し使用することにより、チップパッド
がＳＯＪタイプ用に形成された半導体チップをＺＩＰタ
イプ用のリードフレームに連結しＺＩＰタイプの半導体
パッケージを作ることができるし、チップパッドがＺＩ
Ｐタイプ用に形成された半導体チップをＳＯＪタイプ用
のリードフレームに連結しＳＯＪタイプの半導体パッケ
ージを作ることができる。
【００１３】
【考案の効果】以上説明したように、本考案による半導
体パッケージにおいては、接続パッド装置の利用により
半導体チップの電源パッドおよび接地パッドの所定位置
と個数とをそれぞれ自由に形成し使用することができる
ため、半導体チップのレイアウト設計を向上し得る効果
がある。かつ、半導体チップの電源パッドおよび接地パ
ッドをそれぞれ複数個任意に形成することができるた
め、該半導体チップ内の各回路部に安定した電源を供給
しチップのスピードを増加させ製品の信頼性を向上し得
る効果がある。また、半導体チップ内の電源ラインの占
有面積を減らし集積度を向上し得る効果がある。さら
に、１６Ｍ ＤＲＡＭ以上の高集積メモリのＳＯＪおよ
びＺＩＰタイプ半導体パッケージを製造するとき、接続
パッド装置を利用し同一の半導体チップによりそれらＳ
ＯＪおよびＺＩＰタイプ半導体を容易に作ることができ
る効果がある。
【図面の簡単な説明】
【図１】本考案によるＳＯＪタイプ半導体パッケージの
一例を示した縦断面図である。
【図２】本考案による半導体パッケージの接続パッド装
置を示した縦断面図である。
【図３】本考案による複数個の電源パッドを有したＳＯ
Ｊタイプ半導体パッケージの内部構造を示した平面図で
ある。
【図４】本考案によるＺＩＰタイプ半導体パッケージの
内部構造を示した平面図である。
【図５】従来のＳＯＪタイプ半導体パッケージの半導体
チップとリードフレーム間の連結状態を示した平面図で
ある。
【図６】従来のＳＯＪタイプ半導体パッケージを示した
縦断面図である。
【符号の説明】
１ リードフレーム ２ パドル ３ 半導体チップ ４ パッド ４ａ 電源パッド ４ｂ 接地パッド ４ｃ 入／出力信号パッド ５ インナリード ６ ワイヤ １０，１０′ 接続パッド装置 １１ フィルム本体 １２ 銅薄配線 １２ａ 第１ジャンパパッド １２ｂ 第２ジャンパパッド ２０ エポキシ接着剤
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50

Claims (7)

    (57)【実用新案登録請求の範囲】
  1. 【請求項１】 複数個のチップパッドを有する半導体チ
    ップと、 複数個のインナーリードを有するリードフレームと、 前記複数個のチップパッド中少なくとも１つのチップパ
    ッドに電気的に連結され、さらに前記複数個のインナー
    リード中少なくとも１つのインナーリードに電気的に連
    結された複数個の接続パッド装置とを有する半導体パッ
    ケージにおいて、 前記複数個の接続パッド装置の各々は、 絶縁フィルムと、 前記絶縁フィルムに埋没されて形成され、両方端部が前
    記絶縁フィルム上面の所定部位に露出された導体配線
    と、 から構成されることを特徴とする、半導体パッケージ。
  2. 【請求項２】 前記接続パッド装置は、 前記半導体チップ上方にそれぞれエポキシ接着剤または
    積層により接着された、請求項１記載の半導体パッケー
    ジ。
  3. 【請求項３】 前記導体配線は、 前記絶縁フィルムの本体内方側のＸ・Ｙ軸方向に単層ま
    たは多層に配列された、請求項１記載の半導体パッケー
    ジ。
  4. 【請求項４】 前記接続パッド装置は、 前記絶縁フィルムの本体の厚さが１０μｍ〜３００μ
    ｍ、導体配線の厚さが１０μｍ〜１００μｍ、導体配線
    の強度が１４００ｋｇ／ｃｍ２以上、導体配線の各間隔
    が５０μｍ以上である、請求項１記載の半導体パッケー
    ジ。
  5. 【請求項５】 前記半導体パッケージは、 前記半導体チップの各チップパッドと前記各インナリー
    ド間の接続と、前記半導体チップの各チップパッドと前
    記接続パッド装置間の接続と、前記接続パッド装置と前
    記各インナリード間の接続とが、それぞれワイヤにより
    接続された、請求項１記載の半導体パッケージ。
  6. 【請求項６】 前記半導体パッケージは、 前記半導体チップの所定部位に複数個の電源パッドおよ
    び接地パッドがそれぞれ形成され、それら電源パッドお
    よび接地パッドに前記接続パッド装置によりインナリー
    ドがそれぞれ電気的に接続された、請求項１記載の半導
    体パッケージ。
  7. 【請求項７】 前記絶縁フィルムは熱硬化性ポリイミド
    であり、 前記導体配線は銅薄配線であることを特徴とする、請求
    項１記載の半導体パッケージ。
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