JPH03166756A - 半導体集積回路用リードフレーム - Google Patents
半導体集積回路用リードフレームInfo
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- JPH03166756A JPH03166756A JP30720489A JP30720489A JPH03166756A JP H03166756 A JPH03166756 A JP H03166756A JP 30720489 A JP30720489 A JP 30720489A JP 30720489 A JP30720489 A JP 30720489A JP H03166756 A JPH03166756 A JP H03166756A
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- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 abstract description 9
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/49171—Fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、半導体集積回路を到人するプラスチックパッ
ケージ用リードフレームに係わり、より詳しくはリード
フレームの構造に関する．［従来の技術］ 集積回路上の全パッドからアウターリードビンに信号、
及び電源層を出力する場合、アウクーリ−ドビンはパッ
ド数と同数、或はそれ以上のビン数が必要であった． 第１図は従来のＱＦＰのリードフレーム図であり、ダイ
パッド１０１は単一電源層になっている．第２図は当該
リードフレームを使用した時のボンディング図であり，
グイパッド２０１に集積回路２０４をグイボンドし、更
に集積回路２０４上のパッド２０５からインナーリード
ピン２０２にワイヤーボンディングした様子を示してい
る．以上より明らかで有るが、従来の方法では、集積回
路２０４上のバッド２０５とインナーリードピン２０２
が必ず対になっており、インナーリードピン２０２の本
数は集積回路２０４上のパッド総数と同数、或はそれ以
上必要であった．［発明が解決しようとする課題］ 集積回路が高速化、大規模化され、あらゆる電子機器に
組込まれ、ほとんどの論理機能が同一集積回路内に収容
出来るようになった現在、従来アプリケーションに応じ
て，駆動能力を切り替える為、別集積回路で対応してい
た発光ダイオード、モーター駆動用等の高駆動ドライバ
ー用集積回路を、同一集積回路内に収容したいという二
−ズがクローズアップしてきた．一方半導体製造メーカ
ーは、集積回路上の面積の制約から此種の多岐に渡る二
−ズを全て受け入れる事は不可能な為、最大公約数的な
駆動能力を有する出力セルを用意し、当該出力セルでは
達成出来ないアプリケーションに関しては、ユーザーサ
イドでは従来通り、ドライバー用集積回路を外付けする
か、半導体メーカー側で準備した標準出力セ゛ルを複数
個使用し、実質ビン数を犠牲にして，当該出力セルの各
々の出力ビンをパッケージ外部端子として取り出し、集
積回路外部で接続するしか方法が無かった．一方ＪＤＥ
Ｃ （日本電子機械工業会）規格のＱ Ｆ Ｐ （Ｑｕ
ａｄ Ｆｌａｔ Ｐａｃｋａｇｅ ）の場合ビン数が、
８４、１００、１３２、１６４、１９６ビンになってい
る為、８５ビン必要であればＩＯＯＱＦＰを、或は１０
１ビン必要であれば１３２ビンＱＦＰを使わざるを得な
いという問題点が有った．本発明は、集積回路の特性を
維持しつつ、高駆動出力端子用に、使用されるビン数を
極力減らし一回り小さいパッケージに収容可能ならしめ
ることを目的としている． ［課題を解決するための手段１ リードフレームのグイパッド部に、エッチング技術を用
いて集積回路の接地及び電源とは電気的に分離された領
域を作り、集積回路上の複数個の同一電位を有する出力
セルのボンディングパッドから、当該分離領域にボンデ
ィングし、且つ当該分離領域から少なくと６一本のイン
ナーリードピンヘボンディングする事により、高駆動出
力端子用として出力される外部端子数を減らす．〔実
施 例〕 以下図面に従って本発明の実施例を説明する。 第３図は本発明によるリードフレーム図であり、グイパ
ッド部が高駆動ドライバー用ランド３ｏ３、３０６と接
地用ランド３０４の三つの領域に分離されている．第４
図は本発明によるリードフレームを使用した時の集積回
路４０１のボンディング図であり、高駆動ドライバー用
パッド４ｏ２，４０３は高駆動ドライバー用ランド４０
４、４０５へ各々ボンディングされている．４０６は高
駆動ドライバー用ランド４０４から、高駆動ドライバー
用インナーリードピン４０８へのボンディング線、４０
７は別の高駆動ドライバー用ランド４０５から別のイン
ナーリードピン４０９へのボンディング線である．当該
発明によれば、半導体メーカーが標準として用意した出
力セルを複数個使用して、高駆動ドライバーを実現する
場合においても、一本のインナーリードピンで対応可能
であり、集積回路上のパッド総数にしめる高駆動ドライ
バー用パッド数の比率が高い程、パッケージ端子数の減
少効果が高い。
ケージ用リードフレームに係わり、より詳しくはリード
フレームの構造に関する．［従来の技術］ 集積回路上の全パッドからアウターリードビンに信号、
及び電源層を出力する場合、アウクーリ−ドビンはパッ
ド数と同数、或はそれ以上のビン数が必要であった． 第１図は従来のＱＦＰのリードフレーム図であり、ダイ
パッド１０１は単一電源層になっている．第２図は当該
リードフレームを使用した時のボンディング図であり，
グイパッド２０１に集積回路２０４をグイボンドし、更
に集積回路２０４上のパッド２０５からインナーリード
ピン２０２にワイヤーボンディングした様子を示してい
る．以上より明らかで有るが、従来の方法では、集積回
路２０４上のバッド２０５とインナーリードピン２０２
が必ず対になっており、インナーリードピン２０２の本
数は集積回路２０４上のパッド総数と同数、或はそれ以
上必要であった．［発明が解決しようとする課題］ 集積回路が高速化、大規模化され、あらゆる電子機器に
組込まれ、ほとんどの論理機能が同一集積回路内に収容
出来るようになった現在、従来アプリケーションに応じ
て，駆動能力を切り替える為、別集積回路で対応してい
た発光ダイオード、モーター駆動用等の高駆動ドライバ
ー用集積回路を、同一集積回路内に収容したいという二
−ズがクローズアップしてきた．一方半導体製造メーカ
ーは、集積回路上の面積の制約から此種の多岐に渡る二
−ズを全て受け入れる事は不可能な為、最大公約数的な
駆動能力を有する出力セルを用意し、当該出力セルでは
達成出来ないアプリケーションに関しては、ユーザーサ
イドでは従来通り、ドライバー用集積回路を外付けする
か、半導体メーカー側で準備した標準出力セ゛ルを複数
個使用し、実質ビン数を犠牲にして，当該出力セルの各
々の出力ビンをパッケージ外部端子として取り出し、集
積回路外部で接続するしか方法が無かった．一方ＪＤＥ
Ｃ （日本電子機械工業会）規格のＱ Ｆ Ｐ （Ｑｕ
ａｄ Ｆｌａｔ Ｐａｃｋａｇｅ ）の場合ビン数が、
８４、１００、１３２、１６４、１９６ビンになってい
る為、８５ビン必要であればＩＯＯＱＦＰを、或は１０
１ビン必要であれば１３２ビンＱＦＰを使わざるを得な
いという問題点が有った．本発明は、集積回路の特性を
維持しつつ、高駆動出力端子用に、使用されるビン数を
極力減らし一回り小さいパッケージに収容可能ならしめ
ることを目的としている． ［課題を解決するための手段１ リードフレームのグイパッド部に、エッチング技術を用
いて集積回路の接地及び電源とは電気的に分離された領
域を作り、集積回路上の複数個の同一電位を有する出力
セルのボンディングパッドから、当該分離領域にボンデ
ィングし、且つ当該分離領域から少なくと６一本のイン
ナーリードピンヘボンディングする事により、高駆動出
力端子用として出力される外部端子数を減らす．〔実
施 例〕 以下図面に従って本発明の実施例を説明する。 第３図は本発明によるリードフレーム図であり、グイパ
ッド部が高駆動ドライバー用ランド３ｏ３、３０６と接
地用ランド３０４の三つの領域に分離されている．第４
図は本発明によるリードフレームを使用した時の集積回
路４０１のボンディング図であり、高駆動ドライバー用
パッド４ｏ２，４０３は高駆動ドライバー用ランド４０
４、４０５へ各々ボンディングされている．４０６は高
駆動ドライバー用ランド４０４から、高駆動ドライバー
用インナーリードピン４０８へのボンディング線、４０
７は別の高駆動ドライバー用ランド４０５から別のイン
ナーリードピン４０９へのボンディング線である．当該
発明によれば、半導体メーカーが標準として用意した出
力セルを複数個使用して、高駆動ドライバーを実現する
場合においても、一本のインナーリードピンで対応可能
であり、集積回路上のパッド総数にしめる高駆動ドライ
バー用パッド数の比率が高い程、パッケージ端子数の減
少効果が高い。
本発明により、リードフレームのグイバット部を集積回
路接地部、及び複数個の電気的に絶縁された領域に分割
し、当該絶縁領域に集積回路上の同一電位出力セルの複
数のパッドからボンディングし、更に当該絶縁領域から
一本のインナーリードピンヘボンディングする事により
、パッケージ外部端子数を減らし，集積回路を一回りビ
ン数の少ないパッケージに収容でき、電子機器の小型化
及びパッケージのコストダウンに莫大な貢献が期待出来
る．
路接地部、及び複数個の電気的に絶縁された領域に分割
し、当該絶縁領域に集積回路上の同一電位出力セルの複
数のパッドからボンディングし、更に当該絶縁領域から
一本のインナーリードピンヘボンディングする事により
、パッケージ外部端子数を減らし，集積回路を一回りビ
ン数の少ないパッケージに収容でき、電子機器の小型化
及びパッケージのコストダウンに莫大な貢献が期待出来
る．
第ｌ図は従来のＱＦＰのリードフレーム図である．
第２図は従来のリードフレームを使用した時のボンディ
ング図である． 第３図は本発明によるリードフレーム図である． 第４図は本発明によるリードフレームを使用したボンデ
ィング図である． ｌ ○ １ １０２ １０３ ２ ０ １ ２０ ２ ダイパッド インナーリードピン タプ吊りリード ダイパット インナーリードピン ２０３ ・ ２０４ ・ ２ ０ ５ ・ ２ ０ ６ ・ ３０１ ・ ３ ０ ２ ・ ３ ０ ３ ・ ３ ０ ４ ・ ３０５ ・ ３ ０ ６ ・ ４ ０ １ ・ ４ ０ ２ ・ ４ ０ ３ ・ ４ ０ ４ ・ ４ ０ ５ ・ ４ ０ ６ ・ ４０７ ・ ４０８ ・ ４ ０ ９ ・ ・タブ吊りリード ・集積回路 ・パッド ・ボンディングワイヤー ・インナーリードピン ・タブ吊りリード ・高駆動ドライバー用ランド ・接地用ランド ・絶縁領域 ・別の高駆動ドライバー用ランド ・集積回路 ・高駆動ドライバー用パッド ・別の高駆動ドライバー用パッド ・高駆動ドライバー用ランド ・別の高駆動ドライバー用ランド ・ボンディング線 ・ボンディング線 ・インナーリードピン ・別のインナーリードピン 第 １ ■ 第２口
ング図である． 第３図は本発明によるリードフレーム図である． 第４図は本発明によるリードフレームを使用したボンデ
ィング図である． ｌ ○ １ １０２ １０３ ２ ０ １ ２０ ２ ダイパッド インナーリードピン タプ吊りリード ダイパット インナーリードピン ２０３ ・ ２０４ ・ ２ ０ ５ ・ ２ ０ ６ ・ ３０１ ・ ３ ０ ２ ・ ３ ０ ３ ・ ３ ０ ４ ・ ３０５ ・ ３ ０ ６ ・ ４ ０ １ ・ ４ ０ ２ ・ ４ ０ ３ ・ ４ ０ ４ ・ ４ ０ ５ ・ ４ ０ ６ ・ ４０７ ・ ４０８ ・ ４ ０ ９ ・ ・タブ吊りリード ・集積回路 ・パッド ・ボンディングワイヤー ・インナーリードピン ・タブ吊りリード ・高駆動ドライバー用ランド ・接地用ランド ・絶縁領域 ・別の高駆動ドライバー用ランド ・集積回路 ・高駆動ドライバー用パッド ・別の高駆動ドライバー用パッド ・高駆動ドライバー用ランド ・別の高駆動ドライバー用ランド ・ボンディング線 ・ボンディング線 ・インナーリードピン ・別のインナーリードピン 第 １ ■ 第２口
Claims (1)
- 半導体集積回路とインナーリードピン間に少なくとも
一つ以上、集積回路基板電位、及び集積回路電源電位と
異なる電位用のボンディング領域を有することを特徴と
する半導体集積回路用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30720489A JPH03166756A (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30720489A JPH03166756A (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03166756A true JPH03166756A (ja) | 1991-07-18 |
Family
ID=17966294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30720489A Pending JPH03166756A (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03166756A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541149U (ja) * | 1991-10-15 | 1993-06-01 | 金星エレクトロン株式会社 | 半導体パツケージ |
| US5386141A (en) * | 1992-03-31 | 1995-01-31 | Vlsi Technology, Inc. | Leadframe having one or more power/ground planes without vias |
| WO1999057763A1 (en) * | 1998-05-06 | 1999-11-11 | Conexant Systems, Inc. | Leadframe having a paddle with an isolated area and a single paddle having a semiconductor device and a passive electronic component |
| US6034423A (en) * | 1998-04-02 | 2000-03-07 | National Semiconductor Corporation | Lead frame design for increased chip pinout |
| US6384478B1 (en) | 1998-05-06 | 2002-05-07 | Conexant Systems, Inc. | Leadframe having a paddle with an isolated area |
| US7834435B2 (en) | 2006-12-27 | 2010-11-16 | Mediatek Inc. | Leadframe with extended pad segments between leads and die pad, and leadframe package using the same |
| US8124461B2 (en) | 2006-12-27 | 2012-02-28 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
| EP1944802B1 (en) * | 2006-12-27 | 2018-02-14 | MediaTek Inc. | Semiconductor package product |
-
1989
- 1989-11-27 JP JP30720489A patent/JPH03166756A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541149U (ja) * | 1991-10-15 | 1993-06-01 | 金星エレクトロン株式会社 | 半導体パツケージ |
| US5386141A (en) * | 1992-03-31 | 1995-01-31 | Vlsi Technology, Inc. | Leadframe having one or more power/ground planes without vias |
| JPH07505505A (ja) * | 1992-03-31 | 1995-06-15 | ブイ・エル・エス・アイ・テクノロジー・インコーポレイテッド | バイアのない１つ以上の電力／接地平面を有するリードフレーム |
| US6034423A (en) * | 1998-04-02 | 2000-03-07 | National Semiconductor Corporation | Lead frame design for increased chip pinout |
| WO1999057763A1 (en) * | 1998-05-06 | 1999-11-11 | Conexant Systems, Inc. | Leadframe having a paddle with an isolated area and a single paddle having a semiconductor device and a passive electronic component |
| US6335564B1 (en) | 1998-05-06 | 2002-01-01 | Conexant Systems, Inc. | Single Paddle having a semiconductor device and a passive electronic component |
| US6384478B1 (en) | 1998-05-06 | 2002-05-07 | Conexant Systems, Inc. | Leadframe having a paddle with an isolated area |
| US7834435B2 (en) | 2006-12-27 | 2010-11-16 | Mediatek Inc. | Leadframe with extended pad segments between leads and die pad, and leadframe package using the same |
| US8124461B2 (en) | 2006-12-27 | 2012-02-28 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
| US8350380B2 (en) | 2006-12-27 | 2013-01-08 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
| EP1944802B1 (en) * | 2006-12-27 | 2018-02-14 | MediaTek Inc. | Semiconductor package product |
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