JPH07505505A - バイアのない1つ以上の電力/接地平面を有するリードフレーム - Google Patents
バイアのない1つ以上の電力/接地平面を有するリードフレームInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
バイアのない1つ以上の電力/接地平面を有するリードフレーム
り特定的には集積回路ダイに接続するための電力平面と接地平面とを設けるため
の技術に関する。
2、背景技術 多数のI10リード線を有する半導体パッケージのフットプリン
トまたは領域は、パッケージ内に収容されるシリコン集積回路ダイのフットプリ
ントよりも一般にはるかに大きい。リードフレームは、パッケージのための数百
にものぼるI10ビンと集積回路ダイの周辺の対応するポンディングパッドとの
間にインタフェースを与える。リードフレームは、リードフレーム内の多数の導
線をダイ自体の近傍の小さな領域に収束させる機能を果たす。
リードフレームの形状の制約のため、リード線のサイズおよびリード線間のスペ
ーシングは小さい。リードフレームのリード線を集積回路ダイ上のポンディング
パッドに接続するために、集積回路ダイに隣接してリードフレームにボンディン
グフィンガーか設けられる。リードフレームのボンディングフィンガーにダイを
相互接続するのに用いられるボンディングワイヤのインダクタンス(典型的には
l〇−20ナノヘンリー)は、特に電力と接地の分配に関して、集積回路パッケ
ージの電気的性能をしばしば制限し、グラウンドバウンス(ground bo
ur)ce )および導通干渉の問題がダイ上の集積回路の動作を低下させてし
まう。
この問題の解決策の1つは、多層チップキャリアパッケージの構成において大き
な低インダクタンス導電平面を設けることである。いくつかの導電平面がパッケ
ージのベース内に設けられ、導電層(導電バイア(via ) )か種々の平面
への接続を与える。このタイプの多層およびバイアの製造は高価である。改良さ
れた電力分配性能を得るために低コストの成型プラスチックエポキシパッケージ
を含む安価な解決策か必要である。
発明の開示
したがって、この発明のある目的は、高速のアプリケーションにおいて電気的性
能を改良するための、改良された電力分配を存する低コスト多層プラスチック集
積回路パッケージを提供することである。
この発明は、パッケージ内の集積回路ダイに大きな電流をもたらすための電力平
面と接地平面とを提供する。この発明の技術は、I10100ための接続を与え
るのにも有用である。
この発明の一実施例は、導電金属層、ポリイミド層、および接着層からなるテー
プアセンブリを用いる電力/接地平面を提供する。テープは、ポリイミド層をリ
ードフレームの金属ダイ装着パッド領域とテープの導電金属層との間に設けて接
着層を用いてリードフレームに装着される。リードフレームの金属ダイ装着パッ
ドはまた、付加的な電力/接地平面として用いてもよい。それから、集積回路ダ
イはテープの上に装着され、ダイの信号I10および電力/接地リード線は、リ
ードフレームのリード線および/またはテープ上の金属層にワイヤボンディング
される。リードフレームの金属ダイ装着パッドとテープ上の金属層とは、集積回
路のための低インダクタンス電力接続面として用いられる。テープ上の金属層は
、集積回路ダイ上の電力および接地ポンディングパッドとリードフレームとを相
互接続するために用いられる。ダイパッドとテープ上の金属層との間にはバイア
は用いられない。この構成はプラスチック成型パッケージに成型される。
この発明の別の実施例は、リードフレームのダイ装着ノくドルとともに、または
それなしでのいずれでも用いられる熱伝導性の電気的に絶縁されたダイ装着基板
を用いる。熱伝導性の電気的に絶縁されたダイ装着基板はセラミック材料ででき
ている。電力/接地の分配のための導電線(traces)は、セラミック基板
上にプリントまたは堆積(depos it)される。
この発明の重要な特徴は、導電金属層を備えた接着テープまたはセラミック基板
が、導電性ダイ装着パドルを有する従来の金属層リードフレームに装着されるこ
とである。
これらの構成は、パッケージにおける誘導ノイズの量を低減する少なくとも2つ
の低インピーダンスの分離された電力導体と接地導体を与える。この設計概念は
、マルチチツブの応用例に拡大できる。分離された金属線はまた、I10100
集積回路ダイへの接続を与えるためにも用いることができる。この発明は、大き
な電流を伝えるための改良された電力分配平面を提供する。この発明に従う電力
/接地線をもたらす導体によって、リードフレーム上の電力/接地分配専用のリ
ード線の総数を削減することができる。
その結果、与えられるパッケージの寸法でI10100ために利用可能なパッケ
ージリード線の数を、望めば増すことができる。
図面の簡単な説明
この明細書に組込まれ、その一部を形成する添付の図面は本発明の実施例を示し
、その説明とともに本発明の詳細な説明する役割を果たす。
図1は、集積回路ダイに電力を与えるための第1の導電層を与える金属リードフ
レームのダイ装着パドルと、集積回路ダイに電力を与えるための第2の導電層を
与えるダイ装着パドルに固定されたテープとを示す断面図である。
図2は、図1の構成のリードフレームおよび導電層の平面図である。
図3は、図3に類似した平面図であり、その図ではテープ上の第2の導電層が2
つの別個の導電領域に分割されている。
図4は、集積回路ダイか非導電性の接着剤でテープに装着された、実装構成の断
面図である。
図5は、集積回路ダイか導電性の接着剤でテープに装着された、別のパッケージ
構成の断面図である。
図6は、電力を集積回路ダイに分配するための導電線の別のパターンおよびダイ
の平面図である。
図7は、電力を集積回路ダイに分配するための導電線のさらに別のパターンおよ
びダイの平面図である。
図8は、その上に集積回路ダイか設けられ、かつ導電線が形成される電気的に絶
縁された熱伝導性のセラミック基板を用いる集積回路パッケージの断面図である
。
図9は、ダイ、リードフレームのボンディングフィンガー、および導電線が装着
される電気的に絶縁された熱伝導性のセラミック基板の断面図である。
図1Oは、リードフレームのボンディングフィンガーに直接接続される、その上
に形成された導電線を有する電気的に絶縁された熱伝導性のセラミック基板を示
す断面図である。
図11は、従来のリードフレームのダイ装着パッドに据付けられる電気的に絶縁
された熱伝導性のセラミック基板を示す断面図である。
図12は、従来のリードフレームのダイ装着パッドに据付けられる電気的に絶縁
された熱伝導性のセラミック基板を示す断面図であり、熱伝導性のセラミック基
板が、その上表面に形成されて種々の寸法の集積回路ダイを収容するようにセラ
ミック基板の下に延在する導電線を含む。
産業上の応用のためのベストモード
その例か添付の図面に示される、本発明の好ましい実施例を詳細に参照する。本
発明は好ましい実施例に関連して説明されるが、この発明をこれらの実施例に制
限する意図ではないことが理解されるであろう。逆に、本発明は添付の請求の範
囲によって規定される本発明の精神および範囲に含まれ得る変更例、変形例およ
び均等物を包含すると意図される。本発明の種々の実施例の種々の要素の説明に
関して用いられる参照符号は典型的な要素を示すことがあり、明瞭にするために
、他の同様の要素は参照番号で示されていない。たとえば、マルチリード・リー
ドフレームのリード線のすべてが参照番号で示されるわけではなく、I1010
0集積回路に接続するためのすべてのボンディングワイヤも同様である。
電力を集積回路ダイ12に分配するための集積回路パッケージの配置を、図1は
断面図で、図2は平面図で示す。
中央に位置付けられるダイ装着パドル部材14を有するリードフレームの中央の
領域が示される。いくつかのボンディングフィンガー16がリードフレームのリ
ード線18に接続される。ボンディングフィンガー16は、図に示されるように
従来はダイ装着パドル部材14に隣接して位置付けられる。以下に説明するよう
に、金属ダイ装着パドル14自体が、電力を集積回路ダイ12に分配するための
第1の導電層として機能する。電源の一方の端子への接続はリード線20によっ
て与えられる。リード線20の内側端のボンディングフィンガー22は、ボンデ
ィングワイヤ24で金属ダイ装着パドル14にワイヤボンディングされ、ダイ装
着パドル14の金属平面への電力接続を与える。その代わりにまたはそれに加え
て、ダイ装着パドル14の各々の角のタイバーが、ダイ装着パドルへの直接の電
力接続を与えるように用いられ得る。標準的でないリードフレームを用いる場合
には、たとえばリード線22がボンディングワイヤ24の代わりにダイ装着パド
ル14に直接装着するように延長され得る。
ダイ装着パドル14からの接続は、ポンディングパッド28へのポンディングワ
イヤ26で行なわれる。それによって、金属ダイ装着パドル14はパッケージの
リード線から集積回路ダイ上のポンディングパッドへの低インダクタンス接続を
与える。
図1は、ダイ装着パドル14上のいくつかの材料の層を示す。種々の層の厚さは
一定の尺度で示されているわけではない。最も下の層は接着層30である。次の
層はポリイミド誘電体テープ層32であり、接着層30でダイ装着パドル14に
接合される。誘電体テープ層32はその上表面上に形成された導体を有する。導
体は下層の銅層34を含み、その上に金の薄い上層の導電層36が形成される。
金の層36は、集積回路ダイ12をパッケージに接合するために用いられる。
図2は、集積回路ダイ■2上のそれぞれのポンディングパッド(典型的に42と
して示される)とポリイミド誘電体テープ層32上の上層の導電層36との間に
接続される1組のボンディングワイヤ40を示す。第2の組のボンディングワイ
ヤ44は、リード線48のそれぞれのボンディングフィンガー46と上層の導電
層36との間に接続される。リード線48は集積回路ダイ12のための適切な電
圧源に接続される。導電層34.36は、電力を集積回路ダイ12に分配するた
めの第2の導電平面として機能する。
ダイ装着パドル14および導電層34.36によって与えられる2つの電力供給
平面を得るのにバイアは用いられない。
図3は、図1の集積回路パッケージの配置に類似した、集積回路のパッケージの
配置50を示す。この場合、ポリイミドテープ上の導電層は2つの別個のセクシ
ョン52.54に分割される。このことは、ダイ装着パドル14によって与えら
れる電力平面に加えて、パッケージのための付加的な2つの別個の電力平面を与
える。この場合には、セクション54はパッケージにおける別個の低インダクタ
ンス電力平面として機能する。ボンディングワイヤ60か、電力のために電力平
面セクション54を典型的な電力ポンディングパッド62に接続する。別のボン
ディングワイヤ64は、パッケージのために電力リード線68上のボンディング
フィンガー66に電力平面セクション54を接続する。
図4は、集積回路ダイ102に電力を分配するための別の実装構成100の断面
図である。中央に位置されるダイ装着パドル部材104を有するリードフレーム
の中央の領域が示される。ダイ装着パドル+04上にいくつかの材料の層が形成
される。種々の層の厚さは一定の尺度で示されるわけてはない。最も下の層は接
着層106である。次の層は、接着層106でダイ装着パドル104に接合され
るポリイミド誘電体テープ層108である。誘電体テープ層lO8は、その上表
面上に形成される2層導体を有する。
導体は下層の銅層110を含み、その上に金の薄い上層の導電層112が形成さ
れる。金の層112は集積回路ダイ102をパッケージに接合するために用いら
れる。ダイ102は、集積回路ダイ102を金の層112に接合するための非導
電性の接着層114を用いてパッケージに装着される。
図面に示されるように、導電層110.112は誘電体テープ層108上に水平
方向に延在し、誘電体バリア120.122.124によっていくつかのセクシ
ョンに分断されて、4つのセクションを形成する。これらのセクションは図3の
電力平面52.54のように機能して、集積回路ダイ102に種々の電圧を与え
る。種々のボンディングワイヤが、種々のボンディングフィンガー、集積回路上
のポンディングパッド、および種々の電力平面の間で利用可能な接続の組合せの
多様性を示すために図示される。
図5は、さらに別のパッケージ構成150の断面図である。この構成は、集積回
路ダイ152が導電性の接着層156で上層の導電層154に接合される以外は
、図4と類似している。
図6は、ダイ装着パドル162およびダイ164を備えた別のパッケージ構成1
60を示す。導電線166.168が、上述の本発明の種々の実施例に関連して
説明したように、集積回路ダイ164に電力を分配するための、ダイ164を囲
む矩形のフレームとして形成される。種々の電力平面、集積回路ダイ上のポンプ
イングツ(ラド、リードフレームの電力Pおよび接地Gリード線、および金属ダ
イ装着パドルの間で接続を与えるための種々のボンディングワイヤが示される。
図7は、ダイ装着パドル172およびダイ174を備えたリードフレームを示す
。導電線176.178が、上述の本発明の実施例に関連して説明したように、
集積回路ダイに電力を分配するための、ダイを囲んで互いに噛み合ったC字型の
パターンとして形成される。種々の電力平面と、集積回路ダイ上のポンディング
パッドと、リードフレームの電力Pおよび接地Gリード線と、金属ダイ装着)く
ドルとの間の接続のための種々のボンディングワイヤが示される。
図8は、その上に集積回路ダイ254が搭載され、かつ電力平面および接地平面
として機能する導電線256.258が形成される、電気的に絶縁された熱伝導
性のセラミック基板252を用いる集積回路パッケージの構成250の断面図で
ある。この図は、単一の構成でさまざまな寸法の集積回路ダイか収容され得るよ
うに、基板252上に形成される導電線256.258の上に延在する集積回路
ダイ254を示す。電気的に絶縁された熱伝導性の基板252は、窒化アルミナ
、酸化ベリリウム、または良好な熱伝導性を有する等価な材料等のセラミック材
料でできている。
セラミック基板252は、リードフレームのリード線のボンディングフィンガ一
端部260.262に接合される。
ボンディングワイヤ264はボンディングフィンガー260を導電線256に接
続する。ボンディングワイヤ266は導電線256を集積回路ダイ254上のポ
ンプイングツ(ラドに接続する。セラミック基板252は、集積回路ダイ254
のための電気的に絶縁された熱伝導性のセラミックダイ装着基板として機能する
。集積回路パッケージ構成のこの実施例では、リード線が金属材料の薄いシート
からそれに沿って形成される従来の金属ダイ装着パッドではなく、セラミック基
板を用いるので、リードフレームは従来のものではない。
図9は、本発明に従う代替的なパッケージ構成300を示す。電気的に絶縁され
た熱伝導性のセラミック基板302は、その上表面に装着された集積回路ダイ3
04を有する。リードフレームのボンディングフィンガー306もまた、セラミ
ック基板302の上表面に装着される。中間導電線308.310が、たとえば
薄膜堆積技術または厚膜プリント技術を用いてセラミック基板302の上表面に
堆積される。本発明のこの実施例では、集積回路ダイ304は、図に示されるよ
うにダイ304が導電線308.31Oに重ならないようにセラミック基板30
2に装着される。
導電線のための厚い膜、またはプリントパターンを設けるための技術の1つは、
液体エポキシプリントを用いるものである。その表面上に形成される導電線のパ
ターンのポジ型に隆起して浮き彫りになったものを有するプリント工具が利用さ
れる。プリント工具は全充填エポキシ材料に浸され、全充填エポキシ材料がセラ
ミック基板の表面に刻み込まれる。
図10は、電気的に絶縁された熱伝導性のセラミック基板352がその上表面に
装着される集積回路ダイ354を有する実装配置350を示す。導電線356.
358がセラミック基板352上に形成される。リードフレームのボンディング
フィンガー360.362は、それぞれのボンディングワイヤ364.366を
用いて導電線356.358に直接接続される。この配置は、別のボンディング
ワイヤでボンディングフィンガーを導電線356.358に接続する必要性をな
くす。
図11は、電気的に絶縁された熱伝導性のセラミック基板402がその上表面上
に据付けられた集積回路ダイ4゜4を有するパッケージ構成400の別の実施例
を示す。セラミック基板402は、従来のリードフレームのダイ装着パドル40
6に据付けられる。ボンディングワイヤ408は、ダイ装着パッド406と集積
回路ダイ404上のポンディングパッドとを直接接続する。
図12は、電気的に絶縁された熱伝導性のセラミック基板452が従来のリード
フレームのダイ装着バドル454に装着された実装構成450の別の実施例を示
す。熱伝導性のセラミック基板452は、その上表面に形成されて、種々の寸法
の集積回路ダイを収容するように集積回路ダイ460の下に延在する導電線45
6.458を含み、示されるように導電線456はボンディングワイヤ460で
接続される。ダイ464からダイ装着パッド454への接続は、ボンディングワ
イヤ464で行なわれる。
本発明の具体的な実施例の上述の説明は、説明および例示の目的のために述べら
れたものである。これらは本発明を開示した厳密な形態に制限するものでも、ま
たはこれにつきるものでもなく、明らかに上述の教示に鑑みて多くの変形および
変更が可能である。この実施例は、本発明の原理および実用的な応用例を最もよ
く示し、それによって当業者が、企図されるように特に適切に種々の変更を加え
て、本発明および種々の実施例を最もよく利用できるように選択され、説明され
た。本発明の範囲は添付の請求の範囲およびその均等物によって規定されると意
図される。
r30
FIG、5
FIG、8
FIG、 9
、 、、 PCTAIS 93102981
Claims (18)
- 1.電力を集積回路ダイに分配するための集積回路パッケージの配置であって、 ダイ装着パドルに隣接して位置付けられるボンディングフィンガーを備えた複数 のリード線を有するリードフレームと、 前記1∫一ドフレームに固定されてその上に形成された少なくとも1つの低イン ダクタンス導電線を有する誘電体層とを含み、前記集積回路ダイは誘電体層に固 定され、さらに 前記集積回路ダイ上のそれぞれの1つ以上のボンディングパッドと前記導電平面 との間に接続される第1の組の1つ以上のボンディングワイヤとを含む、集積回 路パッケージの配置。
- 2.前記リードフレームのそれぞれの1つ以上のボンディングフィンガーと前記 導電平面との間に接続される第2の組の1つ以上のボンディングワイヤを含み、 前記1つ以上のボンディングフィンガーは集積回路ダイのための電圧源に結合さ れるように適合され、それによって前記誘電体層上に形成された低インダクタン ス導電平面を介して集積回路に前記電圧を与える、請求項1に記載のパッケージ の配置。
- 3.前記リードフレームが導電性のダイ装着パドルを含み、誘電体層が誘電体テ ープを含み、誘電体テープは、上層の導電層と前記テープをリードフレームのダ イ装着パドルに装着するための下層の接着層とを有する、請求項1に記載のパッ ケージの配置。
- 4.前記誘電体層が、前記リードフレームの中央領域に位置付けられて前記集積 回路ダイが装着されるダイ装着パドルを形成する、電気的に絶縁された熱伝導性 の基板を含む、請求項1に記載のパッケージの配置。
- 5.リードフレームが電力を分配するための平面として用いられる導電性のダイ 装着パドルを含み、前記誘電体層が、前記リードフレームの中央領域に据付けら れて前記集積回路ダイを据付けるためのダイ装着パドルを形成する電気的に絶縁 された熱伝導性のダイ装着基板を含み、前記基板は、前記ダイ装着基板の周辺部 の近傍でボンディングフィンガーの端部が固定される第1の表面を有し、 1つ以上の導電性の平面が、電気的に絶縁された熱伝導性のダイ装着基板の第1 の表面上に形成される、請求項3に記載のパッケージの配置。
- 6.前記1つ以上の導電平面は、集積回路ダイが前記1つ以上の導電平面の部分 に重なるように、ダイ装着基板の中央領域から延在する、請求項5に記載のパッ ケージの配置。
- 7.集積回路ダイが前記ダイ装着基板上の前記導電線に重なることなくダイ装着 基板に固定されるように、前記導電線がダイ装着基板の中央領域から延在する、 請求項5に記載のパッケージの配置。
- 8.前記電気的に絶縁された熱伝導性のダイ装着基板がセラミック材料から形成 されている、請求項3に記載のパッケージの配置。
- 9.前記電気的に絶縁された熱伝導性のダイ装着基板が、窒化アルミナおよび酸 化ベリリウムからなる群から選択されるセラミック材料から形成されている、請 求項8に記載のパッケージの配置。
- 10.前記リードフレームが、中央に位置付けられるダイ装着パドルとリードフ レームのリード線に接続される複数のボンディングフィンガーとを含み、前記ボ ンディングフィンガーはダイ装着パドルに隣接して位置付けられ、前記誘電体層 は、前記リードフレームの中央領域に位置付けられて前記集積回路ダイを据付け るための電気的に絶縁された熱伝導性のダイ装着基板を含み、前記基板は前記リ ードフレームのダイ装着パドルに固定され、第1の組の1つ以上のボンディング ワイヤが、前記集積回路ダイ上のそれぞれの1つ以上のボンディングパッドと前 記上層の導電層との間に接続され、 第2の組の1つ以上のボンディングワイヤが、前記リードフレームのそれぞれの 1つ以上のボンディングフィンガーと前記上層の導電層との間に接続され、前記 1つ以上のボンディングフィンガーは集積回路ダイのための電力または接地電圧 源に結合されるように適合される、請求項1に記載の集積回路パッケージの配置 。
- 11.電力を集積回路ダイに分配するための集積回路パッケージの配置であって 、 ダイ装着パドルに隣接して位置付けられるボンディングフィンガーを備えた複数 のリード線を有するリードフレームと、 前記リードフレームに固定され、その上に形成される少なくとも1つの低インダ クタンス導電線を有する誘電体層とを含み、前記集積回路ダイは誘電体層に固定 され、さらに 前記集積回路ダイ上のそれぞれの1つ以上のボンディングパッドと前記導電平面 との間に接続される第1の組の1つ以上のボンディングワイヤと、 前記導電線の各々を前記リードフレームの対応するボンディングフィンガーに電 気的に接続するための手段とを含む、集積回路パッケージの配置。
- 12.集積回路ダイが前記1つ以上の導電線に重なるように、前記導電線がダイ 装着基板の中央領域から延在する、請求項11に記載の集積回路パッケージの構 成。
- 13.前記ダイ装着基板上の前記導電線に重なることなく前記集積回路がダイ装 着基板に固定されるように、前記導電線がダイ装着基板の中央領域から延在する 、請求項11に記載の集積回路パッケージの構成。
- 14.前記電気的に絶縁された熱伝導性のダイ装着基板がセラミック材料から形 成されている、請求項11に記載の集積回路パッケージの構成。
- 15.前記電気的に絶縁された熱伝導性のダイ装着基板が、窒化アルミナおよび 酸化ベリリウムからなる群から選択されるセラミック材料から形成されている、 請求項14に記載の集積回路パッケージの構成。
- 16.前記導電線がプリント厚膜材料から形成されている、請求項15に記載の 集積回路パッケージの構成。
- 17.前記導電線が堆積された薄膜材料から形成されている、請求項15に記載 の集積回路パッケージの構成。
- 18.電力を集積回路ダイに分配するための集積回路パッケージの配置であって 、 中央に位置付けられるダイ装着パドルと、リードフレームのリード線に接続され る複数のボンディングフィンガーとを有するリードフレームを含み、前記ボンデ ィングフィンガーはダイ装着パドルに隣接して位置付けられ、さらに上層の導電 層と下層の接着層とを有する誘電体テープとを含み、下層の接着層は前記テープ をリードフレームのダイ装着パドルに装着し、 前記集積回路ダイが前記テープの上層の導電層に固定される、集積回路パッケー ジの配置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US860,810 | 1992-03-31 | ||
US07/860,810 US5386141A (en) | 1992-03-31 | 1992-03-31 | Leadframe having one or more power/ground planes without vias |
PCT/US1993/002981 WO1993020586A1 (en) | 1992-03-31 | 1993-03-30 | Leadframe having one or more power/ground planes without vias |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07505505A true JPH07505505A (ja) | 1995-06-15 |
Family
ID=25334071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5517640A Pending JPH07505505A (ja) | 1992-03-31 | 1993-03-30 | バイアのない1つ以上の電力/接地平面を有するリードフレーム |
Country Status (3)
Country | Link |
---|---|
US (1) | US5386141A (ja) |
JP (1) | JPH07505505A (ja) |
WO (1) | WO1993020586A1 (ja) |
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