DE19631046B4 - Bond-Struktur - Google Patents

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Abstract

Bondstruktur mit Drahtbrücken (14) zwischen dicht benachbart längs Chip-Seiten (12) von Chips (11) eines Multichip-Moduls (10) angeordneten Chip-Bumps (13) und dagegen jeweils geometrisch aufgefächert auf der Oberfläche (23) eines Multilayer-Substrats (15) angeordneten Pads (16), wobei auf jedem der auf dem Multilayer-Substrat (15) angeordneten Chips (11) auf der der Ebene der Pads (16) gegenüberliegenden Chip-Oberfläche (24) ein isolierter Zusatzträger (25) angeordnet ist, längs dessen. Rand (27) Bondanschluß-Leiterbahnen (26) ringförmig umlaufen, die bestimmten Konstantpotentialen zugeordnet sind und zu denen alle dem entsprechenden Konstantpotential zugeordneten Bumps (13) dieses Chips (11) mit entsprechen kurzen Drahtbrücken (14) gebondet sind, wohingegen von diesen Bondanschluß-Leiterbahnen (26) jeweils nur eine einzige entsprechend lange Drahtbrücke (14) über die Chip-Seiten (12) dieses Chips (11) hinaus an ein potentialmäßig zugeordnetes Pad (16) gebondet ist, wobei jeweils die dem Zentrum des Zusatzträgers (25) benachbart verlaufende Bondanschluß-Leiterbahn (26.0) an ein Massepotential zugeordnetes Pad (16.0) gebondet ist, wohingegen die dem Datenverkehr dienenden Chip-Bumps (13) über entsprechen kurze Drahtbrücken (14) direkt an zugeordnete Pads (16) gebondet sind.

Description

  • Die Erfindung betrifft eine Bond-Struktur gemäß dem Anspru– ch 1.
  • Aus dem Abstract von JP 6-181280 A2 ist eine Bond-Struktur mit Drahtbrücken bekannt, die sich zwischen Chip-Bumps längs Chip-Seiten und dagegen geometrisch aufgefächert angeordneten Pads erstrecken, wobei auf der Chip-Oberfläche, nämlich der Ebene der Pads gegenüberliegend, Leiterbahnen angeordnet sind, zu denen hin Konstantpotential führende Chip-Bumps gebondet sind und die ihrerseits an ein jenes Konstantpotential führendes Pad gebondet sind. Derartige geometrische Verhältnisse lassen aber noch nicht die wünschenswerte Reduzierung der herzustellenden Verbindungen zu. Das gilt erst recht für eine Bond-Struktur gemäß US 5,235,207 A , bei welcher ein Leadframe-Pin mit einer Verlängerung direkt an eine Ausbuchtung der Leiterbahn auf der Oberfläche des Chip angeschlossen ist.
  • Aus der US 5,304,737 A ist eine integrierte Schaltung bekannt, bei der ein Chip vor dem Einguss auf einen Leadframe gebondet ist. Dort besteht die Besonderheit, dass auf dem oben liegenden Rücken des Chip zwei etwa parallel verlaufende Sammelschienen ausgebildet sind, zwischen denen die Konstantpotential führenden Bumps liegen, die somit über kurze Drahtbrücken zur einen oder zur anderen Sammelschiene hin gebondet werden können. Jede Sammelschiene ist dann über eine längere Drahtbrücke zu einem Pin des Leadframe gebondet, der den Chip trägt. Der Leadframe weist eine grobe Rasterstruktur auf, und die längs des Chip-Randes angeordneten Chip-Bumps sind ebenso grob gerastert. Das bedeutet, dass nur eine vergleichsweise geringe Anzahl von Anschlüssen zu der im Chip enthaltene Schaltung verfügbar ist. Das aber ist unrealistisch für die hochintegrierten Chips, wie sie zu Multichip-Modulen zu verschalten sind. Da bestehen die unten noch ausführlicher geschilderten Probleme, dass einerseits eine weite Auffäche rung zu kritisch langen Drahtbrücken und unverträglichem Platzaufwand führt, während andererseits eine enge Bond-Struktur sowohl mit den verfügbaren Bond-Werkzeugen als auch hinsichtlich des Platzbedarfs für Mehrlagen-Vias nicht realisierbar ist.
  • Eine Bond-Struktur mit Bond-Brücken zwischen Chip-Bumps längs Chip-Seiten und dagegen geometrisch aufgefächerten Substrat-Pads auf einer Substrat-Oberfläche ist etwa aus der US 5,177,668 A bekannt. Dort entspricht dem Bump-Muster auf der Chip-Oberfläche das benachbarte Pad-Muster auf der Substrat-Oberfläche, um möglichst kurze Bond-Brücken zwischen diesen beiden Anschlußpunkten realieseren zu können. Die notwendige Auffacherung hinsichtlich des Platzbedarfs für den Durchmesser der Vias zu den tiefergelegenen Schaltungsebenen des Multilayer-Substrates erfolgt dann erst unterhalb von Chip in einem Teil der von diesem eingenommenen Fläche auf dem Substrat. Das spart zwar Platzt auf dem Substrat neben dem Chip, längs den jeweiligen Chip-Seite und ermöglicht so eine dichte Anordnung von Chips etwa beim Aufbau von Multichip-Modulen, wie sie in ELECTRONICS vom 12.05.1986 (Seite 28) beschreiben sind. Nachteilig an jeder vorbekannten Bond-Struktur ist aber, daß die elektrischen Leitungswege von den Chip-Bumps über die Bond-Brücken zu den Substrat-Pads und dann längs der Substrat-Oberfläche wieder unter den Chip zurück zu den Vias-Enden vergleichsweise lang sind und dadurch zum Übersprechen des hochfrequenten Datenverkehrs infolge kapazitiver und induktiver Kopplungen neigen. Für kürzestmögliche Wege vom Chip in das Substrat hinein wären die Vias direkt unter den Substrat-Pads anzuordnen, was aber wegen der relativ großen erforderlichen Durchmesser für die Vias eine vergleichsweisegroßflächige Staffelung der Pads auf dem Substrat beginnt, und somit entsprechend lange Bond-Brücken sind nicht nur ebenfalls übersprech-gefährdet, sondern außerdem besteht die Gefahr von Kurzschlüssen durch ausschwingende Bond-Drahtbrücken bei mechanischer Querbeanspruchung des Moduls. Als Ausweg gilt eine sowohl horizontale wie auch in der Höhe gestaffelte Auffächerung der Substrat-Pads auf verschiedene Lagen, insbesondere durch stufiges Einsenken des Chips in ein Multilayer-Substrat, wie etwa aus der EP 0 272 046 A2 oder aus der US 4,513,355 A ersichtlich. Derartige in das Substrat eingesenkte Chip-Anordnungen sind aber vergleichsweise sehr teuer, und außerdem sind für solche dreidimensionale, also auch eine Hohenstaffelung beinhaltende Auffächerung der Substrat-Pads als den Enduunkten der Bond-Brücken die herkömmlichen Bond-Einrichtungen nicht mehr einsetzbar.
    •
  • Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Bond-Struktur anzugeben, bei der die Gefahr von mechanischen Kurzschlüssen zwischen Bond-Briicken und von Übersprecherscheinungen infolge kapazitiver oder induktiver Kopplungen sowie ggf. auch der Platzbedarf auf dein Substrat längs des Chips mit preisgünstigen Mitteln verringert wird.
  • Diese Aufgabe wird mit den Merkmalen des einzigen Patentanspruchs gelöst.
  • Nach dieser Lösung werden nur diejenigen Chip-Bumps in herkömmlicher Weise direkt auf Substrat-Pads gebondet, die infolge Datenverkelrs wechselnde Potentiale führen und für die deshalb kurze Bond-Brücken anzustreben sind. Alle anderen Chip-Bumps, die also Konstantpotential (insbesondere Versorgungsspannung und Massepotential) führen, werden nach vorliegender Erfindung nicht unmittelbar auf das Substrat gebondet, sondern zunächst auf zugeordnete Potential-Leiterbahnen, die auf einem Zusatzträger ausgebildet sind, welcher auf der vom Substrat abgelegenen Seite des Chips auf diesem angeordnet ist. Von jeder Potential-Bahn dieses Zusatzträgers braucht dann lediglich eine einzige Bond-Briicke an einen entsprechenden Potential-Via auf der Substrat-Oberfläche heruntergebondet zu werden. Diese Bond-Brücken können länger sein, weil sie abseits der Daten-Bond-Brücken liegen und keine Hochfrequenz sondern nur Gleichpotential führen. Die entsprechenden Chip-Bumps benötigen also keine ihnen direkt zugeordneten Pads auf dem Substrat. So finden die (Hochfrequenz des Datenverkehrs führenden) Drahtbrücken, welche sich noch unmittelbar vom Chip auf das Substrat erstrecken, dort entsprechend weiter voneinander distanzierte (belegte) Pads vor. Das genutzte Pad-Muster ist ohne Verlängerung der Bond-Brücken erheblich breiter aufgefächert, weil typischerweise ein Drittel und mehr aller Chip-Bumps nicht dem Datenverkehr sondern dem Anschluß an Konstantpotentiale dient
    •
  • Zusätzliche Alternativen und Weiterbildungen sowie weitere Merkmale und Vorteile der Erfindung ergeben sich aus nachstehender Beschreibung eines in der Zeichnung abstrahiert aber angenähert maßstabsgerecht, sehr stark vergrößert skizzierten bevorzugten Realisierungsbeispiels zur erfindungsgemäßen Lösung. In der Zeichnung zeigt:
  • 1 in abgebrochener Draufsicht-Darstellung einen teilweise direkt an das Substrat und teilweise an den aufgelegten Zusatzträger gebondeten Chip, der seinerseits über das Substrat auf eine Leiterplatte montiert ist, und
  • 2 in Seitenansicht die Stirn des Chip zwischen Zusatzträger und Substrat, dieses auf der Leiterplatte in abgebrochener Querschnittsdarstellung.
  • Der aus 1 ersichtliche Modul 10 mit Die oder Halbleiter-Chip 11 ist für dessen interne und externe elektrische Verschaltung längs der Chip-Seiten 12 mit Anschlußpunkten, sogenannten Bumps 13, zum Anlöten oder Anschweißen (Bonden) dünner Drahtbrücken 14 auf dem Chip 11 ausgestattet. Die Brücken 14 führen zum Chipträger-Substrat 15, auf das der Chip 11 (und ggf. eine Anzahl weiterer mit ihm zu einem Multichip-Modul 10 zu verschaltender Chips) aufgeklebt ist (vgl. den eingangs zitierten Beitrag in ELECTRONICS vom 12.05.1986, dort Seite 28). Die Bond-Brücken 14 enden auf dem Substrat 15 an Löt- oder Schweiß-Anschlußpunkten, den sogenannten Pads 16. Für eine komplexe Verschaltung ist ein Multilayer-Substrat 15 mehrerer Lagen 17 aus beispielsweise Keramikfolien vorgesehen, die jede eine Schaltungsstruktur tragen und über Durchstiege, sogenannte Vias 18, mittels deren elektrisch leitender Zylinderinnenmantelflächen oder Kernmaterialien über die verschiedenen Lagen 17 hinweg verbunden sind. – Jedes Pad 16 führt auf das Ende eines Vias 18 in der Oberfläche 23 des Mehrlagen-Substrates 15. Die interne Verdrahtung des Substrates 15 führt an dessen Rand 19 auf Kontaktklammern 20 zum Auflöten auf die Oberfläche der Leiterbahnenstruktur 21 einer Schaltungsplatine 22 als Schaltungsträger für den Modul 10 in Form des chip-bestücken Substrates 15.
  • Der Chip 11 ist längs seiner Seiten 12 mit möglichst vielen und einander deshalb sehr dicht benachbarten Bumps 13 ausgestattet, beispielsweise mit 100 Stück längs der in 1 detaillierter dargestellten Schmal-Seite 12. Flächenmäßig derart klein und einander dicht benachbart lassen sich auf dein Substrat 15 die Vias 18 nicht ausbilden. Deshalb findet über die Bond-Drahtbrücken 14 eine zweidimensionale (also sowohl winkelmäßige wie auch längenmäßige) Auffächerung von den Bumps 13 zu den Pads 16 statt. Dieser der Gefahr des Übersprechens entgegenwirkenden Auffächerung sind allerdings Grenzen gesetzt, weil einerseits der auf der Substrat-Oberfläche 23 längs der Chip-Seiten 12 verfügbare Raum für gegeneinander versetzte und hinreichend distanzierte Pads 16 beschränkt ist, um auf einer vorgege benen Substrat-Oberfläche 23 hinreichend viele Chips 11 für die gegebene komplexe Schaltungsfunktion unterbringen zu können; und weil andererseits wie schon dargelegt lange Drahtbrücken 14 bei mechanischen Erschütterungen über Auslenkerscheinungen zu Kurzschlüssen mit benachbarten langen Drahtbrücken 14 und somit zum Ausfall der Schaltungsfunktion führen können. Außerdem ist für den wirtschaftlichen Einsatz handelsüblicher Bondmaschinen die Anzahl langer Drahtbrücken 14 möglichst zu reduzieren.
  • Um den längs der Chip-Seiten 12 verfügbaren Raum besser nutzen, nämlich die dort anzuordnenden Pads 16 weiter von einander distanzieren zu können, damit durch kürzere bzw. größeren Abstand von einander aufweisende Drahtbrücken 14 die Übersprech- und die Kurzschlußgefahren verringert und die Bondvorgänge erleichtert werden, ist der Chip 11 auf seiner dem Substrat 15 gegenüberliegenden Oberfläche 24 mit einem isolierenden Zusatzträger 25 (etwa einer Keramikfolie) für wenigstens eine von oben zugängliche, umlaufende Bondanschluß-Leiterbahn 26 vorgesehen. Alle Chip-Bumps 13, die nicht dem Datenaustausch dienen, sondern stationäres Potential führen, wie insbesondere Versorgungsspannung und Masse, werden nun nicht direkt von der Chip-Oberfläche 24 auf die Substrat-Oberfläche 23 gebondet, sondern über den Umweg der diesen Potentialen zugeordneten Leiterbahnen 26 auf dein Zusatzträger 25. Vorzugsweise sind gemäß 1 zwei solcher Bahnen 26.V (neben dein Träger-Rand 27) und 26.O (zum Zentrum der Träger-Oberfläche 28 dagegen versetzt) vorgesehen, die an einen Versorgungsspannungs-Pad 16.V bzw. an einen Masse-Pad 16.O auf dem Substrat 15 gebondet sind. Alle Chip-Bumps 13, die eines dieser stationären Potentiale führen, sind nun nicht direkt zum Substrat 15 neben dem Chip 11 gebondet, sondern zunächst zur potentialmäßig zugeordneten Bahn 26 auf dem Zusatzträger 25 über dem Chip 11. So werden über diese Bahnen 26 jeweils gleiche Konstant-Potentiale aller Bumps 13 elektrisch zusammengeführt und dann erst, über nur jeweils eine einzige lange Brücke 14.V/14.O pro Potential, an das Substrat 15 gebondet.
  • Bei komplexen (Multi-)Chip-Modulen 10 führen typischerweise nur etwa 50 % bis 70 % aller Chip-Bumps 13 kein Konstantpotential sondern im Zuge des Datenverkehrs wechselnde Potentiale. Nur diese Daten-Bumps 13 sind auf kürzestem Wege, also mit kurzen Drahtbrücken 14 an die Substrat-Pads 16 gebondet (während wie zuvor ausgeführt die Konstantpotential führenden Bumps 13 mit entsprechenden Drahtbrücken 14 zur anderen Seite hin, nämlich auf die Potential-Bahnen 26 hinauf gebondet sind). Daraus resultiert, daß nur ein Bruchteil aller auf dem Chip 11 vorhandenen Bumps 13 direkt mit Drahtbrücken 14 zum Substrat 15 führt, so daß dort entsprechend weniger Pads 16 für das gegeüberliegende Ende der Drahtbrücken 14 benötigt werden und demzufolge (bei gleichbleibendem Flächenbedarf für die Pads 16) die Drahtbrücken 14 weiter aufgefächert, also übersprech- und kurzschlußsicherer sind. Das ist in 1 dadurch veranschaulicht, daß zwar längs der unten dargestellten Chip-Seite 12 auf dem Substrat 15 ebenso viele (zur Auffächerung in zwei Zeilen gegeneinander auf Lücke gesetzte) Pads 16 dargestellt sind, wie auf dem Chip 11 längs dieser Seite 12 zu bondende Bumps 13 vorgesehen sind; daß aber nur diejenigen Pads 16 in der Darstellung geschwärzt sind, die für das Bonden von Datenverkehrs-Brücken 14 benötigt werden. Die den dazwischenliegenden Bumps 13 geometrisch zugeordneten Pads 16, die wegen der auf den Zusatzträger 25 führenden Konstantpotential-Brücken 14 nicht belegt sind, sind in 1 (zwischen den schwarzen Pads 16) weiß ausgespart, um den dadurch größer gewordenen Abstand der tatsächlich verbondeten Pads 16 aufzuzeigen. Wenn entgegen 1 kein Substrat 15 mit Standard-Padmuster Einsatz findet, sondern ein auf die individuelle Bump-Belegung optimiertes Substrat 15, können die nicht benutzten (in 1 weißen) Pads auch ganz fortgelassen und die anderen, verbleibenden Pads 16 zur Steigerung der Bond-Zuverlässigkeit flächenmäßig entsprechend vergrößert werden. Auf jeden Fall ergibt sich durch Wegführen der Konstant-Potential-Brücken 14 zur anderen Seite hin, hinauf auf die Konstantpotential-Leiterbahnen 26 über dem Chip 11, ohne zusätzlichen Platzbedarf auf der Substrat-Oberfläche 23 eine größere Auffächerung der Datensignal-Brücken 14 und somit eine größere Kurzschlußsicherheit und eine geringere Übersprechtendenz zwischen einander benachbarten Brücken 14. Dieser Aufbau mit dein Zusatzträger 25 auf dem Chip 11 vergrößert die Höhe des Moduls 10 nur um etwa die Stärke des Chips 11 selbst (typisch um 0,6 mm) und damit nur um einen Betrag, der in Standard-Gehäusen 29 (wie sie zum Schutz des Chips 11 und seiner Bond-Brücken 14 innerhalb der Kontaktklammern 20 auf die Substrat-Oberfläche 23 aufgesetzt werden) ohne weiteres noch untergebracht werden kann.

Claims (1)

  1. Bondstruktur mit Drahtbrücken (14) zwischen dicht benachbart längs Chip-Seiten (12) von Chips (11) eines Multichip-Moduls (10) angeordneten Chip-Bumps (13) und dagegen jeweils geometrisch aufgefächert auf der Oberfläche (23) eines Multilayer-Substrats (15) angeordneten Pads (16), wobei auf jedem der auf dem Multilayer-Substrat (15) angeordneten Chips (11) auf der der Ebene der Pads (16) gegenüberliegenden Chip-Oberfläche (24) ein isolierter Zusatzträger (25) angeordnet ist, längs dessen. Rand (27) Bondanschluß-Leiterbahnen (26) ringförmig umlaufen, die bestimmten Konstantpotentialen zugeordnet sind und zu denen alle dem entsprechenden Konstantpotential zugeordneten Bumps (13) dieses Chips (11) mit entsprechen kurzen Drahtbrücken (14) gebondet sind, wohingegen von diesen Bondanschluß-Leiterbahnen (26) jeweils nur eine einzige entsprechend lange Drahtbrücke (14) über die Chip-Seiten (12) dieses Chips (11) hinaus an ein potentialmäßig zugeordnetes Pad (16) gebondet ist, wobei jeweils die dem Zentrum des Zusatzträgers (25) benachbart verlaufende Bondanschluß-Leiterbahn (26.0) an ein Massepotential zugeordnetes Pad (16.0) gebondet ist, wohingegen die dem Datenverkehr dienenden Chip-Bumps (13) über entsprechen kurze Drahtbrücken (14) direkt an zugeordnete Pads (16) gebondet sind.
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