JPS63175454A - 半導体モジュール - Google Patents
半導体モジュールInfo
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- JPS63175454A JPS63175454A JP62005965A JP596587A JPS63175454A JP S63175454 A JPS63175454 A JP S63175454A JP 62005965 A JP62005965 A JP 62005965A JP 596587 A JP596587 A JP 596587A JP S63175454 A JPS63175454 A JP S63175454A
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- 239000011347 resin Substances 0.000 title description 7
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- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000465 moulding Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、樹脂封止型半導体装置及びそれを使用した電
子装置に関し、特に、シングル・インライン・パッケー
ジ型モジュール及びそれに使用される樹脂封止型半導体
装置に適用して有効な技術に関するものである。
子装置に関し、特に、シングル・インライン・パッケー
ジ型モジュール及びそれに使用される樹脂封止型半導体
装置に適用して有効な技術に関するものである。
一般に、樹脂封止型（レジンモールド型）半導体装置の
全体構造は、タブの上に半導体チップが塔載され、この
半導体チップの電極（パッド）とリードの内部リード部
とがワイヤで電気的接続された後、レジンでモールドさ
れたものである。
全体構造は、タブの上に半導体チップが塔載され、この
半導体チップの電極（パッド）とリードの内部リード部
とがワイヤで電気的接続された後、レジンでモールドさ
れたものである。
このようなレジンモールド型半導体装置を配線基板の両
面に複数個実装してシングル・インライン・パッケージ
（以下、ＳＩＰという）型モジュールを構成する場合、
前記配線基板上の配線レイアウトが、その表と裏で半導
体装置の信号端子が反対になっているため、複雑となり
、配線層数も増加する。そこで、基板の表面と裏面で同
じ信号端子を配設し、レジンモールド型半導体装置のリ
ードを逆曲げにして表裏両面のリード端子（パッド）の
位置を同じにすることが考えられる。
面に複数個実装してシングル・インライン・パッケージ
（以下、ＳＩＰという）型モジュールを構成する場合、
前記配線基板上の配線レイアウトが、その表と裏で半導
体装置の信号端子が反対になっているため、複雑となり
、配線層数も増加する。そこで、基板の表面と裏面で同
じ信号端子を配設し、レジンモールド型半導体装置のリ
ードを逆曲げにして表裏両面のリード端子（パッド）の
位置を同じにすることが考えられる。
しかしながら、例えば、プラスチック・リープイツト・
チップ・キャリア型パッケージ（以下。
チップ・キャリア型パッケージ（以下。
ＰＬＣＣという）の半導体装置を実装する場合には、前
記パッケージはリードを基準として厚さ方向の上下が対
称になっておらず、また、前記配線基板のＰＬＣＣ型半
導体装置の下にチップコンデンサ（デカップリング用）
等の他の電子素子の部品を塔載するようになっているた
め、リードを単純に逆曲げしただけでは、電子素子にパ
ッケージが接触して実装することができないという問題
点を発明者が１見い出した。いわゆるＰ Ｌ ＣＣ（Ｐ
ｌａｓｔｉｃＬｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ
）型の半導体装置については、例えば１日経マグロウヒ
ル社、１９８４年６月１１日発行、「日経エレクトロニ
クス別冊・マイクロデバイセズＪ （Ｐ１４８〜Ｐ１５
３）に記載がある。
記パッケージはリードを基準として厚さ方向の上下が対
称になっておらず、また、前記配線基板のＰＬＣＣ型半
導体装置の下にチップコンデンサ（デカップリング用）
等の他の電子素子の部品を塔載するようになっているた
め、リードを単純に逆曲げしただけでは、電子素子にパ
ッケージが接触して実装することができないという問題
点を発明者が１見い出した。いわゆるＰ Ｌ ＣＣ（Ｐ
ｌａｓｔｉｃＬｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ
）型の半導体装置については、例えば１日経マグロウヒ
ル社、１９８４年６月１１日発行、「日経エレクトロニ
クス別冊・マイクロデバイセズＪ （Ｐ１４８〜Ｐ１５
３）に記載がある。
本発明の目的は、配線基板の両面に複数の半導体装置を
実装し、各半導体装置の下部に他の電子素子を塔載した
だ電子装置に適用して有効な樹脂封止型半導体装置を提
供することにある。
実装し、各半導体装置の下部に他の電子素子を塔載した
だ電子装置に適用して有効な樹脂封止型半導体装置を提
供することにある。
本発明の他の目的は、配線基板の両面に複数の半導体装
置を実装した電子装置において、スルーホール配線のみ
で共通配線を構成することができる技術を提供すること
にある。
置を実装した電子装置において、スルーホール配線のみ
で共通配線を構成することができる技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、基板上に半導体チップを塔載し、ワイヤボン
ディングした後、樹脂封止した樹脂封止型半導体装置で
あって、パッケージのリードを基準にして厚さが薄い方
に半導体チップを塔載したものである。
ディングした後、樹脂封止した樹脂封止型半導体装置で
あって、パッケージのリードを基準にして厚さが薄い方
に半導体チップを塔載したものである。
また、配線基板の両面に複数の半導体装置を実装する電
子装置において、半導体装置の下部に電子素子を配設す
るように構成され、スルーホール配線のみで共通配線を
構成した両面実装型配線基板の一面上に、パッケージの
リードを基準にして厚さが薄い方に半導体チップを塔載
した半導体装置を、他面上にパッケージのリードを基準
にして厚さが厚い方に半導体チップを塔載した半導体装
置を実装した電子装置である。
子装置において、半導体装置の下部に電子素子を配設す
るように構成され、スルーホール配線のみで共通配線を
構成した両面実装型配線基板の一面上に、パッケージの
リードを基準にして厚さが薄い方に半導体チップを塔載
した半導体装置を、他面上にパッケージのリードを基準
にして厚さが厚い方に半導体チップを塔載した半導体装
置を実装した電子装置である。
前記した手段によれば、パッケージのリードを基準にし
て厚さが薄い方に半導体チップを塔載した半導体装置を
作製し、半導体装置の下部に電子素子を配設するように
構成された両面実装型配線基板に、その−面上に前記パ
ッケージのリードを基準にして厚さが薄い方に半導体チ
ップを塔載した半導体装置を、他面上にパッケージのリ
ードを基準にして厚さが厚い方に半導体チップを塔載し
た通常の半導体装置を実装した電子装置を構成したこと
により、配線基板の表裏両面の同じ位置に同じ信号端子
が配設されているため、スルーホールだけで結線して共
通配線を構成することができるので、配線基板上の配線
が簡単にできる。また、配線のための領域も少なくでき
るので、配線層数も低減することができる。
て厚さが薄い方に半導体チップを塔載した半導体装置を
作製し、半導体装置の下部に電子素子を配設するように
構成された両面実装型配線基板に、その−面上に前記パ
ッケージのリードを基準にして厚さが薄い方に半導体チ
ップを塔載した半導体装置を、他面上にパッケージのリ
ードを基準にして厚さが厚い方に半導体チップを塔載し
た通常の半導体装置を実装した電子装置を構成したこと
により、配線基板の表裏両面の同じ位置に同じ信号端子
が配設されているため、スルーホールだけで結線して共
通配線を構成することができるので、配線基板上の配線
が簡単にできる。また、配線のための領域も少なくでき
るので、配線層数も低減することができる。
以下１本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図は、本発明の一実施例のＰＬＣＣ型半導体装置の
概略構成を示す断面図である。
概略構成を示す断面図である。
本実施例のＰＬＣＣ型半導体装置は、第１図に示すよう
に、基°板（タブ基板）２の下に半導体チップ１を塔載
し、半導体チップ１の電極（パッド）とリード３の内部
リード３Ａとを電気的に接続するワイヤ４をボンディン
グした後、レジンでモールドしてパッケージ５としたも
のである。そして、前記リード３の外部リード３Ｂを内
側に折曲げたものである。すなわち、パッケージ５のリ
ード３を基準にして厚さが薄い方に半導体チップ１を塔
載した半導体装置である。
に、基°板（タブ基板）２の下に半導体チップ１を塔載
し、半導体チップ１の電極（パッド）とリード３の内部
リード３Ａとを電気的に接続するワイヤ４をボンディン
グした後、レジンでモールドしてパッケージ５としたも
のである。そして、前記リード３の外部リード３Ｂを内
側に折曲げたものである。すなわち、パッケージ５のリ
ード３を基準にして厚さが薄い方に半導体チップ１を塔
載した半導体装置である。
また、第２図に示すＰＬＣＣ型半導体装置は、通常のＰ
ＬＣＣ型半導体装置であり、前記第１図のＰＬＣＣ型半
導体装置のタブ２の上に半導体チップを塔載したもので
ある。すなわち、パッケージ５のリード３を基準にして
厚さが厚い方に半導体チップ１を塔載した半導体装置で
ある。
ＬＣＣ型半導体装置であり、前記第１図のＰＬＣＣ型半
導体装置のタブ２の上に半導体チップを塔載したもので
ある。すなわち、パッケージ５のリード３を基準にして
厚さが厚い方に半導体チップ１を塔載した半導体装置で
ある。
また、第３図及び第４図（ＳＩＰモジュールのプリント
配線基板の表面及び裏面の概要構成を示す平面図）に示
すように、ＳＩＰモジュールのプリント配線基板１０は
、その表面１１及び裏面１２には半導体装置の外部リー
ドを電気的に接続するための配線の信号端子（パッド）
１３、リードピンを取り付るための接続端子（パッド）
１４及びチップコンデンサ（デカップリングコンデンサ
）を塔載するための接続端子１５がそれぞれ設けられて
いる。そして、表面１１に実装される半導体装置と裏面
１２に実装される半導体装置の同じ信号端子１３が、プ
リント配線基板１０の表裏両面の同じ位置に来るように
設けられている。また、前記表面１１と裏面１２との同
じ信号端子１３は１表裏両面の同じ位置にあるため、ス
ルーホール配線（図示していない）だけで結線され、共
通配線を構成している。
配線基板の表面及び裏面の概要構成を示す平面図）に示
すように、ＳＩＰモジュールのプリント配線基板１０は
、その表面１１及び裏面１２には半導体装置の外部リー
ドを電気的に接続するための配線の信号端子（パッド）
１３、リードピンを取り付るための接続端子（パッド）
１４及びチップコンデンサ（デカップリングコンデンサ
）を塔載するための接続端子１５がそれぞれ設けられて
いる。そして、表面１１に実装される半導体装置と裏面
１２に実装される半導体装置の同じ信号端子１３が、プ
リント配線基板１０の表裏両面の同じ位置に来るように
設けられている。また、前記表面１１と裏面１２との同
じ信号端子１３は１表裏両面の同じ位置にあるため、ス
ルーホール配線（図示していない）だけで結線され、共
通配線を構成している。
そして、第５図（ＳＩＰモジュールの要部断面図）に示
すように、このように信号端子１３及び接続端子１４．
１５が設けられているプリント配線基板１０の接続端子
１５にチップコンデンサ１６が塔載され、次にプリント
配線基板１０の表面１１の信号端子１３上に、パッケー
ジ５のリード３を基準にして厚さが薄い方に半導体チッ
プ１を塔載した本発明の一実施例の半導体装置１７が、
裏面１２の信号端子１５上にパッケージ５のリード３を
基点にして厚さが厚い方に半導体チップ１を塔載した半
導体装置１８が実装され、ＳＩＰモジュールが構成され
る。
すように、このように信号端子１３及び接続端子１４．
１５が設けられているプリント配線基板１０の接続端子
１５にチップコンデンサ１６が塔載され、次にプリント
配線基板１０の表面１１の信号端子１３上に、パッケー
ジ５のリード３を基準にして厚さが薄い方に半導体チッ
プ１を塔載した本発明の一実施例の半導体装置１７が、
裏面１２の信号端子１５上にパッケージ５のリード３を
基点にして厚さが厚い方に半導体チップ１を塔載した半
導体装置１８が実装され、ＳＩＰモジュールが構成され
る。
前述のように、パッケージ５のリード３を基準にして厚
さが薄い方に半導体チップ１を塔載した半導体装置１７
を作製し、この半導体装置１７をプリント配線基板１０
の表面１１に実装し、裏面１２上にパッケージ５のリー
ド３を基準にして厚さが厚い方に半導体チップ１を塔載
した通常の半導体装置１８を実装したＳＩＰモジュール
（電子装置）を構成したことにより、プリント配線基板
１０の表裏両面の同じ位置に同じ信号端子１３が設けら
れているため。
さが薄い方に半導体チップ１を塔載した半導体装置１７
を作製し、この半導体装置１７をプリント配線基板１０
の表面１１に実装し、裏面１２上にパッケージ５のリー
ド３を基準にして厚さが厚い方に半導体チップ１を塔載
した通常の半導体装置１８を実装したＳＩＰモジュール
（電子装置）を構成したことにより、プリント配線基板
１０の表裏両面の同じ位置に同じ信号端子１３が設けら
れているため。
スルーホール配線だけで結線して共通配線を構成するこ
とができるので、プリント配線基板１０上の配線が簡単
にできる。また、配線のための領域も少なくできるので
、配線層数も低減することができる。
とができるので、プリント配線基板１０上の配線が簡単
にできる。また、配線のための領域も少なくできるので
、配線層数も低減することができる。
また、前述のように半導体チップ１をタブ２の下部側に
取り付けるだけで、通常のモールドキャビ゛ティにセッ
トし、レジンモールドする。そのまま通常の切断、成形
を行うことができるので、従来の設備、装置、プロセス
を変更せずに端子位置を反転したパッケージを作ること
ができる。
取り付けるだけで、通常のモールドキャビ゛ティにセッ
トし、レジンモールドする。そのまま通常の切断、成形
を行うことができるので、従来の設備、装置、プロセス
を変更せずに端子位置を反転したパッケージを作ること
ができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
前記実施例では、本発明をＰＬＣＣ型半導体装置に適用
した例で説明したが、本発明は、樹脂封止型半導体装置
すべてに適用することができる。
した例で説明したが、本発明は、樹脂封止型半導体装置
すべてに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
パッケージのリードを基準にして厚さが薄い方に半導体
チップを塔載した半導体装置を作製し。
チップを塔載した半導体装置を作製し。
半導体装置の下部に電子素子を配設するように構成され
、スルーホール配線のみで共通配線を構成した両面実装
型配線基板に、その−面上に前記パッケージのリードを
基準にして厚さが薄い方に半導体チップを塔載した半導
体装置を、他面上にパッケージのリードを基準にして厚
さが厚い方に半導体チップを塔載した通常の半導体装置
を実装した電子装置を構成したことにより、表裏両面の
同じ位置に同じ信号端子が配設されているため、スルー
ホール配線だけで結線して共通配線を構成することがで
きるので、配線基板上の配線が簡単にできる。また、配
線のための領域も少なくできるので、配線層数も低減す
ることができる。
、スルーホール配線のみで共通配線を構成した両面実装
型配線基板に、その−面上に前記パッケージのリードを
基準にして厚さが薄い方に半導体チップを塔載した半導
体装置を、他面上にパッケージのリードを基準にして厚
さが厚い方に半導体チップを塔載した通常の半導体装置
を実装した電子装置を構成したことにより、表裏両面の
同じ位置に同じ信号端子が配設されているため、スルー
ホール配線だけで結線して共通配線を構成することがで
きるので、配線基板上の配線が簡単にできる。また、配
線のための領域も少なくできるので、配線層数も低減す
ることができる。
第１図は、本発明の一実施例のｐｒ＝ｃｃ型半導体装置
の概略構成を示す断面図、 第２図は１通常のＰＬＣＣ型半導体装置の概要構成を示
す断面図、 第３図は、ＳＩＰモジュールのプリント配線基板の表面
を示す平面図。 第４図は、ＳＩＰモジュールのプリント配線基板の裏面
を示す平面図、 第５図は、ＳＩＰモジュールの要部断面図である。 図
中、１・・・半導体チップ、２・・・タブ、３・・・リ
ード、３・・・内部リード、３Ｂ・・・外部リード、４
・・・ワイヤ、５・・・パッケージ、１０・・・プリン
ト配線基板（配線基板）、１１・・・プリント配線基板
の表面、１２・・・プリント配線基板、１３・・・信号
端子、１４．１５・・・接続端子、１６・・・チップコ
ンデンサ、１７・・・本発明の半導体装置、１８・・・
通常の半導体装置である。 第 １ 図 第 ２ 図 ／ −子薄Ｉ１年′テ・ソフ０ ２− クツ゛ ３ゴ − リ − ド′ ４−ワイヤ ５−７１°ヅブージ゛。 第 ３ 図 第 ４ 図 ／＆−！百ぞ煽子
の概略構成を示す断面図、 第２図は１通常のＰＬＣＣ型半導体装置の概要構成を示
す断面図、 第３図は、ＳＩＰモジュールのプリント配線基板の表面
を示す平面図。 第４図は、ＳＩＰモジュールのプリント配線基板の裏面
を示す平面図、 第５図は、ＳＩＰモジュールの要部断面図である。 図
中、１・・・半導体チップ、２・・・タブ、３・・・リ
ード、３・・・内部リード、３Ｂ・・・外部リード、４
・・・ワイヤ、５・・・パッケージ、１０・・・プリン
ト配線基板（配線基板）、１１・・・プリント配線基板
の表面、１２・・・プリント配線基板、１３・・・信号
端子、１４．１５・・・接続端子、１６・・・チップコ
ンデンサ、１７・・・本発明の半導体装置、１８・・・
通常の半導体装置である。 第 １ 図 第 ２ 図 ／ −子薄Ｉ１年′テ・ソフ０ ２− クツ゛ ３ゴ − リ − ド′ ４−ワイヤ ５−７１°ヅブージ゛。 第 ３ 図 第 ４ 図 ／＆−！百ぞ煽子
Claims (1)
- 【特許請求の範囲】 １、基板上に半導体チップを塔載し、ワイヤボンディン
グした後、樹脂封止した樹脂封止型半導体装置であって
、パッケージのリードを基準にして厚さが薄い方に半導
体チップを塔載したことを特徴とする樹脂封止型半導体
装置。 ２、前記半導体装置がプラスチック・リードレス・キャ
リアであることを特徴とする特許請求の範囲第１項に記
載の樹脂封止型半導体装置。 ３、配線基板の両面に複数の半導体装置を実装する電子
装置において、半導体装置の下部に電子素子を配設する
ように構成され、スルーホール配線のみで共通配線を構
成した両面実装型配線基板の一面上に、パッケージのリ
ードを基準にして厚さが薄い方に半導体チップを塔載し
た半導体装置を、他面上にパッケージのリードを基準に
して厚さが厚い方に半導体チップを塔載した半導体装置
を実装したことを特徴とする電子装置。 ４、前記半導体装置が複数個実装されたことを特徴とす
る特許請求の範囲第３項に記載の電子装置。 ５、前記電子装置は、シングル・インライン・パッケー
ジ型モジュールであることを特徴とする特許請求の範囲
第３項又は第４項に記載の電子装置。 ６、前記半導体装置がプラスチック・リードレス・キャ
リア型パッケージであることを特徴とする特許請求の範
囲第３項乃至第５項の各項に記載の電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP596587A JP2541532B2 (ja) | 1987-01-16 | 1987-01-16 | 半導体モジュ―ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP596587A JP2541532B2 (ja) | 1987-01-16 | 1987-01-16 | 半導体モジュ―ル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175454A true JPS63175454A (ja) | 1988-07-19 |
| JP2541532B2 JP2541532B2 (ja) | 1996-10-09 |
Family
ID=11625589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP596587A Expired - Fee Related JP2541532B2 (ja) | 1987-01-16 | 1987-01-16 | 半導体モジュ―ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541532B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
| US6022759A (en) * | 1994-09-20 | 2000-02-08 | Fujitsu Limited | Method for producing a semiconductor device, base member for semiconductor device and semiconductor device unit |
| JP2013232544A (ja) * | 2012-04-27 | 2013-11-14 | Lapis Semiconductor Co Ltd | 樹脂封止方法および半導体装置の製造方法 |
| US9787250B2 (en) | 2012-04-27 | 2017-10-10 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879739A (ja) * | 1981-11-05 | 1983-05-13 | Toshiba Corp | 半導体外囲器 |
| JPS58140141A (ja) * | 1982-02-16 | 1983-08-19 | Nec Corp | 樹脂封止型半導体装置 |
-
1987
- 1987-01-16 JP JP596587A patent/JP2541532B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879739A (ja) * | 1981-11-05 | 1983-05-13 | Toshiba Corp | 半導体外囲器 |
| JPS58140141A (ja) * | 1982-02-16 | 1983-08-19 | Nec Corp | 樹脂封止型半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
| US6022759A (en) * | 1994-09-20 | 2000-02-08 | Fujitsu Limited | Method for producing a semiconductor device, base member for semiconductor device and semiconductor device unit |
| JP2013232544A (ja) * | 2012-04-27 | 2013-11-14 | Lapis Semiconductor Co Ltd | 樹脂封止方法および半導体装置の製造方法 |
| US9787250B2 (en) | 2012-04-27 | 2017-10-10 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| US10243515B2 (en) | 2012-04-27 | 2019-03-26 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| US10622944B2 (en) | 2012-04-27 | 2020-04-14 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541532B2 (ja) | 1996-10-09 |
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