KR101356591B1 - 변형된 패들을 구비한 쿼드 플랫 노 리드（ｑｆｎ）집적 회로（ｉｃ）패키지 및 패키지 설계 방법 - Google Patents

변형된 패들을 구비한 쿼드 플랫 노 리드（ｑｆｎ）집적 회로（ｉｃ）패키지 및 패키지 설계 방법 Download PDF

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Abstract

통상적인 QFN IC 패키지의 이점들 모두를 갖는 것 외에 트래이스 라우팅 및/또는 IC 패키지가 장착된 PWB 또는 PCB상에 비아 배치를 용이하게 하도록 구성된 패들을 갖는 QFN IC 패키지가 제공된다. 라우팅 및/또는 비아 배치를 용이하게 하기 위해 필요한 또는 요구되는 패들을 구성함으로써, PWB 또는 PCB의 전체 크기는 패들이 제공하는 열적 또는 전기적 성능 이점들을 희생하지 않고 감소될 수 있다. 또한, PWB 또는 PCB의 전체 크기의 감소는 비용을 감소시킨다.
QFN IC 패키지, PWB 또는 PCB, 트래이스 라우팅, 비아 배치, 패들

Description

변형된 패들을 구비한 쿼드 플랫 노 리드（ＱＦＮ）집적 회로（ＩＣ）패키지 및 패키지 설계 방법{A quad flat no lead(QFN) integrated circuit(IC) package having a modified paddle and method for designing the package}
본 발명은 집적 회로들(IC들)에 관한 것으로서, 보다 구체적으로는 라우팅 및/또는 QFN IC가 장착된 인쇄 배선 보드(PWB) 또는 인쇄 회로 보드(PCB)에 비아 배치를 용이하게 하도록 변형된 패들(paddle)을 갖는 QFN(Quad Flat No Lead) IC에 관한 것이다.
원래의 QFN IC는 애리조나의 챈들러의 엠코 테크놀러지, 인크(Amkor Technology, Inc.)에 의해 설계되었지만, 텍사스의 달라스의 텍사스 인스트루먼츠 인코포레이티드(Texas Instruments Incorporated)와 같은 다른 회사들 또한 QFN IC 패키지들을 제조 및 판매한다. 통상적인 QFN IC 패키지는 패들(paddle)상에 장착된 IC 다이(die)를 포함하는데, IC 다이는 이후에 금속 리드프레임(leadframe)에 부착된다. 금속 리드프레임은 IC 다이의 입력/출력(I/O) 패드들을 패키지의 외부 랜드들(lands)에 연결하기 위해 배선 본딩 처리(wire bonding process)동안 배선 본딩된다. 다이 부착 및 배선 본딩 처리들은 보통 대부분의 유형의 QFN IC 패키지들 상에서 동시에 수행되고, 이들은 같은 리드프레임에 부착된다. 그 후, QFN IC 패키지들이 부착된 리드프레임 어셈블리가 플라스틱으로 오버 몰딩되는 오버 몰딩 처리가 수행된다. 오버 몰딩 처리가 수행된 이후, 리드프레임으로부터의 IC 패키지들을 개별 IC 패키지들로 분리하기 위해 싱귤레이션 처리(singulation process)가 수행된다. 결과적인 IC 패키지는 패키지를 PWB 또는 PCB에 연결하기 위한 외부 패키지 랜드들을 구비한 정사각형 또는 직사각형 패키지이다. 이 외부 패키지 랜드들은 노출되고 패키지의 하부 주변과 동일 평면(flush)에 있다. IC가 장착된 패들도 또한 패키지의 하부상에 노출되고 동일 평면에 있다.
최종 QFN IC 패키지는 패키지의 하부에 위치한 패들을 PWB 또는 PCB에 납땜함으로써 PWB 또는 PCB상에 납땜된다. 그러면 PWB 또는 PCB 설계자는 PWB 또는 PCB상의 트래이스들(traces)을 IC 패키지의 개별 랜드들로 라우팅하고, 그 후 IC 랜드들과 PWB 또는 PCB상에 장착된 다른 소자들이 전기적으로 연결되도록 납땜함으로써 전기적으로 연결된다. 패들은 열적으로 도전성 재료로 이루어지고 열 분산자 및 열 낮춤 디바이스로서 기능한다. 패들은 또한 IC 패키지로부터 PWB 또는 PCB로의 전기적 접지 경로를 제공하기 위해 다운 본드들(down bonds) 또는 전기적으로 도전성인 다이 부착 재료를 사용함으로써 안정된 접지를 IC 패키지에 제공하는데 사용될 수 있다.
상술된 형태의 통상적인 QFN IC 패키지는 패키지의 하부 또는 측면들로부터 돌출한 리드들을 갖는 통상적인 IC 패키지들에 비해 일반적으로 평평하기 때문에 크기가 작고 무게가 가벼우며, 저 프로파일(즉, 얇은 두께)을 갖는다. 그러므로, QFN IC 패키지는 소형 핸드-헬드 디바이스들(예를 들어, 셀룰러 전화들, 개인 휴대 정보 단말기들(PDA들) 등)과 같은 크기가 작은 디바이스에 사용하는데 특히 적합하다. 또한, 패들은 IC 패키지에 매우 양호한 열적 및 전기적 성능을 제공한다.
통상적인 QFN IC 패키지의 크기는 일반적으로 IC 다이의 크기 및 패키지에 있는 랜드들의 수에 의존한다. QFN IC 패키지들은 예를 들어, 12 랜드들, 28 랜드들 44 랜드들 등과 같이 서로 다른 수의 랜드들로 이용 가능하다. 12-랜드 QFN IC 패키지는, 예를 들어, 크기가 3mm x 3mm일 수 있고, 28-랜드 패키지는 크기가 예를 들어, 5mm x 5mm일 수 있다. 통상적으로, 다이는 상술한 이유들 즉, 다이 부착 에폭시 블리드아웃(die attach epoxy bleedout) 및 전기적 접지 본딩을 위해 패들 크기보다 약간 작다. 예를 들어, 엠코 테크놀로지, 인크에 의해 제안된 28-랜드 QFN IC 패키지에서, 다이는 크기가 2.54mm x 2.54mm이고 패들의 노출부는 2.70mm x 2.70mm이다. 다이의 측면들과 패들의 측면들 간의 추가 공간은 다이 부착 접착제로부터 에폭시 블리드아웃을 위해 룸(room)을 제공하고, 또한 패들에 IC 접지를 위한 배선 본드들을 위해 룸을 제공한다. 패들이 필요한 이유는 양호한 열적 및 전기적 성능을 위해 필요한 열적 및 전기적 경로들을 제공하기 위해서이다.
도 1은 패키지(5), 다이(7), 패들(8) 및 몰딩된 플라스틱 본체(8)의 각 측면상에 복수의 랜드들(6)을 갖는 상술한 형태의 통상적인 QFN IC 패키지(5)의 하부 평면뷰를 도시한다. 이 예에서, 다이(7)는 X 및 Y 치수들의 정사각형 형상이고 역시 X 및 Y 치수들의 정사각형 형상인 패들(8) 상에 장착되어 있다. 다이(7)는 X 및 Y 치수들에서 다이(7)를 패들(8)에 부착하는데 사용되는 에폭시 다이 부착 재료의 블리드아웃을 위한 룸 및 다이(7)를 패들(8)에 전기적으로 접지시키기 위해 배선 본딩용 룸을 허용하도록 패들(8)보다 작다. 패들(8)은 비노출부(9a) 및 노출부(9b)를 포함한다. 다이(7)는 패들(8)의 비노출부(9a)의 상부면에 부착된다. 패들(8)의 노출부(9b)의 하부면은 PWB 또는 PCB(도시되지 않음)에 납땜된다.
도 2는 도 1에서 도시된 QFN IC 패키지(5) 부분의 측면뷰를 도시한다. 이 예에서, 다이(7)의 두께는 7.5밀(10-3 인치)(Z 치수)이고, 폭과 길이(X 및 Y 치수들)가 2.3mm인 정사각형 형상이다. 패들(8)의 비노출부(9A)의 상부면은 다이(7)용 시트(seat)를 제공하고 다이 부착 재료 블리드아웃을 포함하도록 다이(7)가 부착되는 그에 형성된 리세스(12)를 갖는다. 패들(8)의 노출부(9B)의 하부면 역시 폭과 길이(X 및 Y 치수)가 3.8mm의 정사각형 형상이며 이는 약 14.44mm2의 면적과 같다. 패들의 노출부(9B)의 하부면이 IC 패키지와 동일 평면에 있기 때문에, 노출부(9B)가 PWB 또는 PCB에 납땜된 이후에, 어떠한 트래이스들도 라우팅될 수 없고 어떠한 비아들도 노출부(9B)가 장착된 PWB 또는 PCB의 일부에 위치될 수 없다. 이는 특히 예를 들어, 셀룰러 전화 또는 PDA에서 사용될 때처럼 PWB 또는 PCB의 크기가 작은 경우에 트래이스 라우팅 및 비아 배치에 대한 유연성을 감소시키기 때문에 문제가 될 수 있다. 또한, 패들(8)이 트래이스 라우팅 및/또는 비아 배치를 차단하기 때문에, PWB 또는 PCB의 층들의 수를 증가시키거나 원하는 해법을 얻기 위해 보다 값비싼 계층 어레이 패키지를 사용할 필요가 있을 수 있다. 따라서, PWB 또는 PCB 라우팅들 또는 비아 배치들을 차단하지 않는 방식으로 구성된 패들을 갖는 QFN IC 패키지에 대한 요구가 존재한다. 또한, 상술한 열적 및 전기적 성능 이점들을 제공하면서 트래이스 라우팅 및/또는 비아 배치를 허용하는 패들 구성을 결정하는 방법에 대한 요구도 존재한다.
본 발명은 변형된 패들 구성을 갖는 QFN IC 패키지 및 변형된 패들 구성을 갖는 QFN IC 패키지를 설계하는 방법을 제공한다. QFN IC 패키지는 리드프레임상에 장착된 다이 및 인케이스먼트를 포함한다. 리드프레임은 하나 이상의 전기적으로 도전성인 랜드들 및 전기적 및 열적으로 도전성인 패들을 갖는다. 패들은 노출부 및 비노출부를 갖는다. 패들의 비노출부는 X 치수인 폭 및 Y 치수인 길이를 갖는 상부면을 갖고, 비노출부의 상부면은 비노출부의 상부면의 폭 × 비노출부의 상부면의 길이와 동일한 면적을 갖고, 패들의 노출부의 하부면은 X 치수인 폭 및 Y 치수인 길이를 갖고, 노출부의 하부면은 패들의 노출부의 하부면의 폭 × 노출부의 하부면의 길이와 동일한 면적을 갖는다. 패들의 노출부의 하부면은 인케이스먼트를 통해 노출되고 실질적으로 인케이스먼트와 동일 평면에 있다. 패들의 노출부의 하부면의 면적은 패들의 비노출부의 상부면의 면적보다 작다.
상기 방법은 IC 패키지가 장착되도록 의도되는 PWB 또는 PCB의 구성에 관한 정보를 수신하는 단계, PWB 또는 PCB의 구성에 관한 정보에 기초하여 패들 구성을 생성하는 단계, 패들 구성을 갖는 리드프레임이 리드프레임 제조능력 제약들(leadframe manufacturability constraints)을 충족하는지의 여부를 결정하는 단계; 패들 구성을 갖는 리드프레임을 포함하는 QFN IC 패키지가 IC 패키지 제조능력 제약들을 충족하는지의 여부를 결정하는 단계, 및 패들 구성을 갖는 리드프레임을 포함하는 QFN IC 패키지가 열 소산 제약들(heat dissipation constraints)을 충족하는지의 여부를 결정하는 단계를 포함한다.
본 발명의 상기 및 다른 특징들 및 이점들은 이하의 상세한 설명, 도면들 및 청구범위로부터 명백해질 것이다.
도 1은 패키지, 다이, 패들, 및 몰딩된 플라스틱 본체의 각 측면상에 복수의 랜드들을 갖는 상술한 형태의 통상적인 QFN IC 패키지의 하부 평면뷰를 도시하는 도면.
도 2는 도 1에 도시된 QFN IC 패키지의 일부의 측면뷰를 도시하는 도면.
도 3은 트래이스 라우팅 및/또는 패들 아래에 있는 PWB 또는 PCB의 비아 배치를 허용하기 위해 본 발명에 따라 구성된 패들을 갖는 하나의 예시적인 실시예에 따라 본 발명의 QFN IC 패키지의 하부 평면뷰를 도시하는 도면.
도 4는 플라스틱 오버-몰딩 인케이스먼트들 없이 그리고 랜드들 및 리드프레임 없이 도 3에 도시된 QFN IC 패키지의 측면뷰를 도시하는 도면.
도 5는 트래이스 라우팅 및/또는 패들 아래에 PWB 또는 PCB의 비아 배치를 허용하기 위해 본 발명에 따라 구성된 패들을 갖는 다른 예시적인 실시예에 따라 본 발명의 QFN IC 패키지의 하부 평면뷰를 도시하는 도면.
도 6은 플라스틱 오버-몰딩 인케이스먼트 없이 그리고 랜드들 및 리드프레임 없이 도 5에 도시된 QFN IC 패키지의 측면뷰를 도시하는 도면.
도 7은 특정 애플리케이션을 위한 패들을 설계하기 위해 예시적인 실시예들 에 따라 본 발명의 방법을 설명하는 흐름도.
본 발명에 따라, 상술한 통상적인 QFN IC 패키지의 이점들 모두를 가지며, 그 외에 트래이스 라우팅 및/또는 IC 패키지가 장착된 PWB 또는 PCB상의 비아 배치를 용이하게 하도록 구성된 패들을 갖는 QFN IC 패키지가 제공된다. 라우팅 및/또는 비아 배치를 용이하게 하기 위해 필요하거나 요구되는 패들을 구성함으로써, 패들이 제공하는 열적 또는 전기적 성능 이점들을 희생하지 않고 PWB 또는 PCB의 전체 크기는 감소될 수 있다. 또한, PWB 또는 PCB의 전체 크기의 감소는 비용의 감소를 초래한다. 패들이 이 목표들을 달성하도록 구성될 수 있는 방식의 몇몇 예들이 몇몇의 예시적인 실시예들을 참조하여 여기에 기술될 것이다. 본 발명은 이 실시예들로 제한되지 않는다. 이 실시예들은 본 발명의 원리들 및 개념들을 설명하기 위해 기술된다.
도 3은 트래이스 라우팅 및/또는 패들(20) 아래에 있는 PWB 또는 PCB의 비아 배치를 허용하기 위해 본 발명에 따라 구성된 패들(20)을 갖는 하나의 예시적인 실시예에 따라 본 발명의 QFN IC 패키지(10)의 하부 평면뷰를 예시한다. 패키지(10)는 복수의 랜드들(26), 다이(27) 및 비노출부(30A) 및 노출부(30B)를 갖는 패들(20)을 포함한다. 다이(27)는 패들(20)의 비노출부(30A)의 상부면상에 장착된다. 이 예에서, 다이(27)는 두께가 6밀(Z 치수)이고, 폭 및 길이가 2.3mm(X 및 Y 치수)의 정사각형 형상이다. 그러므로, 다이-부착 표면 면적은 5.29mm2이다. 통상적으로 다이(27)는 두께가 약 7밀 이하이다.
이 예에서, 패들(20)의 노출부(30B)는 폭 및 길이가 1.85mm인 정사각형 형상이다. 노출부(30B)의 폭 및 길이는 통상적으로, 그러나 반드시 그럴 필요는 없지만, 크기가 동일하고, 약 .5mm 내지 3.5mm의 범위에 있다. 이는 통상적으로 약 .25mm2 내지 약 12.25mm2의 그의 범위에 있는 하부면상의 면적을 갖는 노출부(30B)와 같다. 따라서, 폭 및 길이가 1.85mm인 도 3에 도시된 패들(20)의 하부면을 포함하는 노출부(30B)는 3.42mm2의 면적과 같고, 이는 다이 면적보다 약 36% 작고 도 2에 도시된 패들(8)의 노출부(9B)의 면적보다 약 76% 작다. 패들(20)의 노출부(30B)의 면적의 이러한 감소는 트래이스 라우팅 및/또는 IC 패키지(10) 아래에 있는 PWB 또는 PCB상의 비아 배치를 수용한다.
도 4는 플라스틱 오버-몰딩 인케이스먼트들 없이 그리고 랜드들 및 리드프레임 없이 도 3에 도시된 QFN IC 패키지(10)의 측면뷰를 예시한다. 도 2에 도시된 패키지(8)와 달리, 도 4에 도시된 패들(20)의 비노출부(30A)는 다이(27)가 부착되는 곳에 리세스가 형성되지 않는다. 오히려, 다이(27)가 부착되는 비노출부(30A)의 상부면은 일반적으로 평평한 형상이고, 와이어 접지 본드들 및 다이 부착 재료 블리드아웃(die attach material bleedout)용 룸(room)을 제공하기 위해 X 및 Y 치수들에서 다이(27)보다 크다. 다이(27)(예를 들어, 6밀)가 다이(7)(7.5밀)보다 얇기 때문에, 패키지(10)는 저 프로파일을 가지며 예를 들어, 셀룰러 전화들, PDA들 및 다른 핸드헬드 디바이스들과 같은 매우 작은 형태의 팩터 애플리케이션들(factor applications)에 사용하기에 적합하다. 또한, 비노출부(30A)의 상부면은 다이가 부착되는 리세스를 형성하기 위해 그곳으로부터 재료들이 제거되지 않기 때문에, 보다 많은 상부면 면적이 다이(27)에 의해 발생된 열을 분산시키는데 이용 가능하다.
도 5는 트래이스 라우팅 및/또는 패들(60) 아래에 PWB 또는 PCB의 비아 배치를 허용하기 위해 본 발명에 따라 구성된 패들(60)을 갖는 다른 예시적인 실시예에 따른 본 발명의 QFN IC 패키지(50)의 하부 평면뷰를 예시한다. 도 6은 플라스틱 오버-몰딩 인케이스먼트 없이 그리고 랜드들 및 리드프레임 없이 도 5에 도시된 QFN IC 패키지(50)의 측면뷰를 예시한다. 패들(60)은 비노출부(70A) 및 노출부(70B)를 갖는다. 패키지(50)는 패들(60)의 노출부(70B)가 각각이 PWB 또는 PCB에 부착을 위한 하부면을 갖는 하나 이상의 기둥들을 포함하는 것을 제외하고 도 3 및 4에 도시된 패키지(10)와 유사하다. 기둥들(70B)의 위치들은 트래이스 라우팅을 용이하게 하도록 이들이 PWB 또는 PCB상의 소자들을 간섭하지 않게 선택된다. 기둥들(70B)의 크기들 및 형상들은 트래이스 라우팅 요구들 및 열적 및/또는 전기적 성능 기준들에 기초하여 탄력적으로 선택될 수 있다. 각 기둥은 통상적으로, 그러나 반드시 그럴 필요는 없지만, 실제로 원통형 형상이다. 그러나, 기둥들은 예를 들어, 직사각형과 같은 다른 형상일 수 있다.
각 기둥(70B)은 통상적으로 약 .2 내지 약 2.0mm 범위에 있는 직경을 갖는다. 이는 약 .0314mm2 내지 약 3.14mm2 범위에 있는 기둥 당 표면 면적과 같다. 이는 4개의 이러한 기둥들을 갖는 노출부(70B)가 차지하는 PWB 또는 PCB상의 총 표면 면적은 통상적으로, 모든 경우들에서 도 2에서 도시된 패들(8)의 노출부(9B)의 면적(14.44mm2) 보다 상당히 작은 약 .125mm2 내지 약 12.56mm2의 범위임을 의미한다.
도 2에 도시된 IC 패키지(8)와 달리, 도 6에 도시된 패들(60)의 비노출부(70A)는 컵 형상의 리세스가 형성되지 않는다. 오히려, 비노출부(70A)의 상부면은 일반적으로 평평하며, 와이어 접지 본드들 및 다이 부착 재료의 블리드아웃용 룸을 제공하기 위해 다이(67)보다 X 및 Y 치수들에서 더 크다. 도 5 및 도 6에 도시된 다이(67)는 도 1 및 도 2에 도시된 다이(7)(7.5밀)보다 얇다(6밀). 그러므로, 리세스가 형성된 패들(60)이 없어도, 패키지(50)는 저 프로파일을 가지며, 예를 들어, 셀 룰러 전화들, PDA들 및 다른 핸드헬드 디바이스들과 같은 매우 작은 형태의 팩터 애플리케이션들에 사용하기에 적합하다. 또한, 비노출부(70A)의 상부면에 리세스가 형성되지 않기 때문에, 보다 많은 상부면 면적이 다이(67)에 의해 발생된 열을 분산시키는데 이용 가능하다.
도 7은 특정 애플리케이션을 위한 패들을 설계하기 위해 예시적인 실시예들에 따라 본 발명의 방법을 설명하는 흐름도를 예시한다. 패들은 다이 부착 재료의 블리드아웃 및 전기 접지 와이어 본드들을 위한 공간을 갖는 다이를 부착하기에 충분히 크고, 또한 트래이스 라우팅 및/또는 비아 연결 탄력성을 제공하기 위해 면적이 감소되는 노출부를 가질 필요가 있다. 이러한 목적들의 충족은 추가적인 공간 이 PWB 또는 PCB상에서 자유롭게 되기 때문에(이는 보다 낮은 내성 설계 규칙들이 적용되게 하여 그 결과 전체 비용이 감소한다), 소형화가 필요로 되는 경우들에 전체 비용들을 줄이는데 도움을 준다.
QFN IC 패들 설계자는 트래이스 라우팅 및/또는 비아 배치 선호도들 또는 제약들을 포함하는, 고객이 원하는 또는 요구하는 PWB 또는 PCB 보드 구성에 관해 고객으로부터 정보를 수신한다. 이 단계는 블록(101)에 의해 표시된다. 그 후, 패들 설계자는 고객의 보드 구성을 수용하도록 노출부들이 감소된 하나 이상의 패들 구성 설계들을 생성한다. 이 단계는 블록(102)에 의해 표시된다. 통상적으로, 패들 설계자는 고객의 요청을 충족하는 다수의 구성 설계들을 생성할 것이다. 그 후, 패들 구성 설계 또는 설계들은 패들 구성이 리드프레임 제조능력 제약들을 충족하는지의 여부를 결정하는 리드프레임 밴더(vendor)에게 전달된다. 이 단계는 블록(103)에 의해 표시된다. 그 후, 리드프레임 제조능력 제약들을 충족하는 패들 구성을 갖는 리드프레임 설계는, 패들 구성을 갖는 리드프레임이 패키지 제조능력 제약들을 충족하는지의 여부를 결정하는 패키지 어셈블러에게 전달된다. 이 단계는 블록(104)에 의해 표시된다. 그 후, 리드프레임 및 패들 구성을 갖는 패키지 설계는 패들 구성이 열 소산 제약들을 충족할지의 여부를 결정하도록 열 설계자에 의해 평가된다. 이 단계를 블록(105)에 의해 표시된다.
블록들(101 내지 105)로 표시된 처리들은 제조될 수 있고 고객의 요청들을 충족하는 패들 구성을 가지며 충분한 열 소산을 제공할 QFN IC 패키지 설계가 달성된다는 결정이 이루어질 때까지 수차례 반복될 수 있다. 또한, 블록들(101 내지 105)에 의해 표시된 처리들의 순서가 중요하진 않고, 원하는 대로 변할 수 있다. 예를 들어, 블록(105)에 의해 표시된 처리가 블록(103 및/또는 104)에 의해 표시된 처리들이 수행되기 이전에 수행될 수 있다. 유사하게, 블록(104)에 의해 표시된 처리가 블록(103)에 의해 표시된 처리가 수행되기 이전에 수행될 수 있다. 또한, 블록들(102 내지 105)에 의해 표시된 처리들은 동일한 엔티티 또는 최종 패키지 설계를 달성하도록 함께 작동하는 하나 이상의 엔티티들에 의해 수행될 수 있다.
본 발명이 예시적인 실시예들을 참조하여 기술되었지만 본 발명은 이 실시예들로 제한되지 않는다는 것에 주의해야 한다. 당업자는 여기에 제공된 설명을 고려하여 다수의 변형들이 본 발명의 범위를 벗어남 없이 여기에 기술된 실시예들로 이루어질 수 있음을 이해할 것이다. 예를 들어, QFN IC 패키지가 여기에 기술되었지만, 본 발명은 QFN IC 패키지에 사용하기 위한 리드프레임에 동등하게 적용된다. 이러한 리드프레임은, 리드프레임에 부착되도록 의도된 다이의 하부면의 면적보다 면적이 작은 인쇄 회로 또는 인쇄 배선 보드에 부착용 노출 하부면을 갖는 패들을 가진다. 리드프레임은 직사각형, 원형, 대칭형, 비대칭형 등을 포함하는 임의의 형상일 수 있다. 또한, 본 발명은 보다 작은 노출 표면 면적을 가진 패들을 구비한 리드프레임 설계가 선택되는 방식으로 제한되지 않는다. 하나 이상의 다양한 고려사항들이 예를 들어(그러나 이것으로 제한하는 것은 아님), PCB 또는 PWB 설계를 포함하는 리드프레임 설계의 선택, 하나 이상의 열 소산 제약들, 하나 이상의 리드프레임 제조능력 제약들 및 하나 이상의 패키지 제조능력 제약들을 참작할 수 있다.

Claims (33)

  1. 쿼드 플랫 노 리드(Quad Flat No Lead; QFN) 집적 회로(integrated circuit; IC) 패키지에 있어서:
    하나 이상의 전기적으로 도전성인 랜드(land)들과 전기적 및 열적으로 도전성인 패들(paddle)을 포함하는 리드프레임(leadframe)으로서, 상기 패들은 노출부 및 비노출부를 갖고, 상기 패들의 상기 비노출부는 X 치수의 폭 및 Y 치수의 길이를 갖는 상부면을 갖고, 상기 비노출부의 상기 상부면은 상기 비노출부의 상기 상부면의 폭 × 상기 비노출부의 상기 상부면의 길이의 면적을 갖고, 인쇄 회로 또는 인쇄 배선 기판에 부착하기 위한 상기 패들의 상기 노출부의 하부면은 상기 X 치수의 폭 및 상기 Y 치수의 길이를 갖고, 상기 노출부의 상기 하부면은 상기 패들의 상기 노출부의 상기 하부면의 폭 × 상기 노출부의 상기 하부면의 길이의 면적을 갖는, 상기 리드프레임;
    상기 패들의 상기 비노출부의 상기 상부면에 부착된 하부면을 갖는 다이(die)로서, 상기 다이는 X 치수의 폭 및 Y 치수의 길이를 갖고, 상기 다이의 상기 하부면은 상기 다이의 폭 × 상기 다이의 길이의 면적을 갖는, 상기 다이; 및
    상기 리드프레임 및 상기 다이를 적어도 부분적으로 싸고 있는 인케이스먼트(encasement)로서, 상기 랜드들은 상기 인케이스먼트를 통해 노출되고 상기 인케이스먼트와 동일 평면(flush)에 있는 단부들을 갖고, 상기 패들의 상기 노출부의 상기 하부면은 상기 인케이스먼트를 통해 노출되고 상기 인케이스먼트와 동일 평면에 있는, 상기 인케이스먼트를 포함하고,
    상기 패들의 상기 노출부의 상기 하부면의 면적은 상기 패들의 상기 비노출부의 상기 상부면의 면적보다 작고, 상기 패들의 상기 노출부의 상기 하부면의 면적은 또한 상기 다이의 상기 하부면의 면적보다 작고, 상기 패들의 상기 노출부의 상기 하부면은 평평하고 상기 다이의 상기 하부면과 동일한 형상을 갖고, 상기 패들의 상기 노출부의 상기 하부면은 정사각형이고, 0.5mm 내지 3.5mm의 범위에 있는 동일한 폭 및 길이를 갖고, 상기 노출부의 상기 하부면의 면적은 0.25mm2 내지 12.25mm2의 범위에 있는, QFN IC 패키지.
  2. 제 1 항에 있어서,
    상기 패들의 상기 비노출부의 상기 상부면은 평평하고, 상기 다이의 상기 하부면의 면적보다 큰 면적을 갖는, QFN IC 패키지.
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  7. 제 1 항에 있어서,
    상기 패들의 상기 노출부는 원통형인 적어도 두 기둥들을 포함하고, 각각의 기둥은 상기 패들의 상기 비노출부의 하부면과 일치하는 상부면을 갖고, 상기 기둥들은 상기 패들의 상기 노출부의 상기 하부면을 구성하는 각각의 하부면들을 갖는, QFN IC 패키지.
  8. 제 1 항에 있어서,
    상기 노출부의 상기 하부면은 1.85mm의 길이 및 폭을 갖고, 상기 노출부의 상기 하부면의 면적은 3.42mm2인, QFN IC 패키지.
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  11. 쿼드 플랫 노 리드(QFN) 집적 회로(IC) 패키지에 있어서:
    하나 이상의 전기적으로 도전성인 랜드들과 전기적 및 열적으로 도전성인 패들을 포함하는 리드프레임으로서, 상기 패들은 노출부 및 비노출부를 갖고, 상기 패들의 상기 비노출부는 X 치수의 폭 및 Y 치수의 길이를 갖는 상부면을 갖고, 상기 비노출부의 상기 상부면은 상기 비노출부의 상기 상부면의 폭 × 상기 비노출부의 상기 상부면의 길이의 면적을 갖고, 인쇄 회로 또는 인쇄 배선 기판에 부착하기 위한 상기 패들의 상기 노출부의 하부면은 상기 X 치수의 폭 및 상기 Y 치수의 길이를 갖고, 상기 노출부의 상기 하부면은 상기 패들의 상기 노출부의 상기 하부면의 폭 × 상기 노출부의 상기 하부면의 길이의 면적을 갖는, 상기 리드프레임;
    상기 패들의 상기 비노출부의 상기 상부면에 부착된 하부면을 갖는 다이로서, 상기 다이는 X 치수의 폭 및 Y 치수의 길이를 갖고, 상기 다이의 상기 하부면은 상기 다이의 폭 × 상기 다이의 길이의 면적을 갖는, 상기 다이; 및
    상기 리드프레임 및 상기 다이를 적어도 부분적으로 싸고 있는 인케이스먼트로서, 상기 랜드들은 상기 인케이스먼트를 통해 노출되고 상기 인케이스먼트와 동일 평면에 있는 단부들을 갖고, 상기 패들의 상기 노출부의 상기 하부면은 상기 인케이스먼트를 통해 노출되고 상기 인케이스먼트와 동일 평면에 있는, 상기 인케이스먼트를 포함하고,
    상기 패들의 상기 노출부의 상기 하부면의 면적은 상기 패들의 상기 비노출부의 상기 상부면의 면적보다 작고, 상기 패들의 상기 노출부의 상기 하부면의 면적은 또한 상기 다이의 상기 하부면의 면적보다 작고, 상기 패들의 상기 노출부의 상기 하부면은 평평하고 상기 다이의 상기 하부면과 동일한 형상을 갖고, 상기 다이는 0밀(mil)보다 크고 7밀(mils) 이하인 Z 치수의 두께를 갖고, 1밀은 10-3인치(inches)와 같은, QFN IC 패키지.
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  28. 쿼드 플랫 노 리드(QFN) 집적 회로(IC) 패키지용 리드프레임에 있어서:
    상기 리드프레임은,
    하나 이상의 전기적으로 도전성인 랜드들; 및
    전기적 및 열적으로 도전성인 패들을 포함하고,
    상기 패들은 인쇄 회로 또는 인쇄 배선 기판에 부착을 위한 노출된 하부면 및 다이의 하부면에 부착을 위한 비노출된 상부면을 갖고, 상기 패들의 상기 노출된 하부면은 상기 패들의 상기 비노출된 상부면보다 작은 면적이고, 상기 패들의 상기 노출된 하부면은 또한 상기 다이의 상기 하부면보다 작은 면적이고, 상기 패들의 상기 노출된 하부면은 평평하고 상기 다이의 상기 하부면과 동일한 형상을 갖고, 상기 패들의 상기 노출된 하부면은 정사각형이고 3.5mm보다 작은 폭 및 길이와 12.25mm2보다 작은 면적을 갖는, QFN IC 패키지용 리드프레임.
  29. 제 28 항에 있어서,
    상기 패들의 상기 노출된 하부면은 평평한, QFN IC 패키지용 리드프레임.
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  31. 쿼드 플랫 노 리드(QFN) 집적 회로(IC) 패키지용 리드프레임을 생성하기 위한 방법에 있어서:
    패들의 비노출부의 상부면보다 면적이 작은 인쇄 회로 기판 또는 인쇄 배선 기판에 부착을 위한 하부 노출면을 구비한 상기 패들을 갖는 리드프레임 설계를 선택하는 단계; 및
    다이의 하부면에 상기 패들의 상기 비노출부의 상기 상부면을 부착하는 단계로서, 상기 패들의 상기 하부 노출면은 상기 다이의 상기 하부면보다 작은 면적이고, 상기 패들의 상기 하부 노출면은 평평하고 상기 다이의 상기 하부면과 동일한 형상을 갖고 3.5mm보다 작은 폭 및 길이를 갖는, 상기 패들의 상기 비노출부의 상기 상부면을 부착하는 단계를 포함하는, QFN IC 패키지용 리드프레임 생성 방법.
  32. 제 31 항에 있어서,
    상기 리드프레임 설계는 상기 하부 노출면이 부착될 인쇄 회로 기판 또는 인쇄 배선 기판의 설계에 기초하여 선택되는, QFN IC 패키지용 리드프레임 생성 방법.
  33. 제 31 항에 있어서,
    상기 다이는 7밀보다 작은 Z 치수의 두께를 갖고, 1밀은 10-3인치인, QFN IC 패키지용 리드프레임 생성 방법.
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