KR970010679B1 - 반도체 디바이스의 리드프레임 및 팩케지 - Google Patents
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Description
제1도(a),(b)는 각각 종래의 기술에 따른 반도체 디바이스의 평면도 및 설명도.
제2도(a),(b)는 각각 본 발명에 따른 반도체 디바이스의 평면도 및 설명도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 칩 22 : 반도체 칩 패드
23, 30 : 제1, 제2와이어 24 : 인너리드
27 : 플로팅 인너리드
본 발명은 반도체 디바이스에 관한 것으로, 특히 리드프레임 인너리드의 설계 자유도를 향상시켜 반도체 칩 레이-아웃 설계 변형에 적합하도록 한 반도체 디바이스의 리드프레임 및 팩케지에 관한 것이다.
일반적으로 반도체 디바이스의 팩케지는 외부에 형성되는 고정 핀이 있기 때문에 반도체 칩의 레이-아웃에 있어서도 핀의 위치를 고려하여야 한다. 그래서 반도체 칩의 설계시에 반도체 칩 패드의 위치가 팩케지의 인너리드 접속부와 와이어 연결이 용이하고 또한 최단 거리, 가령 3mm 정도가 되게 한다.
제1도(a),(b)는 종래의 기술에 따른 반도체 디바이스의 구성을 각각 평면도 및 설명도로 도시하고 있다. 반도체 칩(1)은 리드프레임(5)상에 탑재된다. 이 반도체 칩의 패드는 리드(4)에 와이어(3)로 연결된다. 제1도에서는 반도체 칩의 Vcc 패드와 Vss 패드가 리드(4)에 연결된 상태를 도시하고 있다. 도시된 바와 같이 반도체 칩 패드의 위치는 리드의 위치를 고려하여 설정되어야 한다.
반도체 칩의 패드 위치 설정에 있어 팩케지의 인너리드를 고려하여야 한다는 사실은 반도체 칩 레이 아웃에 많은 제한을 가하는 결과가 된다. 또한, Vcc, Vss 뿐만 아니라 어드레스 패드의 레이 아웃 구성에도 제약을 초래하여 속도 저하, 잡음 상승등 전기적 특성이 저하되고 와이어의 배선수가 많아져 칩의 부피가 커지는 문제점을 야기한다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 그 목적은 리드프레임의 인너리드 설계 자유도를 향상시키는데 있다.
이러한 목적의 달성은, 반도체 칩이 탑재된 리드프레임과, 상기 반도체 칩과 와이어로 접속되는 인너리드를 구비하는 반도체 디바이스에 있어서, 적어도 두개 이상의 인너리드상에는 소정 길이의 절연막이 부착되며, 상기 절연막상에는 적어도 하나 이상의 소정길이의 플로팅 인너리드가 적층됨으로서 실현 가능하다.
이하에서는 본 발명의 실시예를 첨부 도면을 참조하여 설명한다
제2도(a),(b)는 본 발명에 따른 반도체 디바이스 팩케지의 실시예로서, 각각 평면도 및 설명도를 도시하고 있다. 도시된 바와 같이 반도체 디바이스 팩케지의 구성은 다음과 같다. 반도체 칩(21)의 리드프레임(25)상에 탑재된다. 이 반도체 칩의 패드(22)는 인너리드(24)와 보통 알루미늄 도선인 제1와이어(23)를 통해 연결된다. 인너리드(24)상에는 열가소성이고 열경화성이며 또한 절연성이 우수한 필림(28)을 접착재를 이용하여 부착한다. 그리고 이 필림(28) 위에는 소정 길이의 플로팅 인너리드(27)가 접착재를 이용하여 부착된다. 이렇게 적층된 플로팅 인너리드(27)는 이것의 하부에 있는 복수개의 인너리드(24)와는 전기적으로 절연상태가 되지만 선정된 인너리드는 플로팅 인너리드와 와이어로 연결된다. 플로팅 인너리드는 적어도 1개 이상 설치할 수 있다. 플로팅 인너리드(27)는 제2와이어(30)를 통하여 반도체 칩(21)의 Vcc 또는 Vss 입력 패드(22)와 연결된다. 최종적으로 몰드(6)을 형성함으로서 반도체 디바이스 팩케지는 완성된다.
따라서 제2도에서 알 수 있는 바와 같이 플로팅 인너리드(27)가 설치됨으로서 리드프레임의 설계 자유도를 대폭 향상시킬 수 있으며, 또한 반도체 칩의 레이-아웃에 있어서도 복수개의 Vcc, Vss 패드 구성이 가능하고 그 패드의 위치도 자유롭게 설정하는 것이 가능하다.
결론적으로 본 발명에 따르면 반도체 레이-아웃 설계 자유도 향상으로 작동 속도를 높일 수 있으며, 와이어 배선 공정을 단순화 할 수 있어서 제조 공정 효율을 높일 수 있다. 그리고 배선을 줄일 수 있기 때문에 반도체 디바이스 팩케지의 부피도 작게 할 수 있는 효과가 있다.
Claims (5)
- 반도체 칩(21)의 본딩패드와 제1와이어(23)을 통해 인너리드(24)와 연결되는 반도체 디바이스의 리드프레임에 있어서, 적어도 두개 이상의 인너리드(24)상에는 소정 길이의 절연막(28)이 부착되며, 상기 절연막(28)상에는 적어도 하나 이상의 소정길이의 플로팅 인너리드(27)가 적층되어서 이루어진 반도체 디바이스의 리드프레임.
- 제1항에 있어서, 상기 플로팅 인너리드(27)는 하부에 위치한 임의의 인너리드(24)와 연결되는 것을 특징으로 하는 반도체 디바이스의 리드프레임.
- 제1항에 있어서, 상기 플로팅 인너리드(27)가 2개소에 설치되는 것을 특징으로 하는 반도체 디바이스의 리드프레임.
- 반도체 디바이스 팩케지 있어서, 적어도 두개 이상의 인너리드(24)상에 소정 길이의 절연막(28)이 부착되며, 상기 절연막(28)상에는 적어도 하나 이상의 소정길이의 플로팅 인너리드(27)가 적층되어서 구성된 리드프레임과, 상기 리드프레임(25)상에 탑재된 반도체 칩과, 상기 반도체 칩(21)의 패드(22)와 리드프레임의 인너리드들이 제1와이어(23)를 통해 연결되며, 상기 플로팅 인너리드(27)는 선정된 인너리드(24) 및 반도체 칩의 본딩패드와 와이어로 연결되고, 상기 리드프레임의 인너리드와 플로팅 인너리드 및 반도체 칩을 외부에서 몰딩하여 형성한 것을 특징으로 하는 반도체 디바이스 팩케지.
- 제4항에 있어서, 상기 적어도 하나 이상의 플로팅 인너리드는 와이어를 통하여 반도체 칩의 적어도 하나 이상의 Vcc 패드 및 Vss 패드에 연결되는 것을 특징으로 하는 반도체 디바이스 팩케지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940006719A KR970010679B1 (ko) | 1994-03-31 | 1994-03-31 | 반도체 디바이스의 리드프레임 및 팩케지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940006719A KR970010679B1 (ko) | 1994-03-31 | 1994-03-31 | 반도체 디바이스의 리드프레임 및 팩케지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970010679B1 true KR970010679B1 (ko) | 1997-06-30 |
Family
ID=19380133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940006719A KR970010679B1 (ko) | 1994-03-31 | 1994-03-31 | 반도체 디바이스의 리드프레임 및 팩케지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970010679B1 (ko) |
-
1994
- 1994-03-31 KR KR1019940006719A patent/KR970010679B1/ko not_active IP Right Cessation
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