KR100361725B1 - 멀티-다이반도체다이어셈블리및그제조방법 - Google Patents

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마이클 비. 볼
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마이크론 테크놀로지, 인크.
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Abstract

집적회로 밀도를 증가시키기 위한 방법 및 장치(10)는 다이 사이에서 연장되는 복수의 리드들(16)을 갖는 1쌍의 중첩된 다이들(12, 14)을 포함한다. 장치(10)는 하부 다이(12)의 앞면(22)에 복수의 본드 패드들(18)을 갖는 하부 다이(12)를 제공하는 것에 의해 제조된다. 절연차폐층(20)은 하부 다이 앞면(22) 위로 도포된다. 리드(16)는 차폐층(20)의 상부표면에 도포된다. 복수의 하부 다이 본드 와이어(26)는 하부 다이 본드 패드(18)와 각 리드의 상부표면(28) 사이에서 부착된다. 제 2의 유전 또는 절연차폐층(30)은 리드 상부표면(28)위로 연장되는 하부 다이 본드 와이어들(26)의 일부와 리드 위에 도포된다. 상부 다이(14)의 뒷면(32)은 제 2 차폐층(30)의 상부표면(34)에 부착된다. 복수의 상부 다이 본드 와이어들(36)은 상부 다이(14)의 앞면에 복수의 본드 패드들(38)과 이들의 각각의 리드들(16)의 상부표면에 부착된다.

Description

멀티-다이 반도체 다이 어셈블리 및 그 제조 방법
고기능성, 저비용, 개선된 부품의 소형화 및 보다 큰 집적 회로의 패키지 밀도는 오랫동안 컴퓨터 산업의 목표가 되어왔다. 주어진 부품 레벨 및 내부 전도체 밀도에 대해 보다 큰 집적 회로 패키지 밀도는 우선적으로 다이 장착 및 패키징에 필요한 공간에 의해 제한된다. 리드 프레임 장착 다이들(lead frame mounted dice)의 경우, 이러한 제한은 종래 리드 프레임 설계의 결과이다. 종래 리드 프레임 설계는 리드 프레임의 다이-부착 패들(die-attach paddle)이 리드 프레임을 부착하는 다이(die)의 크기만큼 크거나 더 커야만 하기 때문에 잠재적인 단일-다이 패키지 밀도를 고유적으로 제한시킨다. 다이가 클수록 와이어 본딩(wire bonding)을 위한 본드 패드(bond pad)를 위한 다이-부착 패들의 주위둘레에 남게 되는 공간이 더 적어진다(다이의 크기에 대하여). 더욱이, 리드 프레임상의 내부 리드 단부들은 리드 및 다이가 플라스틱으로 캡슐화될 때 리드들에 대해 고정점들(anchor points)을 제공한다. 고정점은 리드들에 측면 플랜지들(lateral flanges) 또는 벤드들(bends) 또는 킹크들(kinks)로서 강조될 수 있다. 그러므로, 다이 크기가 패키지 크기와 관련하여 증가될 때, 몰드 부분선(mold part line) 및 리드에 대한 고정점들에서 몰딩된 플라스틱 몸체의 상부 및 하부부분들은 결합하는 캡슐화 플라스틱을 위한 패키지의 측면들을 따라 공간이 대응하여 감소한다. 리드들이 형성 및 조립동작시 통상의 응렵을 받기 때문에, 캡슐화 플라스틱에는 균열이 발생할 수 있고, 이것은 패키지 밀봉을 파괴하고 실질적으로 때 이른 디바이스 고장의 가능성을 증가시킬 수 있다.
집적회로 밀도를 향상시키기 위한 한가지 방법은 다이들을 수직으로 적층하는 것이다. Farnworth에게 1991년 4월 30에 특허된 미국특허 5,012,323("'323 특허")는 리드 프레임의 대향측에 부착된 1쌍의 다이들을 조합한 것이 개시되었다. 상부 다이는 접착성으로 코팅된 제1 절연막층을 통해 리드 프레임의 리드들의 상부 표면에 뒷면본딩(back bonding)된다. 하부 다이는 접착성으로 코팅된 제2 절연막 층을 통해 하부 리드 프레임 다이-본딩 영역에 앞면 본딩(face bonding)된다. 상부 다이 및 하부 다이의 와이어-본딩 패드들은 금 또는 알루미늄 와이어를 가진 관련 리드 확장부들의 단부들과 상호연결된다. 리드 확장부들에 금 와이어 접속들이 이루어질 수 있도록 하부 다이 본딩 패드들이 리드 프레임에서 개구를 통해 위로부터 받아들일 수 있기 위해서는 하부 다이는 상부 다이보다 약간 더 큰 것이 요구된다. 그러나, 이 배열은, 서로 다른 크기의 다이들이 서로 다른 장비가 서로 다른 다이들을 생산하거나 또는 동일한 장비가 서로 다른 다이들을 생산하기 위해 서로 다른생산 과정에서 전환되는 것을 요구하기 때문에, 제조 측면에서 볼 때 중요한 단점을 갖는다. 더욱이 Farnworth에 의해 채택된 리드 프레임 설계는 다이 및 패키지의 외부사이에 긴 전도체 도관을 채용하고 리드 프레임 구조는 특별하고 매우 복잡하다.
볼(Ball)씨에게 1994년 3월 1일에 특허된 미국특허 제 5,291,061 호는 현행 단일 다이 패키지의 높이를 초과하지 않는 4개의 다이까지 포함하는 다중 적층된 다이 디바이스를 개시하고 있다. 디바이스의 로우 프로파일(low profile)은 로우-루프-프로파일 와이어 본딩 동작(low-loop-profile wire bonding operation) 및 적층 다이들 사이에 박막-접착층(thin-adhesive layer)들에 의해 가능하게 되는 밀집허용 적층(close-tolerance stacking)에 의해 실현된다. 그러나, 볼씨는 모든 다이들을 리드 프레임의 같은 (상부)측에 고정시킨다. 이는 리드들의 일부가 위로구부러질 때조차 본드 와이어 길이를 반드시 증가시킨다. 더욱이, 볼씨는 다이 스택을 지지하기 위해 다이 패들(die paddle)을 이용한다. 이 기술은 여분의 다이-부착 단계를 필요로 하고, 내부 리드 단부들과 심지어 적층내 최하부 다이 사이의 거리를 증가시켜, 보다 긴 본드 와이어들의 원인이 된다.
패쉬비(Pashby)에게 1989년 8월 29일 특허된 미국특허 제 4,862,245 호에는 스탠더드 듀얼-인-라인 패키지(standard dual-in-line-package, DIP)의 내부 리드 단부들이 유전층을 통해 다이의 상부(액티브) 표면 위로 연장 및 부착되는, "리드 오버 칩"(Leads over chip;LOC) 구조를 개시하고 있다. 그리하여 본드 와이어 길이는 다이 본드 패드의 중앙열에 보다 근접하게 내부 리드 단부들을 배치함으로써 단축되고, 리드 연장부들은 다이로부터 열 전달을 증가시킨다. 그러나, 개시된 바와 같이 패시비 LOC 구조는 오직 단일 다이의 부착 및 본딩에 관한 것이다.
그러므로, 복잡하지 않은 리드 프레임 구조를 갖는 실질적으로 유사하거나 또는 동일한 크기의 다이들을 사용하여 집적 회로 밀도를 증가시키기 위한 기술 및 디바이스를 개발하고, 짧은 본드 와이어 길이를 제공하며 그 구조가 트랜스퍼 몰딩과 같은 플라스틱 패키징 기술을 용이하게 수용할 수 있고, 상술한 종래 기술 디자인보다 로우 프로파일을 실현하는 것이 유리할 것이다.
본 발명은 개선된 반도체 디바이스 및 반도체 디바이스 밀도를 증가시키기 위한 방법에 관한 것이다. 특히, 본 발명은 2개의 중첩된 반도체 다이들이 단일 리드 프레임에 부착될 수 있는 리드들 상하 공정들(leads over and under processes)을 이용하는 디바이스 및 방법에 관한 것이다.
도 1은 본 발명의 제1의 바람직한 어셈블의 측단면도.
도 2는 본 발명의 제2의 바람직한 어셈블리의 측단면도.
도 3은 본 발명의 제3의 바람직한 어셈블리의 측단면도.
도 4는 본 발명에 사용하기에 적당한 한 리드 배열의 평면도.
도 5는 본 발명에 사용하기에 적당한 다른 리드 배열의 평면도.
본 발명은 집적회로 밀도를 증가시키기 위한 디바이스 및 방법에 관한 것이다. 디바이스는 다이 사이에 배치된 복수의 리드들을 갖는 중첩된 1쌍의 다이를 포함한다. 디바이스는 하부 다이의 액티브 표면 또는 앞면(face side)에 복수의 본드 패드들을 갖는 하부 다이(lower die)를 제공함으로써 제조된다. 폴리이미드와 같은 유전차폐층이 하부 다이 본드 패드들을 덮지 않고 하부 다이 앞면 위로 도포된다. 리드들은 차폐층의 상부표면에 부착된다. 그리하여 하부 다이와 리드 접속은 앞서 말한 LOC 구조가 된다.
그리고 나서 복수의 하부 다이 본드 와이어들은 LOC 칩 와이어 본딩 공정에서 하부 다이 본드 패드들과 이와 연관된 각각의 리드들의 상부표면 사이에 부착된다. 와이어 본딩에서, 금 또는 알루미늄 본드 와이어들이 한 번에 다이 위에 각 본드 패드로부터 대응 리드에 부착된다. 통상 본드 와이어들은 3가지 산업 표준 와이어본딩 기술: 즉 야금 냉각 용접을 형성하기 위해 압력과 초음파 진동 폭발을 조합하여 사용하는 초음파 본딩(ultrasonic bonding)과; 용접을 형성하기 위해 상승된 온도 및 압력을 조합하여 사용하는 열압축 본딩(thermocompression bonding)과; 압력, 상승된 온도 및 초음파 진동 폭발을 사용하는 열음파 본딩(thermosonic bonding)을 통해 부착된다.
일단 하부 다이 본드 와이어들이 부착되면, 제2 차폐층이 리드들 및 리드 상부표면위로 연장된 하부 다이 본드 와이어들의 일부위에 도포된다. 상부 다이의 뒷면(back side)은 "리드 언더 칩(leads under chip, LUC) 다이-부착공정에서 제2 차폐층의 상부표면에 부착된다. 복수의 상부 다이 본드 와이어들은 LUC 와이어본딩 공정에서 복수의 본드 패드 또는 상부 다이의 앞면 또는 액티브 표면과 LUC 와이어본딩 공정에 연관된 각각의 리드들의 상부 표면사이에 부착된다.
다르게는, 하부 다이 본드 와이어들은 각 하부 다이 본드 와이어들의 작은 부분만이 리드 상부 표면들 위로 연장되는 보다 수직적인 배열로 부착될 수 있다. 다르게는, 하부 본드 와이어들은 어셈블리로부터 떨어져 연장되는 방향으로 리드 상부표면에 부착될 수 있다. 하부 다이 본드 와이어들이 상부 다이의 동작과 전기 간섭을 일으키지 않는 어떤 배열에서는, 제2 차폐층이 리드 상부표면들 위로 연장되는 하부 다이 본드 와이어의 일부를 덮을 필요가 없다.
통상, 디바이스는 상술한 바와 같이 다이들이 부착되는, 실질적으로 같은 길이의 내부 단부들을 갖는 리드들을 갖는다. 그러나, 디바이스는 다른 길이들의 리드-단부들로 구성될 수 있다. 리드-단부 길이가 다른 배열은 복수의 짧은 리드들과 복수의 긴 리드들이 번갈아 이루어질 수 있다. 긴 리드들은 상부 다이와 하부 다이사이에서 연장되고 하부 본드 와이어들에 의해 하부 본드 패드들에 접속될 수 있다. 바람직하게는 상부 다이와 하부 다이 사이에서 연장되지 않는 짧은 리드들은 상부 다이 본드 와이어들에 의해 상부 본드 패드들에 접속된다. 이 배열은 본드 와이어가 단락을 유도할 가능성을 줄이는데 도움이 된다.
바람직하게는, 상부 및 하부 다이들은 1쌍의 2 Meg VRAM와 같이, 동일하다. 따라서, 상술한 배열은 더 작은 리드 피치를 갖는 로우 프로파일 작은 패키지로 보다 큰 메모리를 산툴하는 4 Meg VRAM을 실현한다. 다르게는, 8 Meg 메모리는 2개의 4 MEG DRAMS을 이용하여 실현될 수 있고, 한편 32 MEG 메모리는 2개의 16 MEG DRAMS을 이용하여 실현될 수 있다. 그러나, 상부 및 하부 다이들을 크기가 동일할 필요는 없다. 더욱이, 다이들은 서로 다른 본드 패드 배열들을 가질 수 있다. 예를 들어, 하부 다이는 하부 다이의 앞면의 거의 중간에 열지은 복수의 하부 본드 패드들을 가질 수도 있다. 이러한 디바이스는 하부 본드 패드들의 열의 어느 쪽 상에서 하부 다이 앞면 위로 2개의 평행한 차폐 접착층을 도포함으로 구성될 수 있다. 리드들은 차폐층의 상부표면에 부착된다. 복수의 하부 다이 본드 와이어들은 하부 다이 본드 패드들과 이들 각각의 리드들의 상부표면 사이에 부착된다.
일단 하부 본드 와이어들이 부착되면, 제2의 평행한 차폐층들 세트가 리드들 위에 도포된다. 하부 다이 본드 와이어들은 제2 차폐층으로 덮이거나 또는 덮이지 않을 수 있다. 상부 다이의 뒷면은 제2 차폐층의 상부표면들에 부착된다. 복수의 상부 다이 본드 와이어들은 상부 다이의 앞면의 복수의 본드 패드들과 그들과 연관된 각각의 리드들의 상부표면 사이에 부착된다.
만약 하부 본드 와이어들이 제2 차폐층으로 덮히지 않는다면, 컨포멀 코팅 또는 포팅 화합물(conformal coating, potting compound)이 하부 본드 와이어들 주위와 위에 도포될 수 있다. 다르게는, 노출된 다이 어셈블리를 캡슐화하기 위해 사용되는 캡슐화 물질이 하부 다이 본드 와이어들 주위로 흐르도록 허용될 수 있다.
본 상세한 설명이 본 발명에 관련된 청구범위를 특별히 지적하여 명확히 주장하고 있지만, 본 발명은 첨부도면과 연관하여 읽을 때 보다 용이하게 파악할 수 있을 것이다.
도 1은 본 발명의 바람직한 노출된 멀티플-다이 어셈블리(10)를 도시한 것이다. 어셈블리(10)는 하부 반도체 다이(12)와 그 사이에 배치된 복수의 리드들(16; 통상 당업계에서 리드 프레임으로 알려짐)를 갖는 마주보는 상부 반도체 다이(14)를 포함한다. 어셈블리(10)의 제조는 하부 다이(12)의 앞면(22)에 복수의 본드 패드들(18)을 갖는 하부 다이(12)를 제공하는 것에 의해 시작된다. 유전차폐층(20; layer of dielectric shielding)은 하부 다이 앞면(22)위에 도포된다. 리드들(16)은 상기 차폐층(20)의 상부표면(24)에 부착된다. 바람직하게는 차폐층(20)은 각 측면에 적당한 접착제를 갖는 캡톤(KaptonTM) 필름 또는 테잎과 같은 폴리이미드 테잎을 포함한다. 대안으로는, 리드 프레임의 리드들 및 다이들의 접착을 위해 접착성을 갖는 액체, 젤 또는 페이스트(paste) 층을 포함할 수 있다. 상기한 모든 옵션들은 본 기술 분야에서는 공지되었다. 복수의 하부 다이 본드 와이어들(26)은 하부 다이 본드 패드들(18)과 이들 각각의 리드들(16)의 상부표면(28) 사이에 부착된다.
일단 하부 다이 본드 와이어들(26)이 부착되면, 제2의 유전차폐층(30)은 리드들(16), 및 리드 상부표면들(28) 위로 연장하는 상기 하부 본드 와이어들(26)의 일부 위로 도포된다. 상부 다이(14)의 뒷면(32)은 제2 차폐층(30)의 상부표면(34)에 부착된다. 또한, 층(30)은 폴리이미드, 기타 적당한 유전층 테잎 또는 필름 또는 기타 적당한 물질을 포함할 수 있다. 복수의 상부 다이 본드 와이어들(36)은 상부 다이(14)의 앞면(40)에서 복수의 본드 패드들(38)과 이들 각각의 리드들(16)의 상부표면(28) 사이에 부착된다. 만약 원한다면, 다이 코트(die coat)는 와이어 본딩 후에 상부 다이(14)의 앞면에 도포될 수 있다.
바람직하게는, 하부 다이 본드 와이어들(26)은 하부 다이 본드 와이어들(26)이 리드 상부표면(28)에 실질적으로 평평하게 놓이도록 로우-루프-프로파일 와이어 본딩 기술(low-loop-profile wirebonding technique)을 이용하여 부착된다.
다이 어셈블리(10)는 당업계에 트랜스퍼 몰딩(transfer molding) 또는 기타 공정에 의해 플라스틱으로 캡슐화될 수 있고, 도면부호 42로 점선으로 표시된 바와같이, 리드들(16)의 외부 단부들은 패키지의 외부로 연장된다.
도 2는 본 발명의 제2의 바람직한 노출된 다이 어셈블리(50)를 도시한다. 도 1 및 도 2에 공통되는 구성요소들은 같은 도면부호를 사용하였다. 어셈블리(50)는 하부 다이(12) 및 중첩된 상부 다이(14)와 그 사이에 배치된 복수의 리드들(16)을 포함하는 점에서 도 1의 어셈블리(10)와 유사하다. 하부 다이(12)는 하부 다이(12)의 앞면(22)에 복수의 본드 패드들(18)을 갖는다. 차폐층(20)은 하부 다이 앞면(22) 위에 도포된다. 리드들(16)은 차폐층(20)의 상부표면(24)에 부착된다. 복수의 하부 본드 와이어들(26)은 하부 다이 본드 패드(18)와 이들 각각의 리드들의 상부표면(28) 사이에 부착된다.
일단 하부 본드 와이어들(26)이 부착되면, 제2 차폐층(30)이 리드(16) 위로 도포된다. 이 실시예에서, 하부 다이 본드 와이어들은 하부 다이 본드 와이어들(26)의 적은 부분만이 리드 상부표면들(28)위로 연장되도록 더 수직 배열로 부착된다. 대안으로는, 하부 다이 본드 와이어들(26)은 어셈블리(50; 도시생략)로부터 떨어져서 연장되는 방향으로 리드 상부표면(28)에 부착될 수 있다. 어떤 배열에서는, 제2 차폐부착층(30;second shielding adhesive)의 어떠한 부분도 리드 상부표면둘(28) 위로 연장하는 하부 다이 본드 와이어들(26)의 일부를 덮지 않는다.
상부 다이(14)의 뒷면(32)은 제2 차폐층(30)의 상부표면(34)에 부착된다. 복수의 상부 다이 본드 와이어들(36)은 상부 다이(14)의 앞면(40)상의 복수의 본드 패드들(38)과 이들 각각의 리드들(16)의 상부표면(28)사이에 부착된다.
도 3은 본 발명의 제3의 바람직한 노출된 다이 어셈블리(60)를 도시한다. 이전 도면들과 도 3에 공통적인 구성요소들은 같은 도면부호를 사용하였다. 어셈블리(60)는 하부 다이(12)와 중첩된 상부 다이(14)와 그 사이에 배치된 복수의 리드들(16)을 포함하는 점에서 도 1의 어셈블리(10)와 유사하다. 그러나, 하부 다이(12)는 하부 다이(12)의 앞면(22)의 대략 중간에서 하나 또는 그 이상의 열들(rows)로 복수의 하부 본드 패드들(62)을 갖는다. 유전차폐층(20A, 20B)의 2개의 평행한 층들은 하부 본드 패드들(62)의 열의 어느 한쪽에 하부 다이 앞면(22)위로 도포된다. 리드들(16)은 차폐층들(20A, 20A)의 상부표면들(24A, 24B) 위에 각각 부착된다. 복수의 하부 다이 본드 와이어들(26)은 하부 다이 본드 패드들(62)과 이와 연관된 각각의 리드들(16)의 상부표면(28) 사이에 부착된다.
일단, 하부 다이 본드 와이어들(26)이 부착되면, 제2의 평행한 유전차폐층들(30A, 30B)의 세트들은 리드들(16) 위에 도포된다. 이 실시예에서, 하부 다이 본드 와이어들(26)은 제2의 차폐층들(30A, 30B)로 덮여지거나 또는 덮혀지지 않는다. 상부 다이(14)의 뒷면(32)은 제2의 차폐층들(30A, 30B)의 상부표면들(34A, 34B)에 각각 부착된다. 복수의 상부 다이 본드 와이어들(36)은 상부 다이(14)의 앞면(40)상의 복수의 본드 패드들(38)과 이들 각각의 리드들(16)의 상부표면(28) 사이에 부착된다.
컨포멀 코팅(conformal coating) 또는 포팅 재료(potting material; 도시하지 않음)는 하부 다이 본드 와이어들(26) 주위에 어셈블리(60)내에 배치될 수 있다. 대안으로는, 노출된 다이 어셈블리(60)를 캡슐화하기 위해 사용된 플라스틱 캡슐화 재료(도시하지 않음)는 또한 하부 다이 본드 와이어들(26)을 절연시키도록 작용하는 노출된 다이 어셈블리(60)내로 주입된다.
도 4는 리드 배열의 일 실시예를 나타내는 본 발명의 노출된 다이 어셈블리(70)의 평면도를 도시한 것이다. 이전 도면들과 도 4에 공통적인 구성요소들은 동일한 도면부호를 사용하였다. 어셈블리(70)는 상술한 바와 같이 부착된 동일한 길이의 리드들(16, 부분적으로 도시생략)을 포함하는 도 1, 도 2 또는 도 3의 동일한 구조 어셈블리를 가질 수 있다. 도 1 및 도 2의 어셈블리에 응용된 본드 패드 구조가 도시되었다.
도 5는 다른 리드 배열을 나타내는 본 발명의 노출된 다이 어셈블리(8)의 평면도이다. 이전 도면들과 도 5에 공통적인 구성요소들은 같은 도면부호를 사용했다. 어셈블리(80)는 다른 길이의 리드들을 포함하는 도 1, 도 2 또는 도 3의 동일한 구조적 어셈블리를 갖는다. 복수의 연장된 리드들(82, 도시생략)는 복수의 잘려진 리드들(84)을 번갈아 갖는 어셈블리(80)의 길이를 따라 분산된다. 연장된 리드들(82)은 상부 다이(14)와 하부 다이(12) 사이에서 연장되며 하부 다이 본드 와이어들(26, 그림자로 도시됨)에 의해 하부 본드 패드들(18, 그림자로 도시됨)에 연결된다. 바람직하게는 잘려진 리드들(84)는 상부 다이(14)와 하부 다이(12) 사이에서 연장되지 않으나, 각각 다이들(12, 14)의 엣지에 인접하여 종결된다. 잘려진 리드들(84)는 상부 다이 본드 와이어들(36)에 의해 상부 본드 패드들(38)에 연결된다. 이 배열은 본드 와이어들과 리드들 사이를 단축시키는 가능성을 감소시키도록 돕는다. 잘려진 리드들(84)의 사용은 양쪽 다이가 연장된 리드들(82)에 부착되고 전체어셈블리(80)는 통상 캡슐화 물질(도시생략)을 케이스내에 넣기 때문에 어셈블리(80)의 구조적 안정에 손상을 주지 않는다.

Claims (21)

  1. 복수의 리드들;
    앞면과 뒷면을 갖는 하부 다이로서, 상기 앞면은 그 한쪽에서 상기 리드들의 적어도 일부에 부착되며, 상기 앞면의 적어도 일부와 상기 리드들 사이에 유전층이 있는, 상기 하부 다이;
    앞면과 뒷면을 갖는 상부 다이로서, 상기 뒷면은 상기 하부 다이의 반대쪽에서 상기 리드들의 적어도 일부에 부착되며, 상기 뒷면의 적어도 일부와 상기 리드들 사이에 유전층이 있는, 상기 상부 다이;
    상기 리드들의 상부 다이측에서 상기 하부 다이의 상기 앞면과 상기 리드들사이로 연장하는 복수의 전도체들; 및
    상기 리드들의 상부 다이측에서 상기 상부 다이의 상기 앞면과 상기 리드들사이로 연장하는 복수의 전도체들을 포함하는, 멀티-다이 반도체 다이 어셈블리.
  2. 제 1 항에 있어서,
    상기 리드들의 상부 다이측에서 상기 하부 다이의 상기 앞면과 상기 리드들사이로 연장하는 적어도 상기 복수의 전도체들은 본드 와이어들을 포함하는, 멀티-다이 반도체 다이 어셈블리.
  3. 제 2 항에 있어서,
    상기 리드들에 대한 본드 와이어들의 연장부는 상기 상부 다이와 상기 리드들 사이에 놓이는, 멀티-다이 반도체 다이 어셈블리.
  4. 제 2 항에 있어서,
    상기 상부 다이 뒷면과 상기 리드들 사이의 상기 유전층은 상기 본드 와이어들 중 적어도 하나의 상기 리드 연장부 위에 놓이는, 멀티-다이 반도체 다이 어셈블리.
  5. 제 4 항에 있어서,
    상기 유전층은 상기 본드 와이어들 중 적어도 하나의 상기 리드 연장부의 일부와 접촉하는, 멀티-다이 반도체 다이 어셈블리.
  6. 재 2 항에 있어서,
    상기 본드 와이어들은 상기 하부 다이의 앞면으로부터 상기 리드들까지 실질적으로 수직으로 연장하는, 멀티-다이 반도체 다이 어셈블리.
  7. 제 2 항에 있어서,
    상기 하부 다이 앞면으로부터 상기 리드들까지 상기 본드 와이어들 중 적어도 하나의 경로는 실질적으로 상기 상부 다이 아래에 놓이는, 멀티-다이 반도체 다이 어셈블리.
  8. 제 2 항에 있어서,
    상기 하부 다이와 상기 상부 다이는 실질적으로 평행한 평면들내에 놓여 중첩되고, 상기 하부 다이 앞면으로부터 상기 리드들까지 상기 본드 와이어들의 경로는 실질적으로 상기 다이들의 중첩에 의해 규정된 영역 내에 놓이는, 멀티-다이 반도체 다이 어셈블리.
  9. 제 2 항에 있어서,
    상기 본드 와이어들 중 적어도 하나는 상기 하부 다이 앞면 상의 내부 위치로부터 상기 리드들 중 하나까지 연장하고, 상기 상부 다이와 상기 리드들 사이의 유진층은 상기 적어도 하나의 본드 와이어의 경로측에 놓이지만, 그 위로 연장하지 않는 멀티-다이 반도체 다이 어셈블리.
  10. 제 1 항에 있어서,
    상기 복수의 리드들 중 제1 수는 상기 하부 다이와 상기 상부 다이 사이로 연장하고, 상기 복수의 리드들 중 제2 수는 상기 다이들에 인접하여 놓이지만 그 사이로 연장하지 않는, 멀티-다이 반도체 다이 어셈블리.
  11. 제 10 항에 있어서,
    상기 리드들의 상부 다이측에서 상기 하부 다이의 앞면과 상기 리드들 사이로 연장하는 상기 복수의 전도체들은 상기 다이들 사이에서 연장하는 상기 리드들로 연장하고, 상기 리드들의 상부 다이측에서 상기 상부 다이의 상기 앞면과 상기 리드들 사이로 연장하는 상기 복수의 전도체들은 상기 인접한 리드들로 연장하는, 멀티-다이 반도체 다이 어셈블리.
  12. 제 1 항에 있어서,
    상기 하부 다이와 상기 상부 다이는 적어도 부분적으로 중첩되는 관계로 실질적으로 평행한 평면들에 놓이고, 상기 리드들은 상기 다이들의 대향측들로부터 서로를 향해 연장하는, 실질적으로 상호 평행하지만 대향하는 리드들의 2 세트들을 갖는 리드 프레임을 포함하는, 멀티-다이 반도체 다이 어셈블리.
  13. 제 12 항에 있어서,
    상기 리드들의 상부 다이측에서 상기 하부 다이의 상기 앞면과 상기 리드들사이로 연장하는 상기 복수의 전도체들 및 상기 리드들의 상기 상부 다이측에서 상기 상부 다이의 앞면과 상기 리드들 사이로 연장하는 상기 복수의 전도체들은 본드 와이어를 포함하는, 멀티-다이 반도체 다이 어셈블리.
  14. 제 13 항에 있어서,
    상기 리드들의 상부 다이측에서 상기 하부 다이의 상기 앞면과 상기 리드들사이로 연장하는 상기 복수의 전도체들은 실질적으로 상기 다이들의 중첩 영역내에위치되는, 멀티-다이 반도체 다이 어셈블리.
  15. 제 13 항에 있어서,
    상기 리드들 중 일부는 상기 하부 다이와 상부 다이 사이로 연장하고, 나머지 리드들은 상기 다이들 중 적어도 하나의 주위 바깥쪽에서 잘리어 종단하는, 멀티-다이 반도체 다이 어셈블리.
  16. 제 15 항에 있어서,
    상기 리드들의 상기 상부 다이측에서 상기 하부 다이의 상기 앞면과 상기 리드들 사이로 연장하는 상기 전도체들은 상기 연장하는 리드들에 부착되고, 상기 리드들의 상부 다이측에서 상기 상부 다이의 상기 앞면과 상기 리드들 사이로 연장하는 상기 복수의 전도체들은 상기 잘린 리드들에 부착되는, 멀티-다이 반도체 다이 어셈블리.
  17. 앞면과 뒷면을 갖는 하부 다이 및 앞면과 뒷면을 갖는 상부 다이를 제공하는 단계;
    복수의 리드들 포함하는 실질적으로 평면의 리드 프레임을 제공하는 단계,
    상기 하부 다이의 앞면을 상기 리드들의 적어도 일부에 부착하는 단계로서, 상기 하부 다이 앞면의 적어도 일부와 리드들 사이에 유전층이 배치되는, 상기 하부 다이 알면 부착 단계,
    상기 하부 다이 앞면과 상기 리드들의 적어도 일부 사이에 전도체들을 와이어 본딩하는 단계로서, 상기 전도체들은 하부 다이에 대향하는 상기 리드 프레임측상의 리드들에 부착되는, 상기 와이어 본딩 단계,
    상기 하부측이 고착되고 거기에 대향하는 상기 리드 프레임측 상의 상기 리드들의 적어도 일부에 상기 상부 다이의 상기 뒷면을 부착하는 단계로서, 상기 상부 다이 뒷면의 일부와 상기 리드들 사이에 유전층이 배치되는, 상기 상부 다이 뒷면 부착 단계 및,
    상기 상부 다이 앞면과 상기 리드들의 적어도 일부 사이에 전도체들을 와이어 본딩하는 단계로서, 상기 전도체들은 상기 리드 프레임의 상부 다이측 상의 리드들에 부착되는, 상기 와이어 본딩 단계를 포함하는, 멀티-다이 반도체 다이 어셈블리의 제조방법.
  18. 제 17 항에 있어서,
    하부 다이-대-리드들(die-to-leads) 전도체들 중 적어도 일부에 걸쳐서 유전층을 배치하는 단계를 더 포함하는, 멀티-다이 반도체 다이 어셈블리의 제조방법.
  19. 제 17 항에 있어서,
    상기 유전층을 상기 하부 다이-대-리드들 전도체들 중 적어도 일부에 인접하지만 걸치지 않게 배치하는 단계를 더 포함하는, 멀티-다이 반도체 다이 어셈블리 의 제조방법.
  20. 제 17 항에 있어서,
    상기 하부 다이 앞면의 내부와 상기 리드들 사이에 상기 하부 다이-대-리드들 전도체들 중 적어도 일부를 와이어 본딩하는 단계를 더 포함하는, 멀티-다이 반도체 다이 어셈블리의 제조방법.
  21. 제 20 항에 있어서,
    상기 상부 다이 뒷면과 상기 리드들 사이의 상기 유전층은 전도체들의 적어도 일부가 상기 리드들에 부착되는 위치들의 한쪽에 놓이는, 멀티-다이 반도체 다이 어셈블리의 제조방법.
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