JP2000502506A - リード・オーバー・プロセス及びリード・アンダー・プロセスを使用したマルチ・チップ・デバイス及び製造方法 - Google Patents

リード・オーバー・プロセス及びリード・アンダー・プロセスを使用したマルチ・チップ・デバイス及び製造方法

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Abstract

(57)【要約】 重ね合わされた一対のダイ（１２，１４）と、それらの間に延びる複数のリード（１６）とを有する集積回路密度を増大するデバイス（１０）及び方法。デバイス（１０）は複数のポンド・パッド（１８）をフェイス面（２２）に有する下側ダイ（１２）を提供することによって形成される。誘電体、即ち絶縁シールドの層（２０）が下側ダイのフェイス面（２２）へ重ねられている。複数のリード（１６）はシールド層（２０）の頂面へ結合されている。複数の下側ダイ・ボンド・ワイヤ（２６）は下側ダイ・ボンド・パッド（１８）と、対応する複数のリードの頂面（２８）との間に結合されている。誘電体、即ち絶縁シールドの第２の層（３０）が複数のリード（１６）と、リード頂面（２８）上に延びる下側ダイ・ボンド・ワイヤ（２６）の一部とに重ねられている。上側ダイ（１４）のバック面（３２）は第２のシールド層（３０）の頂面（３４）へ結合されている。複数の上側ダイ・ボンド・ワイヤ（３６）は上側ダイ（１４）のフェイス面上の複数のボンド・パッド（３８）と、対応する複数のリード（１６）の頂面との間に結合されている。

Description

【発明の詳細な説明】 リード・オーバー・プロセス及びリード・アンダー・プロセスを使用したマルチ ・チップ・デバイス及び製造方法 発明の背景 技術分野 本発明は半導体デバイス密度を高める改良された半導体デバイス及び方法に関 する。特に、本発明は積層された２つの半導体ダイを１つのリード・フレームへ 取付け可能にするリード・オーバー・プロセス及びリード・アンダー・プロセス (Leads over and under processes)を使用したデバイス及び方法に関する。従来技術 高性能、低コスト、部品の小型化及び集積回路の高パッケージング密度の実現 はコンピュータ産業における目標とされてきた。部品及び内部導電体の任意の密 度に関する更に高い集積回路パッケージ密度の実現はダイを取付け、かつパッケ ージングするために使用できる空間によって基本的に制限される。リード・フレ ームへ取付けたダイでは、この制限は従来のリード・フレーム・デザインに由来 する。従来のリード・フレーム・デザインでは、リード・フレームのダイ取付け パドルをダイと同じ大きさ以上に形成する必要があるため、実現可能なシングル ・ダイ・パッケージ密度が制限される。ダイが更に大きくなれば、ワイヤ・ボン ディングに用いるボンド・パッドを配置するためのダイ取付けパドル周辺の空間 が小さくなる（ダイのサイズに対して）。更に、リード及びダイをプラスチック 内へ封止する際、リード・フレーム上の内側リード端はリードのためのアンカー ・ポイントを提供する。アンカー・ポイントは横方向フランジまたはリード内の 屈曲部若しくは捻れ部として際立たせ得る。従って、ダイ・サイズをパッケージ ・サイズに対して増大させることによって、パッケージの複数の側面に沿って存 在する封止プラスチックのための空間が減少し、同封止プラスチックは成形プ ラスチック体の頂部及び底部を型割線において結合し、かつ複数のリードに対し て固定する。成形及び組立オペレーションにおける通常の応力をリードへ加える ことにより、封止プラスチックは亀裂を形成し得る。同亀裂はパッケージ・シー ルを破壊し、これによって、デバイスの時期尚早な故障の可能性を実質的に増大 させ得る。 集積回路密度を増大させる１つの方法としては、複数のダイを垂直方向へ積層 することが挙げられる。ファーンワースに対して１９９１年４月３０日に付与さ れた米国特許第５，０１２，３２３号（“３２３特許”）はリード・フレームの 互いに対向する複数の側面へそれぞれ取付けた一対のダイの組み合わせを開示し ている。上側ダイのバック面は接着剤をコーティングした第１の絶縁フィルム層 を介してリード・フレームの複数のリードの頂面へ結合されている。下側ダイの フェイス面は接着剤をコーティングした第２の絶縁フィルム層を介して下側リー ド・フレームのダイ結合領域へ結合されている。上側ダイ及び下側ダイ上にそれ ぞれ設けられた複数のワイヤ・ボンディング・パッドはゴールドまたはアルミニ ウムからなるワイヤを介して付随するリード延長部の端へそれぞれ接続されてい る。リード・フレームに設けられた開口を通じて上から下側ダイ・ボンディング ・パッドへアクセス可能にし、これによってリード延長部に対するゴールド・ワ イヤ・コネクションを形成可能にすべく、下側ダイを上側ダイより僅かに大きく 形成する必要がある。しかし、異なる複数のダイの製造は、複数の装置によって 異なる複数のダイをそれぞれ製造するか、または異なる複数のダイを製造すべく １つの装置を異なる複数のプロダクション・ランの間で切り替えることを必要と するため、この構成は製造上の大きな問題点を有する。更に、ファーンワースの リード・フレーム・デザインは長い導電体通路をダイ及びパッケージの外部の間 に使用し、さらにリード・フレーム・コンフィギュレーションは特別であって、 かつ複雑である。 ボールに対して１９９４年３月１日に付与された米国特許第５．２９１，０６ １号は最大で４個のダイを有する積層マルチ・ダイ・デバイスを開示しており、 同デバイスは現在のシングル・チップ・ダイ・パッケージの高さを超えない。デ バイスの小さなプロフィールは厳しい公差での積層によって実現され、同積層は ロー・ループ・プロフィール・ワイヤボンディング・オペレーション（Low-loop -profile wirebonding operation）と、積層された複数のダイの間の薄い接着層 とによって実現される。しかし、ボールは全てのダイをリード・フレームの同じ 側面（頂面）に対して固定しているため、例え幾つかのリードを上へ向けて屈曲 させたとしても、ボンド・ワイヤ長が増大する。更に、ボールはダイ・スタック を支持すべくダイ・パドルを使用している。これを実現する技術は余分なダイ取 付け工程を必要とし、かつ内側リード端と、スタック内のダイとの間の距離を増 大させる（例え、スタック内の最も下に位置するダイであったとしても、距離は 増大する）。この結果、ボンド・ワイヤ長が長くなる。 パッシュビーに対して１９８９年８月２９日に付与された米国特許第４，８６ ２，２４５号はリード・オーバー・チップ・コンフィギュレーション（"Leads o verchip"(LOC)configuration）を開示している。スタンダード・デュアル・イン ・ライン・パッケージ(ＤＩＰ)リード・フレーム・コンフィギュレーシヨン(Sta ndarddual-in-Iine package (DIP) lead frame configuration)の複数の内側リ ード端はダイの頂面（アクティブ面）上に延び、かつ同頂面に対して誘電体層を 介して固定されている。複数の内側リード端をダイ・ボンド・パッドの中心の列 に隣接して配置することによって、ボンド・ワイヤ長は短縮されている。更に、 リード延長部はダイからの熱伝導を増大させるとされている。しかし、前記のパ ッシュビーのＬＯＣコンフィギュレーションはシングル・ダイを取付け、かつボ ンディングすることに関するのみである。 従って、ほぼ等しいサイズまたは同一サイズの複数のダイを複雑でないリード ・フレーム・コンフィギュレーションとともに使用することによって、集積回路 密度を増大する技術及びデバイスを開発し、短いボンド・ワイヤ長を提供し、さ らには従来のデザインより小さいプロフィールを実現することは効果的である。 このコンフィギュレーションはトランスファー成形等のプラスチック・パッケー ジング技術を容易に適用できる。 発明の開示 本発明は集積回路密度を増大するデバイス及び方法に関する。デバイスは重ね 合わされた一対のダイと、同一対のダイの間に配置された複数のリードとを有す る。デバイスは複数のボンド・パッドをフェイス面、即ちアクティブ面に有する 下側ダイを提供することによって形成される。ボリイミド等の誘電体からなるシ ールド層が複数の下側ダイ・ボンド・パッドを被覆することなく下側ダイのフェ イス面へ結合されている。複数のリードはシールド層の頂面へ固定されている。 下側ダイ及び複数のリード間の接続は前記のＬＯＣコンフィギュレーションであ る。 ＬＯＣチップ・ワイヤボンディング・プロセスにおいて、複数の下側ダイ・ボ ンド・ワイヤは下側ダイ・ボンド・パッドと、対応する複数のリードの頂面との 間に結合される。ワイヤボンディングにおいて、ゴールドまたはアルミニウムか らなるボンド・ワイヤがダイ上の各ボンド・パッドから対応するリードへ１つず つ結合される。一般的に、複数のボンド・ワイヤは３つの業界標準ワイヤボンデ ィング技術のうちのいずれか１つを使用して結合され、同３つの業界標準ワイヤ ボンディング技術としては、冶金学的冷間溶接を形成すべく圧力及び超音波振動 バーストの組み合わせを使用する超音波ボンディングと、溶接を形成すべく圧力 及び高温の組み合わせを使用する熱圧着と、圧力、高温及び超音波振動バースト の組み合わせを使用するサーモソニック・ボンディングとが挙げられる。 下側ダイ・ボンド・ワイヤを結合した後、第２のシールド層が複数のリードと 、リード頂面上に延びる下側ダイ・ボンド・ワイヤの一部とに重ねられる。“リ ード・アンダー・チップ（Lead under chip、略してＬＵＣと称する）”ダイ・ アタッチによって、上側ダイのバック面は第２のシールド層の頂面へ結合される 。ＬＵＣワイヤボンディング・プロセスにおいて、複数の上側ダイ・ボンド・ワ イヤは上側ダイのフェイス面、即ちアクティブ面上の複数のボンド・パッドと、 そ れらに対応する複数のリードの頂面との間に結合される。 これに代えて、各下側ダイ・ボンド・ワイヤの僅かな部分のみをリード頂面上 に延ばすべく、同下側ダイ・ボンド・ワイヤを更に垂直にした状態で結合できる 。これに代えて、下側ボンド・ワイヤをアッセンブリから離間する方向に沿って リード頂面へ取付け得る。これら２つの構成において、下側ダイ・ボンド・ワイ ヤは上側ダイのオペレーションとの間における電気的干渉を招来しない。従って 、リード頂面上に延びる下側ダイ・ボンド・ワイヤの部分を被覆するための第２ のシールド層は必要なくなる。 一般的に、デバイスはほぼ同じ長さの内端を備えた複数のリードを有し、同複 数のリードの内端は前記のように複数のダイへ結合されている。しかし、デバイ スは異なる長さの複数のリード端を使用して形成できる。異なる長さの複数のリ ード端を使用した構成は複数の長リードと、同長リードの間へ交互に配置された 複数の短リードとを含み得る。複数の長リードは上側ダイ及び下側ダイの間に延 び、かつ下側ボンド・ワイヤを通じて下側ボンド・パッドへ接続可能である。短 リードは上側ダイ及び下側ダイの間に延びないことが好ましい。更に、短リード は上側ダイ・ボンド・ワイヤを通じて上側ボンド・パッドへ結合されている。こ の構成はボンド・ワイヤからリードへの短絡の可能性を減少させる。 上側ダイ及び下側ダイは同一であることが好ましく、例えば、これらのダイを 一対の２メガバイトＶＲＡＭとし得る。従って、前記の構成は４メガバイトのＶ ＲＡＭを実現可能である。これによって、更に大きなメモリが小さなプロフィー ルを有する小型パッケージ内に形成され、同小型パッケージは更に小さなリード ・ピッチを有する。これに代えて、２つの４メガバイトＤＲＡＭを使用すること によって８メガバイトのメモリを実現でき、さらに２つの１６メガバイトのＤＲ ＡＭを使用することによって３２メガバイトのメモリを実現できる。しかし、上 側ダイ及び下側ダイは等しいサイズを有する必要はない。更に、複数のダイは異 なるボンド・パッド構成をそれぞれ有し得る。例えば、下側ダイは複数の下側ボ ンド・パッドを下側ダイのフェイス面のほぼ中央に位置する列内に有し得る。 互いに平行をなす２つのシールド接着層を下側ダイのフェイス面上の下側ボンド ・パッドの列の両側へそれぞれ結合することにより、この種のデバイスを形成で きる。複数のリードはシールド層の頂面へ結合されている。複数の下側ダイ・ボ ンド・ワイヤは複数の下側ダイ・ボンド・パッドと、それらに対応する複数のリ ードの頂面との間に結合されている。 複数の下側ボンド・ワイヤを取付けた後、互いに平行をなすシールド層の第２ のセットを複数のリード上へ結合する。複数の下側ダイ・ボンド・ワイヤを第２ のシールド層によって被覆するか、または被覆しないことが可能である。上側ダ イのバックは第２のシールド層の頂面へ結合する。複数の上側ダイ・ボンド・ワ イヤは上側ダイのフェイス面上に位置する複数のボンド・パッドと、それらに対 応する複数のリードの頂面との間に結合可能である。 複数の下側ボンド・ワイヤを第２のシールド層によって被覆しない場合、コン フォーマル・コーティング（Conformal coating）、即ち、埋込み化合物（Potti ngcompound）を下側ボンド・ワイヤの上及び周囲へ加え得る。これに代えて、ベ ア・ダイ・アッセンブリを封止すべく使用する封止材を複数の下側ダイ・ボンド ・ワイヤの周囲へ流し込み得る。 図面の簡単な説明 本発明を詳細に示し、かつ明確にクレームする請求の範囲によって本明細書を 締め括る一方、以下の詳細な説明を添付図面に基づいて読むことにより本発明の 効果を更に容易に確認できる。 図１は本発明の好ましいアッセンブリの縦断面図である。 図２は本発明の第２の好ましいアッセンブリの縦断面図である。 図３は本発明の第３の好ましいアッセンブリの縦断面図である。 図４は本発明での使用に適したリード構成を示す平面図である。 図５は本発明での使用に適した別のリード構成を示す平面図である。発明の実施の形態 図１は本発明の好ましいベア・マルチ・ダイ・アッセンブリ１０を示す。アッ センブリ１０は下側半導体ダイ１２と、これに対向する上側半導体ダイ１４と、 これらの間に配置された複数のリード１６（常には、当該技術分野において知ら れているリード・フレーム）とを有する。アッセンブリ１０の製造は下側ダイ１ ２を提供することから始まり、同下側ダイ１２は複数のボンド・パッド１８をフ ェイス面２２に有する。誘電体シールド層２０は下側ダイのフェイス面２２上へ 結合されている。複数のリード１６はシールド層２０の頂面２４へ結合されてい る。シールド層２０は適切な接着剤を両側面にそれぞれ有するカプトン（Kapton 商標名）フィルムまたはテープ等のポリイミド・テープを含むことが好ましい。 これに代えて、シールド層２０はダイと、リード・フレームの複数のリードとを 結合する接着性を有する液体、ジェルまたはペースト層を含み得る。これら全て のオプションは当該技術分野において既に知られている。複数の下側ダイ・ボン ド・ワイヤ２６は複数の下側ダイ・ボンド・パッド１８と、それらに対応する複 数のリード１６の頂面２８との間に接続されている。 下側ダイ・ボンド・ワイヤ２６を結合した後、第２の誘電体シールド層３０を 複数のリード１６と、リード頂面２８に沿って延びる下側ボンド・ワイヤ２６の 部分との上に結合する。上側ダイ１４のバック面３２は第２のシールド層３０の 頂面３４に対して結合する。更に、層３０はポリイミド若しくは他の適切な誘電 体からなるテープ若しくはフィルム、または他の適切な材料を含み得る。複数の 上側ダイ・ボンド・ワイヤ３６は上側ダイ１４のフェイス面４０上の複数のボン ド・パッド３８と、それらに対応する複数のリード１６の頂面２８との間に結合 されている。ワイヤ・ボンディング後、ダイ・コートを上側ダイ１４のフェイス 面へ必要に応じて加え得る。 下側ダイ・ボンド・ワイヤ２６がリード頂面２８と実質的に面一となるように 、同下側ダイ・ボンド・ワイヤ２６をロー・ループ・プロフィール・ワイヤボン ディング技術を使用して結合することが好ましい。 ダイ・アッセンブリ１０はトランスファ成形または当該技術分野において知ら れている他のプロセスを使用して破線４２で示すようにプラスチックでのカプセ ル化、即ち封止が可能であり、この際、複数のリード１６の外端はパッケージの 外部へそれぞれ延びている。 図２は本発明の好ましい第２のベア・ダイ・アッセンブリ５０を示す。図１及 び図２の両方に共通する複数の部品は同一の符号で示す。下側ダイ１２と、その 上に重ねられた上側ダイ１４と、両ダイ１２，１４の間に配置された複数のリー ド１６とを有する点において、アッセンブリ５０は図１のアッセンブリ１０に類 似している。下側ダイ１２は複数のボンド・パッド１８をフェイス面２２上に有 する。シールド層２０は下側ダイのフェイス面２２へ重ねられている。複数のリ ード１６はシールド層２０の頂面２４へ結合されている。複数の下側ボンド・ワ イヤ２６は複数の下側ダイ・ボンド・パッド１８と、それらに対応する複数のリ ード１６の頂面２８との間に結合されている。 下側ボンド・ワイヤ２６を接続した後、第２のシールド層３０を複数のリード １６へ重ねる。本実施の形態において、各下側ダイ・ボンド・ワイヤ２６の僅か な部分のみをリード頂面２８上に延ばすべく、同下側ダイ・ボンド・ワイヤ２６ を更に垂直にした状態で結合できる。これに代えて、下側ダイ・ボンド・ワイヤ ２６をアッセンブリ５０から離間する方向に沿ってリード頂面２８へ結合できる （図示略）。これら２つの構成において、第２のシールド接着剤３０はリード頂 面２８に沿って延びる下側ダイ・ボンド・ワイヤ２６の部分を被覆しない。 上側ダイ１４のバック面３２は第２のシールド層３０の頂面３４へ結合されて いる。複数の上側ダイ・ボンド・ワイヤ３６は上側ダイ１４のフェイス面４０上 の複数のボンド・パッド３８と、それらに対応する複数のリード１６の頂面２８ との間に結合されている。 図３は本発明の好ましい第３のベア・ダイ・アッセンブリ６０を示す。前の複 数の図及び図３に共通する複数の部品は同一の符号で示す。下側ダイ１２と、そ の上に重ねられた上側ダイ１４と、両ダイ１２，１４の間に配置された複数のリ ード１６とを有する点において、アッセンブリ６０は図１のアッセンブリ１０に 類似している。しかし、下側ダイ１２は複数の下側ボンド・パッド６２を下側ダ イ１２のフェイス面２２のほぼ中央に位置する１つ以上の列内に有する。互いに 平行をなす２つの誘電体シールド層２０Ａ，２０Ｂは下側ダイのフェイス面２２ 上の下側ボンド・パッド６２の列の両側へそれぞれ結合されている。複数のリー ド１６は２つのシールド層２０Ａ，２０Ｂの頂面２４Ａ，２４Ｂへそれぞれ結合 されている。複数の下側ダイ・ボンド・ワイヤ２６は複数の下側ダイ・ボンド・ パッド６２と、それらに対応する複数のリード１６の頂面２８との間に結合され ている。 複数の下側ダイ・ボンド・ワイヤ２６を結合した後、互いに平行をなす誘電体 シールド層の第２のセット３０Ａ，３０Ｂを複数のリード１６上へ重ねる。本実 施の形態において、複数の下側ダイ・ボンド・ワイヤ２６を第２のシールド層３ ０Ａ，３０Ｂによって被覆するか、または被覆しないことが可能である。上側ダ イ１４のバック面３２は第２のシールド層３０Ａ，３０Ｂの頂面３４Ａ，３４Ｂ へそれぞれ結合されている。複数の上側ダイ・ボンド・ワイヤ３６は上側ダイ１ ４のフェイス面４０上の複数のボンド・パッド３８と、それらに対応する複数の リード１６の頂面２８との間に結合されている。 コンフォーマル・コーティング、即ち、埋込み材料（図示略）はアッセンブリ ６０内の下側ダイ・ボンド・ワイヤ２６の周囲へ配置可能である。これに代えて 、ベア・ダイ・アッセンブリ６０を封止すべく使用するプラスチック封止材（図 示略）をベア・ダイ・アッセンブリ６０内へ注入可能であり、同プラスチック封 止材は下側ダイ・ボンド・ワイヤ２６を絶縁する。 図４は本発明のベア・ダイ・アッセンブリ７０の平面図であり、１つの実施の 形態に基づくリード構成を示す。前の複数の図及び図４に共通する複数の部品は 同一の符号で示す。アッセンブリ７０は図１、図２または図３のアッセンブリと 同じ構成を有し、かつ前記のように結合されたほぼ同じ長さの複数のリード１６ （部分的に隠れた状態で示す）を有する。図１及び図２のアッセンブリに使用さ れているボンド・パッド・コンフィギュレーションを示す。 図５は本発明のベア・ダイ・アッセンブリ８０の平面図であり、別のリード構 成を示す。前の複数の図及び図５に共通する複数の部品は同一の符号で示す。ア ッセンブリ８０は図１、図２または図３のアッセンブリと同じ構造を備え、かつ 異なる長さの複数のリードを有する。複数の延長リード８２（部分的に影で示す ）はアッセンブリ８０の長さに沿って分散されており、先端を短く切った複数の 短リード８４は複数の延長リード８２の間へ交互に配置されている。延長リード ８２は上側ダイ１４及び下側ダイ１２の間に延び、かつ下側ダイ・ボンド・ワイ ヤ２６（影で示す）を通じて下側ボンド・パッド１８（影で示す）へ結合されて いる。複数の短リード８４は上側ダイ１４及び下側ダイ１２の間に延びない一方 で、その末端を２つのダイ１２，１４の端縁に隣接した位置に有することが好ま しい。複数の短リード８４は上側ダイ・ボンド・ワイヤ３６によって上側ボンド ・パッド３８へ接続されている。この構成はボンド・ワイヤ及びリードの間にお ける短絡の可能性を減少させる。両ダイが延長リード８２へ固定され、アッセン ブリ８０全体が常には封止材料（図示略）内で封止されているため、短リード８ ４の使用はアッセンブリ８０の構造的安定性を低減しない。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ， ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，Ｐ Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ 【要約の続き】 る。

Claims (1)

  1. 【特許請求の範囲】 １．複数のリードと、 フェイス及びバックを有する第１のダイと、前記フェイスが複数のリードのう ちの少なくとも幾つかのリードの一方の側面へ固定され、誘電体層を前記フェイ スの少なくとも一部及び複数のリードの間に有することと、 フェイス及びバックを有する第２のダイと、前記バックが複数のリードのうち の少なくとも幾つかのリードの他方の側面、即ち第１のダイの反対側に位置する 側面へ固定され、誘電体層を前記バックの少なくとも一部及び複数のリードの間 に有することと、 複数の第１の導電体と、同複数の第１の導電体が第１のダイのフェイスと、前 記複数のリードのうちの第２のダイ側に位置する側面との間に延びていることと 、 複数の第２の導電体と、同複数の第２の導電体が前記第２のダイのフェイスと 、前記複数のリードのうちの第２のダイ側に位置する側面との間に延びているこ とを含むマルチ・ダイ半導体ダイ・アッセンブリ。 ２．少なくとも前記複数の第１の導電体は複数のボンド・ワイヤを含む請求項１ に記載のアッセンブリ。 ３．前記複数のリードに対する複数のボンド・ワイヤの範囲は第２のダイ及び複 数のリードの間に配置されている請求項２に記載のアッセンブリ。 ４．第２のダイのバック及び複数のリードの間の誘電体層は前記複数のボンド・ ワイヤのうちの少なくとも１つのボンド・ワイヤの前記リード範囲に重なってい る請求項２に記載のアッセンブリ。 ５．前記誘電体層は複数のボンド・ワイヤのうちの少なくとも１つのボンド・ワ イヤの前記リード範囲の一部に接している請求項４に記載のアッセンブリ。 ６．前記複数のボンド・ワイヤは第１のダイのフェイスからほぼ垂直に前記複数 のリードまでそれぞれ延びている請求項２に記載のアッセンブリ。 ７．前記第１のダイのフェイスから複数のリードまで延びる複数のボンド・ワイ ヤのうちの少なくとも１つのボンド・ワイヤの通路は実質的に第２のダイの下に 位置する請求項２に記載のアッセンブリ。 ８．前記第１のダイ及び第２のダイは互いに平行に延びる複数の平面内にそれぞ れ位置し、かつ互いに重ねられ、第１のダイのフェイスから複数のリードまで延 びる複数のボンド・ワイヤの通路は、前記複数のダイの重ね合わせによって限定 される領域内に実質的に位置する請求項２に記載のアッセンブリ。 ９．前記複数のボンド・ワイヤの少なくとも１つは第１のダイのフェイス上の内 側位置から複数のリードの１つまで延び、第２のダイ及び複数のリードの間の誘 電体層は前記少なくとも１つのボンド・ワイヤの通路の一方の側に位置する一方 で、同通路の上に延びていない請求項２に記載のアッセンブリ。 １０．前記複数のリードのうちの第１の数は第１のダイ及び第２のダイの間に延 び、複数のリードのうちの第２の数は前記複数のダイに隣接している一方で、同 複数のダイの間に延びていない請求項１に記載のアッセンブリ。 １１．前記複数の第１の導電体は前記複数のダイの間に延びる複数のリードまで 延びており、前記複数の第２の導電体は前記隣接する複数のリードまで延びてい る請求項１０に記載のアッセンブリ。 １２．前記第１のダイ及び第２のダイは互いにほぼ平行に延びる複数の平面内に 少なくとも部分的に重なるようにそれぞれ配置され、前記複数のリードはリード ・フレームを有し、同リード・フレームは互いに対向するほぼ平行な２セットの リードを有し、同２セットのリードは前記複数のダイの互いに対向する複数の側 面から互いに接近する方向へそれぞれ延びている請求項１に記載のアッセンブリ 。 １３．前記複数の第１の導電体及び複数の第２の導電体は複数のボンド・ワイヤ をそれぞれ含む請求項１２に記載のアッセンブリ。 １４．前記複数の第１の導電体は前記複数のダイの互いに重なる領域内に実質的 に位置する請求項１３に記載のアッセンブリ。 １５．前記複数のリードのうちの幾つかのリードは第１のダイ及び第２のダイの 間に延び、前記複数のリードのうちの他のリードは先端を切って短く形成されて おり、かつ前記複数のダイのうちの少なくとも一方のダイの表面より外側にその 先端が位置する請求項１３に記載のアッセンブリ。 １６．前記複数の第１の導電体は前記第１のダイ及び第２のダイの間に延びる複 数のリードへ結合され、前記複数の第２の導電体は前記先端を切って短く形成さ れた複数のリードへ結合されている請求項１５に記載のアッセンブリ。 １７．マルチ・ダイ半導体ダイ・アッセンブリを製造する方法であって、 フェイス及びバックを有する第１のダイと、フェイス及びバックを有する第２ のダイとを提供する工程と、 複数のリードを有するほぼ平坦なリード・フレームを提供する工程と、 前記第１のダイのフェイスを複数のリードのうちの少なくとも幾つかに対して 固定し、この際、誘電体層を第１のダイのフェイスの少なくとも一部及び複数の リードの間に配置する工程と、 複数の導電体を第１のダイのフェイスと、前記複数のリードのうちの少なくと も幾つかのリードとの間にワイヤ・ボンディングし、この際、前記複数の導電体 をリード・フレームのうちの第１のダイの反対側に位置する側面上の複数のリー ドへ固定する工程と、 前記第２のダイのバックを、前記第１の側面を固定した側面とは反対側のリー ド・フレームの側面上に位置する複数のリードのうちの少なくとも幾つかへ固定 し、この際、誘電体層を第２のダイのバックの少なくとも一部と、複数のリード との間に配置する工程と、 複数の導電体を第２のダイのフェイスと、前記複数のリードのうちの少なくと も幾つかのリードとの間へワイヤ・ボンディングし、この際、前記複数の導電体 を、リード・フレームのうちの第２のダイ側の側面上に位置する複数のリードへ 固定する工程と を含む方法。 １８．前記誘電体層を前記第１のダイ及びリードを接続する複数の導電体のうち の少なくとも幾つかの上へ配置する工程を含む請求項１７に記載の方法。 １９．前記誘電体層を前記第１のダイ及びリードを接続する複数の導体のうちの 少なくとも幾つかに隣接させ、かつ重ならないように配置する工程を含む請求項 １７に記載の方法。 ２０．前記第１のダイ及びリードを接続する複数の導体のうちの少なくとも幾つ かを、第１のダイのフェイスの内側と、複数のリードとの間にワイヤ・ボンディ ングする工程を含む請求項１７に記載の方法。 ２１．前記第２のダイのバック及び複数のリードの間の誘電体層は、前記複数の 第１の導電体のうちの少なくとも幾つかを複数のリードへ結合した複数の位置の 一方の側に位置する請求項２０に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157826A (ja) * 2005-12-01 2007-06-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法、並びにそのリードフレーム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
KR100226737B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체소자 적층형 반도체 패키지
US6157074A (en) * 1997-07-16 2000-12-05 Hyundai Electronics Industries Co., Ltd. Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
US6441495B1 (en) * 1997-10-06 2002-08-27 Rohm Co., Ltd. Semiconductor device of stacked chips
US6133067A (en) * 1997-12-06 2000-10-17 Amic Technology Inc. Architecture for dual-chip integrated circuit package and method of manufacturing the same
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
US6175149B1 (en) * 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
JP3077668B2 (ja) * 1998-05-01 2000-08-14 日本電気株式会社 半導体装置、半導体装置用リードフレームおよびその製造方法
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
SG88741A1 (en) * 1998-09-16 2002-05-21 Texas Instr Singapore Pte Ltd Multichip assembly semiconductor
US6310390B1 (en) 1999-04-08 2001-10-30 Micron Technology, Inc. BGA package and method of fabrication
TW404030B (en) * 1999-04-12 2000-09-01 Siliconware Precision Industries Co Ltd Dual-chip semiconductor package device having malposition and the manufacture method thereof
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
USRE40112E1 (en) 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
JP2001077301A (ja) 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
KR100379089B1 (ko) 1999-10-15 2003-04-08 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지
KR100421774B1 (ko) 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
US6265763B1 (en) * 2000-03-14 2001-07-24 Siliconware Precision Industries Co., Ltd. Multi-chip integrated circuit package structure for central pad chip
KR100559664B1 (ko) 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6534876B1 (en) * 2000-06-30 2003-03-18 Amkor Technology, Inc. Flip-chip micromachine package
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
SG102591A1 (en) 2000-09-01 2004-03-26 Micron Technology Inc Dual loc semiconductor assembly employing floating lead finger structure
US6552416B1 (en) 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
US6530515B1 (en) 2000-09-26 2003-03-11 Amkor Technology, Inc. Micromachine stacked flip chip package fabrication method
US6522015B1 (en) * 2000-09-26 2003-02-18 Amkor Technology, Inc. Micromachine stacked wirebonded package
US6638789B1 (en) 2000-09-26 2003-10-28 Amkor Technology, Inc. Micromachine stacked wirebonded package fabrication method
KR100731007B1 (ko) * 2001-01-15 2007-06-22 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US6437449B1 (en) 2001-04-06 2002-08-20 Amkor Technology, Inc. Making semiconductor devices having stacked dies with biased back surfaces
US6603072B1 (en) 2001-04-06 2003-08-05 Amkor Technology, Inc. Making leadframe semiconductor packages with stacked dies and interconnecting interposer
US6791166B1 (en) 2001-04-09 2004-09-14 Amkor Technology, Inc. Stackable lead frame package using exposed internal lead traces
TW488045B (en) 2001-04-12 2002-05-21 Siliconware Precision Industries Co Ltd Semiconductor package with dislocated multi-chips
SG106054A1 (en) 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
US6828884B2 (en) * 2001-05-09 2004-12-07 Science Applications International Corporation Phase change control devices and circuits for guiding electromagnetic waves employing phase change control devices
US7057273B2 (en) * 2001-05-15 2006-06-06 Gem Services, Inc. Surface mount package
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
US6433413B1 (en) * 2001-08-17 2002-08-13 Micron Technology, Inc. Three-dimensional multichip module
US7605479B2 (en) * 2001-08-22 2009-10-20 Tessera, Inc. Stacked chip assembly with encapsulant layer
US6747347B2 (en) * 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
US20050156322A1 (en) * 2001-08-31 2005-07-21 Smith Lee J. Thin semiconductor package including stacked dies
US6900527B1 (en) 2001-09-19 2005-05-31 Amkor Technology, Inc. Lead-frame method and assembly for interconnecting circuits within a circuit module
US6555917B1 (en) 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US7154171B1 (en) 2002-02-22 2006-12-26 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US6955941B2 (en) * 2002-03-07 2005-10-18 Micron Technology, Inc. Methods and apparatus for packaging semiconductor devices
US6838309B1 (en) 2002-03-13 2005-01-04 Amkor Technology, Inc. Flip-chip micromachine package using seal layer
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US6919620B1 (en) 2002-09-17 2005-07-19 Amkor Technology, Inc. Compact flash memory card with clamshell leadframe
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6674173B1 (en) * 2003-01-02 2004-01-06 Aptos Corporation Stacked paired die package and method of making the same
US6879047B1 (en) 2003-02-19 2005-04-12 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6927483B1 (en) 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US7095103B1 (en) 2003-05-01 2006-08-22 Amkor Technology, Inc. Leadframe based memory card
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
US7008825B1 (en) 2003-05-27 2006-03-07 Amkor Technology, Inc. Leadframe strip having enhanced testability
US6897550B1 (en) 2003-06-11 2005-05-24 Amkor Technology, Inc. Fully-molded leadframe stand-off feature
CN100356533C (zh) * 2003-07-29 2007-12-19 南茂科技股份有限公司 中央焊垫存储器堆叠封装组件及其封装工艺
US6903449B2 (en) 2003-08-01 2005-06-07 Micron Technology, Inc. Semiconductor component having chip on board leadframe
US6921967B2 (en) 2003-09-24 2005-07-26 Amkor Technology, Inc. Reinforced die pad support structure
US7227249B1 (en) * 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
TWI270194B (en) * 2004-09-09 2007-01-01 United Test And Assembly Ct S Multi-die IC package and manufacturing method
US7217995B2 (en) * 2004-11-12 2007-05-15 Macronix International Co., Ltd. Apparatus for stacking electrical components using insulated and interconnecting via
US20070052079A1 (en) * 2005-09-07 2007-03-08 Macronix International Co., Ltd. Multi-chip stacking package structure
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
SG135066A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
US7763961B2 (en) * 2006-04-01 2010-07-27 Stats Chippac Ltd. Hybrid stacking package system
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US8154881B2 (en) * 2006-11-13 2012-04-10 Telecommunication Systems, Inc. Radiation-shielded semiconductor assembly
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8384228B1 (en) * 2009-04-29 2013-02-26 Triquint Semiconductor, Inc. Package including wires contacting lead frame edge
US8533853B2 (en) * 2009-06-12 2013-09-10 Telecommunication Systems, Inc. Location sensitive solid state drive
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
JP5512292B2 (ja) * 2010-01-08 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
CN102347303B (zh) * 2010-07-30 2016-04-13 三星半导体(中国)研究开发有限公司 多芯片堆叠的封装体及其制造方法
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
US9305905B2 (en) 2013-09-06 2016-04-05 Micron Technology, Inc. Apparatuses and related methods for staggering power-up of a stack of semiconductor dies
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
KR102379166B1 (ko) * 2015-02-05 2022-03-25 삼성전자주식회사 전자 부품, 반도체 패키지 및 이를 이용한 전자 장치
US11088055B2 (en) * 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
US20230178457A1 (en) * 2021-12-08 2023-06-08 Nxp B.V. Semiconductor package having lead frame with semiconductor die and component module mounted on opposite surfaces of the lead frame and methods of manufacture thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5662351A (en) * 1979-10-26 1981-05-28 Hitachi Ltd Semiconductor device for memory
JPS6070752A (ja) * 1983-09-26 1985-04-22 Fujitsu Ltd 半導体装置の製造方法
JPS61164257A (ja) * 1985-01-16 1986-07-24 Nec Corp 半導体装置
US4862245A (en) * 1985-04-18 1989-08-29 International Business Machines Corporation Package semiconductor chip
JPH01220837A (ja) * 1988-02-29 1989-09-04 Nec Corp 半導体集積回路装置
JPH01272144A (ja) * 1988-04-25 1989-10-31 Hitachi Ltd 半導体装置とその組立方法
JP2855719B2 (ja) * 1989-03-20 1999-02-10 セイコーエプソン株式会社 半導体装置
JPH03109760A (ja) * 1989-09-25 1991-05-09 Sharp Corp 半導体装置
US5012323A (en) * 1989-11-20 1991-04-30 Micron Technology, Inc. Double-die semiconductor package having a back-bonded die and a face-bonded die interconnected on a single leadframe
KR920702024A (ko) * 1990-03-15 1992-08-12 세끼사와 요시 다수의 칩을 갖는 반도체 장치
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
JPH04155954A (ja) * 1990-10-19 1992-05-28 Nec Kyushu Ltd 半導体装置
JPH04179264A (ja) * 1990-11-14 1992-06-25 Hitachi Ltd 樹脂封止型半導体装置
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
JP2843464B2 (ja) * 1992-09-01 1999-01-06 シャープ株式会社 固体撮像装置
US5479051A (en) * 1992-10-09 1995-12-26 Fujitsu Limited Semiconductor device having a plurality of semiconductor chips
US5291061A (en) * 1993-04-06 1994-03-01 Micron Semiconductor, Inc. Multi-chip stacked devices
JPH0730051A (ja) * 1993-07-09 1995-01-31 Fujitsu Ltd 半導体装置
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157826A (ja) * 2005-12-01 2007-06-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法、並びにそのリードフレーム

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