JP5229450B2 - 半導体集積回路装置及び半導体集積回路装置のレイアウト方法 - Google Patents

Description

本発明は、半導体集積回路装置、データ記録装置及び半導体集積回路装置のレイアウト方法に関する。

自動車の走行中の画像データを一定時間間隔で１次記憶装置に記録し、事故等のイベントが発生した時に、そのイベントの前後の一定時間の画像データをＳＤＲＡＭ等の１次記憶装置からＣＦメモリカード等の２次記憶装置に転送して記録するドライブレコーダが利用されている。従来、事故の様子を記録するために、走行中の自動車の前方を向いた１台のカメラにより画像データが撮影されていた。一方、走行中のドライバの様子を撮影することにより、ドライバの事故防止に対する意識を向上すること等を目的として、２台のカメラを装備し、前方の画像だけでなく車内の画像も同時に記録するドライブレコーダが使用されるようになってきた。２台のカメラを装備した場合、両カメラが撮影した画像データに関して同期をとり、同時刻に撮影した画像データを対応づけて記録することが信頼性を保証する上で重要である。また、両カメラが撮影した画像データが干渉しあう等することにより、画像データが壊れるようなことになっては、記録された画像を証拠として使用することができなくなる。
特開２００５−２５９０４１号公報

従って、ドライブレコーダのように、証拠能力が重要視されるデータ記録装置においては、画像データの信頼性をシステム的に保証するだけでなく、データ記録装置に使用される半導体集積回路装置のレイアウトにも十分配慮しなければならない。

本発明は、以上のような問題点に鑑みてなされたものであり、少なくとも２つの画像データインターフェースを有し、画像データの信頼性の観点から画像データインターフェース及びメモリインターフェースについての有効な配置を行った半導体集積回路装置を提供することを目的とする。

（１）本発明は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域と、を有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第１の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第２の画像データインターフェース部とを含み、
前記第１の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第１の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第２の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第１の辺と対向する第２の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。

画像データは、例えば、カメラモジュール等が撮影した画像データそのものであってもよいし、当該画像データにＪＰＥＧエンコードやＩＰ変換（インタレース／プログレッシブ変換）等の変換処理を施した画像データであってもよい。

半導体チップを含む半導体集積回路装置は、例えば、半導体チップそのものでもよいし、半導体チップをパッケージングした半導体デバイスであってもよいし、本発明に係る半導体チップと他の半導体チップを搭載した半導体デバイスであってもよい。

本発明によれば、第１の画像データインターフェース部と第２の画像データインターフェース部を対向する辺に沿って周辺部に配置することにより、信号線の接続を手配線で行う場合はいうまでもなく、自動配線ツールにより配線させる場合であっても、第１の画像データインターフェース部に接続される配線のための配線領域と第２の画像データインターフェース部に接続される配線のための配線領域の重複部分を削減することができる。その結果、配線効率が高くなり配線領域を小さくすることができるため、半導体チップの面積コストを削減することができる。また、配線領域の重複部分を削減することにより、第１の画像データインターフェース部及び第２の画像データインターフェース部から前記半導体チップの内部に供給される２つの画像データ間の干渉や画像データへのノイズの重畳を効果的に防止することができるとともに、配線の寄生容量に伴う信号伝搬遅延の増大を抑制することができるので、高速動作を実現することが可能となる。

さらに、本発明に係る半導体集積回路装置をデータ記録装置に使用し、前方と後方の画像を撮影するような場合は、データ記録装置の基板上において、第１の画像データインターフェース部に接続される第１の外部デバイス（カメラモジュール等）と第２の画像データインターフェース部に接続される第２の外部デバイス（カメラモジュール等）の間に本発明に係る半導体集積回路装置を配置すれば、各外部デバイスと本発明に係る半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。

（２）本発明に係る半導体集積回路装置は、
前記第２の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記第１の画像データインターフェース部の複数の電極部及び複数の入出力バッファと対向して配置されることを特徴とする。

本発明によれば、第１の画像データインターフェース部に接続される配線と第２の画像データインターフェース部に接続される配線の長さをほぼ等しくすることができるため、これらの配線の寄生容量に伴う信号伝搬遅延をほぼ等しくすることができる。その結果、第１の画像データインターフェース部から供給される画像データと第２の画像データインターフェース部から供給される画像データを非同期に処理する場合であっても半導体チップの内部で同期させて処理する場合であっても、両者の画像データの対応関係を誤ることなく変換処理を行い、１次記憶装置に記録することができる。

（３）本発明に係る半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記第１の画像データインターフェース部及び前記第２の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の１次記憶装置に記録し、記録した画像データを前記１次記憶装置から読み出すための１次記憶用インターフェースを提供する第１のメモリインターフェース部を含み、
前記第１のメモリインターフェース部の複数の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第３の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。

第１のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第１の辺に沿って設けられている電極領域及び入出力バッファ領域と、第３の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。

また、第１のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第２の辺に沿って設けられている電極領域及び入出力バッファ領域と、第３の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。

また、第１のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第１の辺に沿って設けられている電極領域及び入出力バッファ領域と、第２の辺に沿って設けられている電極領域及び入出力バッファ領域と、第３の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。

本発明によれば、第１のメモリインターフェース部を第１の画像データインターフェース部及び第２の画像データインターフェース部が配置される辺と異なる辺に沿って配置するので、第１の画像データインターフェース部又第２の画像データインターフェース部から第１のメモリインターフェース部へ向かうデータ線の配線が、他のモジュールや配線で混み合う可能性が高い中心付近を通らないで済むため、配線効率を高くすることができるだけでなく、画像データにノイズが重畳される可能性を低減することができる。

また、本発明に係る半導体集積回路装置を使用するデータ記録装置の基板上において、第１の画像データインターフェース部に接続される第１の外部デバイス（カメラモジュール等）、第２の画像データインターフェース部に接続される第２の外部デバイス（カメラモジュール等）、１次記憶装置（ＳＤＲＡＭ等）をそれぞれ半導体チップの第１の辺、第２の辺、第３の辺に対向して配置すれば、第１の外部デバイス、第２の外部デバイス、１次記憶装置と本発明に係る半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。

（４）本発明に係る半導体集積回路装置は、
前記第１の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第１の辺と第３の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置され、
前記第２の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第２の辺と第３の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする。

半導体チップの第１の辺と第３の辺が交差する付近に寄せて配置されるとは、半導体チップの第３の辺と対向する辺を第４の辺とした時、少なくとも、第１の辺と第４の辺が交差する付近よりも第１の辺と第３の辺が交差する付近寄りに配置されていればよい。例えば、第１の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、過半数の電極部の中心点から第１の辺と第３の辺が交差する頂点までの距離が第１の辺と第４の辺が交差する頂点までの距離よりも短くなるように電極領域及び入出力バッファ領域に配置されるようにしてもよい。好ましくは、第１の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、半導体チップの第１の辺と第３の辺が交差する頂点に近い所定の範囲の電極領域及び入出力バッファ領域に配置されるのがよい。例えば、当該複数の電極部は、ボンディングの困難性により電極部を配置することができない第１の辺と第３の辺が交差する頂点付近の電極領域を除き、当該頂点にできる限り近い電極領域に順番に配置するのが好ましい。また、当該複数の入出力バッファは、レイアウトの都合上入出力バッファを配置することができない第１の辺と第３の辺が交差する頂点付近の入出力バッファ領域を除き当該頂点にできる限り近い入出力バッファ領域に電極部と対応させて順番に配置するのが好ましい。

同様に、半導体チップの第２の辺と第３の辺が交差する付近に寄せて配置されるとは、半導体チップの第３の辺と対向する辺を第４の辺とした時、少なくとも、第２の辺と第４の辺が交差する付近よりも第２の辺と第３の辺が交差する付近寄りに配置されていればよい。例えば、第２の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、過半数の電極部の中心点から第２の辺と第３の辺が交差する頂点までの距離が第２の辺と第４の辺が交差する頂点までの距離よりも短くなるように電極領域及び入出力バッファ領域に配置されるようにしてもよい。好ましくは、第２の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、半導体チップの第２の辺と第３の辺が交差する頂点に近い所定の範囲の電極領域及び入出力バッファ領域に配置されるのがよい。例えば、当該複数の電極部は、ボンディングの困難性により電極部を配置することができない第２の辺と第３の辺が交差する頂点付近の電極領域を除き、当該頂点にできる限り近い電極領域に順番に配置するのが好ましい。また、当該複数の入出力バッファは、レイアウトの都合上入出力バッファを配置することができない第２の辺と第３の辺が交差する頂点付近の入出力バッファ領域を除き当該頂点にできる限り近い入出力バッファ領域に電極部と対応させて順番に配置するのが好ましい。

本発明によれば、第１の画像データインターフェース部及び第２の画像データインターフェース部と第１のメモリインターフェース部の距離を短くすることができる。従って、第１の外部デバイス（カメラモジュール等）及び第２の外部デバイス（カメラモジュール等）から第１の画像データインターフェース部及び第２の画像データインターフェース部を介してそれぞれ供給された画像データを、第１のメモリインターフェース部を介して１次記憶装置に記録することを想定すると、第１の画像データインターフェース部及び第２の画像データインターフェース部に接続される配線の長さを短くすることができるので、配線効率を高くすることができる。さらに、配線の長さを短くすることにより、１次記憶装置への記録動作を高速化することができるので、単位時間あたりの保存可能な画像データ数を多くすることも可能であり、本発明に係る半導体集積回路装置を使用すれば信頼性および証拠能力の高いデータ記録装置を提供することができる。

（５）本発明に係る半導体集積回路装置は、
前記半導体チップの第１の辺と第３の辺が交差する付近の入出力バッファ領域において、前記第１の画像データインターフェース部の電源供給線と前記第１のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第２の辺と第３の辺が交差する付近の入出力バッファ領域において、前記第２の画像データインターフェース部の電源供給線と前記第１のメモリインターフェース部の電源供給線が分離されることを特徴とする。

本発明によれば、第１の画像データインターフェース部及び第２の画像データインターフェース部の動作電圧と第１のメモリインターフェース部の動作電圧が異なるような場合であっても、有効に使用できない角付近の入出力バッファ領域を使用して電源分離を実現することができる。

（６）本発明に係る半導体集積回路装置は、
請求項３乃至５のいずれかにおいて、
前記第１のメモリインターフェース部は、
前記１次記憶用インターフェースと、前記１次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の２次記憶装置に記録するための２次記憶用インターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも１つの電極部を含むことを特徴とする。

本発明によれば、第１のメモリインターフェース部から第２のメモリインターフェース部へ向かうデータ線が不要となり、配線領域を削減することができるので、配線効率を高くすることができる。

（７）本発明に係る半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記１次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の２次記憶装置に記録するための２次記憶用インターフェースを提供する第２のメモリインターフェース部を含み、
前記第２のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第３の辺と対向する第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。

第２のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第１の辺に沿って設けられている電極領域及び入出力バッファ領域と、第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。

また、第２のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第２の辺に沿って設けられている電極領域及び入出力バッファ領域と、第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。

また、第２のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第１の辺に沿って設けられている電極領域及び入出力バッファ領域と、第２の辺に沿って設けられている電極領域及び入出力バッファ領域と、第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。

本発明によれば、第１の画像データインターフェース部及び第２の画像データインターフェース部から第１のメモリインターフェース部へ向かうデータ線のための配線領域と、第１のメモリインターフェース部から第２のメモリインターフェース部へ向かうデータ線のための配線領域の重複部分を効果的に削減することができる。

また、本発明に係る集積回路装置をデータ記録装置に使用する場合、一般に、１次記憶装置（ＳＤＲＡＭ等）に対する記録動作の方が２次記憶装置（ＣＦメモリカード、ＳＤメモリカード等）に対する記録動作に比べて圧倒的に高速に行う必要があるが、第１の画像データインターフェース部及び第２の画像データインターフェース部を第１のメモリインターフェース部の近くに配置することにより、第１のメモリインターフェース部を介して画像データを１次記憶装置に記録する動作を高速化することができる。

さらに、本発明に係る半導体集積回路装置を使用するデータ記録装置の基板上において、第１の画像データインターフェース部に接続される第１の外部デバイス（カメラモジュール等）、第２の画像データインターフェース部に接続される第２の外部デバイス（カメラモジュール等）、１次記憶装置、２次記憶装置をそれぞれ半導体チップの第１の辺、第２の辺、第３の辺、第４の辺に対向して配置すれば、第１の外部デバイス、第２の外部デバイス、１次記憶装置、２次記憶装置と本発明に係る半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。

（８）本発明に係る半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記２次記憶用インターフェース又は前記１次記憶用インターフェースを提供する第３のメモリインターフェース部を含み、
前記第３のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。

本発明によれば、第３のメモリインターフェース部が２次記憶用インターフェースを提供する場合には、第１の画像データインターフェース部及び第２の画像データインターフェース部から第１のメモリインターフェース部へ向かうデータ線のための配線領域と、第１のメモリインターフェース部から第３のメモリインターフェース部へ向かうデータ線のための配線領域の重複部分を効果的に削減することができる。

また、第３のメモリインターフェース部が２次記憶用インターフェースを提供する場合には、本発明に係る半導体集積回路装置を使用するデータ記録装置の基板上において、第１の画像データインターフェース部に接続される第１の外部デバイス（カメラモジュール等）、第２の画像データインターフェース部に接続される第２の外部デバイス（カメラモジュール等）、１次記憶装置、２次記憶装置をそれぞれ半導体チップの第１の辺、第２の辺、第３の辺、第４の辺に対向して配置すれば、第１の外部デバイス、第２の外部デバイス、１次記憶装置、２次記憶装置と本発明に係る半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。

（９）本発明に係る半導体集積回路装置は、
前記第３のメモリインターフェース部の電極部の一部及び複数の入出力バッファの一部は、前記第１の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。

第３のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第１の辺に沿って設けられている電極領域及び入出力バッファ領域と、第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。

また、第２のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第２の辺に沿って設けられている電極領域及び入出力バッファ領域と、第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置され、かつ、第３のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第１の辺に沿って設けられている電極領域及び入出力バッファ領域と、第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。

第３のメモリインターフェース部に接続される２次記憶装置又は１次記憶装置は、例えば、ＵＳＢメモリであってもよい。この場合、ＵＳＢコントローラを第４の辺と第１の辺が交差するコーナー付近に配置し、第３のメモリインターフェース部の電極部の一部及び入出力バッファの一部を第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置し、第３のメモリインターフェース部の電極部の残りの部分及び入出力バッファの残りの部分を第１の辺に沿って設けられている電極領域及び入出力バッファ領域に配置するようにしてもよい。このように配置することにより、ＵＳＢコントローラと第３のメモリインターフェース部を接続する配線の長さを短くすることができる。

（１０）本発明に係る半導体集積回路装置は、
前記第１の画像データインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第１の画像処理部と、
前記第２の画像データインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第２の画像処理部とを含み、
前記第１の画像処理部は、前記第１の画像データインターフェース部の隣に配置され、
前記第２の画像処理部は、前記第２の画像データインターフェース部の隣に配置されることを特徴とする。

本発明によれば、第１の画像データインターフェース部から第１の画像処理部へ向かうデータ線の配線及び第２の画像データインターフェース部から第２の画像処理部へ向かうデータ線の配線の長さを短くすることができるので、配線領域の削減及び画像処理の高速化を実現することができる。

（１１）本発明に係る半導体集積回路装置は、
前記第１の画像データインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第１のＡＤ変換部と、
前記第２の画像データインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第２のＡＤ変換部とを含み、
前記第１のＡＤ変換部は、前記第１の画像データインターフェース部の隣に配置され、
前記第２のＡＤ変換部は、前記第２の画像データインターフェース部の隣に配置されることを特徴とする。

本発明によれば、第１の画像データインターフェース部から第１のＡＤ変換部へ向かうデータ線の配線及び第２の画像データインターフェース部から第２のＡＤ変換部へ向かうデータ線の配線の長さを短くすることができるので、配線領域の削減を実現することができる。

（１２）本発明に係る半導体集積回路装置は、
前記第１のＡＤ変換部が変換したデジタル画像データに変換処理を施す第１の画像処理部と、
前記第２のＡＤ変換部が変換したデジタル画像データに変換処理を施す第２の画像処理部とを含み、
前記第１の画像処理部は、前記第１の画像データインターフェース部の隣に配置され、
前記第２の画像処理部は、前記第２の画像データインターフェース部の隣に配置されることを特徴とする。

本発明によれば、第１の画像データインターフェース部及び第２の画像データインターフェース部がアナログ画像データ入力とデジタル画像データ入力の両方が可能であるような場合であっても、第１の画像データインターフェース部から第１のＡＤ変換部へ向かうデータ線の配線、第１の画像データインターフェース部から第１の画像処理部へ向かうデータ線の配線、第２の画像データインターフェース部から第２のＡＤ変換部へ向かうデータ線の配線、第２の画像データインターフェース部から第２の画像処理部へ向かうデータ線の配線の長さをすべて短くすることができる。従って、配線領域を削減することができるので、配線効率を高くすることができる。

（１３）本発明に係る半導体集積回路装置は、
前記第１の画像データインターフェース部は、
前記半導体チップの外部の第１のカメラモジュールが撮影した画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの内部に供給するためのインターフェースを提供し、
前記第２の画像データインターフェース部は、
前記半導体チップの外部の第２のカメラモジュールが撮影した画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの内部に供給するためのインターフェースを提供することを特徴とする。

（１４）本発明は、
上記記載の半導体集積回路装置と、第１のカメラモジュールと、第２のカメラモジュールと、１次記憶装置と、２次記憶装置とを含むことを特徴とするデータ記録装置である。

（１５）本発明は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第１の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第２の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第１の画像データインターフェース部及び前記第２の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の１次記憶装置に記録し、記録した画像データを前記１次記憶装置から読み出すためのインターフェースを提供する第１のメモリインターフェース部とを含み、
前記半導体チップの第１の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第１の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第１の辺と対向する第２の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第２の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第３の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第１のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする。

本実施の形態の半導体集積回路装置は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第１のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第１のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第２のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第２のカメラインターフェース部とを含み、
前記第１のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第１の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第２のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第１の辺と対向する第２の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。

半導体チップを含む半導体集積回路装置は、例えば、半導体チップそのものでもよいし、半導体チップをパッケージングした半導体デバイスであってもよいし、本実施の形態の半導体チップと他の半導体チップを搭載した半導体デバイスであってもよい。

本実施の形態によれば、第１のカメラインターフェース部と第２のカメラインターフェース部を対向する辺に沿って周辺部に配置することにより、信号線の接続を手配線で行う場合はいうまでもなく、自動配線ツールにより配線させる場合であっても、第１のカメラインターフェース部に接続される配線のための配線領域と第２のカメラインターフェース部に接続される配線のための配線領域の重複部分を削減することができる。その結果、配線効率が高くなり配線領域を小さくすることができるため、半導体チップの面積コストを削減することができる。また、配線領域の重複部分を削減することにより、第１のカメラインターフェース部及び第２のカメラインターフェース部から前記半導体チップの内部に供給される２つの画像データ間の干渉や画像データへのノイズの重畳を効果的に防止することができるとともに、配線の寄生容量に伴う信号伝搬遅延の増大を抑制することができるので、高速動作を実現することが可能となる。

さらに、本実施の形態の半導体集積回路装置をデータ記録装置に使用し、前方と後方の画像を撮影するような場合は、データ記録装置の基板上において、２つのカメラモジュールの間に本実施の形態の半導体集積回路装置を配置すれば、各カメラモジュールと本実施の形態の半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。

本実施の形態の半導体集積回路装置は、
前記第２のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記第１のカメラインターフェース部の複数の電極部及び複数の入出力バッファと対向して配置されることを特徴とする。

本実施の形態によれば、第１のカメラインターフェース部に接続される配線と第２のカメラインターフェース部に接続される配線の長さをほぼ等しくすることができるため、これらの配線の寄生容量に伴う信号伝搬遅延をほぼ等しくすることができる。その結果、第１のカメラモジュールと第２のカメラモジュールがそれぞれ撮影する画像データを非同期に処理する場合であっても半導体チップの内部で同期させて処理する場合であっても、両者の画像データの対応関係を誤ることなく変換処理を行い、１次記憶装置に記録することができる。

本実施の形態の半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記第１のカメラインターフェース部及び前記第２のカメラインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の１次記憶装置に記録し、記録した画像データを前記１次記憶装置から読み出すための１次記憶用インターフェースを提供する第１のメモリインターフェース部を含み、
前記第１のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第３の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。

本実施の形態によれば、第１のメモリインターフェース部を第１のカメラインターフェース部及び第２のカメラインターフェース部が配置される辺と異なる辺に沿って配置するので、第１のカメラインターフェース部又第２のカメラインターフェース部から第１のメモリインターフェース部へ向かうデータ線の配線が、他のモジュールや配線で混み合う可能性が高い中心付近を通らないで済むため、配線効率を高くすることができるだけでなく、画像データにノイズが重畳される可能性を低減することができる。

また、本実施の形態の半導体集積回路装置を使用するデータ記録装置の基板上において、第１のカメラモジュール、第２のカメラモジュール、１次記憶装置をそれぞれ半導体チップの第１の辺、第２の辺、第３の辺に対向して配置すれば、第１のカメラモジュール、第２のカメラモジュール、１次記憶装置と本実施の形態の半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。

本実施の形態の半導体集積回路装置は、
前記第１のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第１の辺と第３の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置され、
前記第２のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第２の辺と第３の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする。

半導体チップの第１の辺と第３の辺が交差する付近に寄せて配置されるとは、半導体チップの第３の辺と対向する辺を第４の辺とした時、少なくとも、第１の辺と第４の辺が交差する付近よりも第１の辺と第３の辺が交差する付近寄りに配置されていればよい。例えば、第１のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、過半数の電極部の中心点から第１の辺と第３の辺が交差する頂点までの距離が第１の辺と第４の辺が交差する頂点までの距離よりも短くなるように電極領域及び入出力バッファ領域に配置されるようにしてもよい。好ましくは、第１のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、半導体チップの第１の辺と第３の辺が交差する頂点に近い所定の範囲の電極領域及び入出力バッファ領域に配置されるのがよい。例えば、当該複数の電極部は、ボンディングの困難性により電極部を配置することができない第１の辺と第３の辺が交差する頂点付近の電極領域を除き、当該頂点にできる限り近い電極領域に順番に配置するのが好ましい。また、当該複数の入出力バッファは、レイアウトの都合上入出力バッファを配置することができない第１の辺と第３の辺が交差する頂点付近の入出力バッファ領域を除き当該頂点にできる限り近い入出力バッファ領域に電極部と対応させて順番に配置するのが好ましい。

同様に、半導体チップの第２の辺と第３の辺が交差する付近に寄せて配置されるとは、半導体チップの第３の辺と対向する辺を第４の辺とした時、少なくとも、第２の辺と第４の辺が交差する付近よりも第２の辺と第３の辺が交差する付近寄りに配置されていればよい。例えば、第２のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、過半数の電極部の中心点から第２の辺と第３の辺が交差する頂点までの距離が第２の辺と第４の辺が交差する頂点までの距離よりも短くなるように電極領域及び入出力バッファ領域に配置されるようにしてもよい。好ましくは、第２のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、半導体チップの第２の辺と第３の辺が交差する頂点に近い所定の範囲の電極領域及び入出力バッファ領域に配置されるのがよい。例えば、当該複数の電極部は、ボンディングの困難性により電極部を配置することができない第２の辺と第３の辺が交差する頂点付近の電極領域を除き、当該頂点にできる限り近い電極領域に順番に配置するのが好ましい。また、当該複数の入出力バッファは、レイアウトの都合上入出力バッファを配置することができない第２の辺と第３の辺が交差する頂点付近の入出力バッファ領域を除き当該頂点にできる限り近い入出力バッファ領域に電極部と対応させて順番に配置するのが好ましい。

本実施の形態によれば、第１のカメラインターフェース部及び第２のカメラインターフェース部と第１のメモリインターフェース部の距離を短くすることができる。従って、２つのカメラモジュールが撮影し、第１のカメラインターフェース部及び第２のカメラインターフェース部を介してそれぞれ供給された画像データを、第１のメモリインターフェース部を介して１次記憶装置に記録することを想定すると、第１のカメラインターフェース部及び第２のカメラインターフェース部に接続される配線の長さを短くすることができるので、配線効率を高くすることができる。さらに、配線の長さを短くすることにより、１次記憶装置への記録動作を高速化することができるので、単位時間あたりの保存可能な画像データ数を多くすることも可能であり、本実施の形態の半導体集積回路装置を使用すれば信頼性および証拠能力の高いデータ記録装置を提供することができる。

本実施の形態の半導体集積回路装置は、
前記半導体チップの第１の辺と第３の辺が交差する付近の入出力バッファ領域において、前記第１のカメラインターフェース部の電源供給線と前記第１のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第２の辺と第３の辺が交差する付近の入出力バッファ領域において、前記第２のカメラインターフェース部の電源供給線と前記第１のメモリインターフェース部の電源供給線が分離されることを特徴とする。

本実施の形態によれば、第１のカメラインターフェース部及び第２のカメラインターフェース部の動作電圧と第１のメモリインターフェース部の動作電圧が異なるような場合であっても、有効に使用できない角付近の入出力バッファ領域を使用して電源分離を実現することができる。

本実施の形態の半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記１次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の２次記憶装置に記録するためのインターフェースを提供する第２のメモリインターフェース部を含み、
前記第２のメモリインターフェース部の電極部及び複数の入出力バッファは、
前記半導体チップの第３の辺と対向する第４の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。

本実施の形態によれば、第１のカメラインターフェース部及び第２のカメラインターフェース部から第１のメモリインターフェース部へ向かうデータ線のための配線領域と、第１のメモリインターフェース部から第２のメモリインターフェース部へ向かうデータ線のための配線領域の重複部分を効果的に削減することができる。

また、本実施の形態の集積回路装置をデータ記録装置に使用する場合、一般に、１次記憶装置に対する記録動作の方が２次記憶装置に対する記録動作に比べて圧倒的に高速に行う必要があるが、第１のカメラインターフェース部及び第２のカメラインターフェース部を第１のメモリインターフェース部の近くに配置することにより、第１のメモリインターフェース部を介して画像データを１次記憶装置に記録する動作を高速化することができる。

さらに、本実施の形態の半導体集積回路装置を使用するデータ記録装置の基板上において、第１のカメラモジュール、第２のカメラモジュール、１次記憶装置、２次記憶装置をそれぞれ半導体チップの第１の辺、第２の辺、第３の辺、第４の辺に対向して配置すれば、第１のカメラモジュール、第２のカメラモジュール、１次記憶装置、２次記憶装置と本実施の形態の半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。

本実施の形態の半導体集積回路装置は、
前記第１のメモリインターフェース部は、
前記１次記憶用インターフェースと、前記１次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の２次記憶装置に記録するためのインターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも１つの電極部を含むことを特徴とする。

本実施の形態によれば、第１のメモリインターフェース部から第２のメモリインターフェース部へ向かうデータ線が不要となり、配線領域を削減することができるので、配線効率を高くすることができる。

本実施の形態の半導体集積回路装置は、
前記第１のカメラインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第１の画像処理部と、
前記第２のカメラインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第２の画像処理部とを含み、
前記第１の画像処理部は、前記第１のカメラインターフェース部の隣に配置され、
前記第２の画像処理部は、前記第２のカメラインターフェース部の隣に配置されることを特徴とする。

本実施の形態によれば、第１のカメラインターフェース部から第１の画像処理部へ向かうデータ線の配線及び第２のカメラインターフェース部から第２の画像処理部へ向かうデータ線の配線の長さを短くすることができるので、配線領域の削減及び画像処理の高速化を実現することができる。

本実施の形態の半導体集積回路装置は、
前記第１のカメラインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第１のＡＤ変換部と、
前記第２のカメラインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第２のＡＤ変換部とを含み、
前記第１のＡＤ変換部は、前記第１のカメラインターフェース部の隣に配置され、
前記第２のＡＤ変換部は、前記第２のカメラインターフェース部の隣に配置されることを特徴とする。

本実施の形態によれば、第１のカメラインターフェース部から第１のＡＤ変換部へ向かうデータ線の配線及び第２のカメラインターフェース部から第２のＡＤ変換部へ向かうデータ線の配線の長さを短くすることができるので、配線領域の削減を実現することができる。

本実施の形態の半導体集積回路装置は、
前記第１のＡＤ変換部が変換したデジタル画像データに変換処理を施す第１の画像処理部と、
前記第２のＡＤ変換部が変換したデジタル画像データに変換処理を施す第２の画像処理部とを含み、
前記第１の画像処理部は、前記第１のカメラインターフェース部の隣に配置され、
前記第２の画像処理部は、前記第２のカメラインターフェース部の隣に配置されることを特徴とする。

本実施の形態によれば、第１のカメラインターフェース部及び第２のカメラインターフェース部がアナログ画像データ入力とデジタル画像データ入力の両方が可能であるような場合であっても、第１のカメラインターフェース部から第１のＡＤ変換部へ向かうデータ線の配線、第１のカメラインターフェース部から第１の画像処理部へ向かうデータ線の配線、第２のカメラインターフェース部から第２のＡＤ変換部へ向かうデータ線の配線、第２のカメラインターフェース部から第２の画像処理部へ向かうデータ線の配線の長さをすべて短くすることができる。従って、配線領域を削減することができるので、配線効率を高くすることができる。

本実施の形態は、
上記のいずれかに記載された半導体集積回路装置と、第１のカメラモジュールと、第２のカメラモジュールと、１次記憶装置と、２次記憶装置とを含むことを特徴とするデータ記録装置である。

本実施の形態は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第１のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第１のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第２のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第２のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第１のカメラインターフェース部及び前記第２のカメラインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の１次記憶装置に記録し、記録した画像データを前記１次記憶装置から読み出すためのインターフェースを提供する第１のメモリインターフェース部とを含み、
前記半導体チップの第１の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第１のカメラインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第１の辺と対向する第２の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第２のカメラインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第３の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第１のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする半導体集積回路装置のレイアウト方法である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．半導体集積回路装置
図１は、本実施の形態の半導体集積回路装置の機能ブロック図である。半導体集積回路装置１０は、ＣＰＵ１００、メモリコントローラ１５０及びＲＯＭ１８０を含んでもよい。ＣＰＵ１００は、メモリコントローラ１５０を介してＲＯＭ１８０に格納されたプログラムを読み出し、当該プログラムを構成する各命令を実行することにより、半導体集積回路装置１０の動作を制御する。

半導体集積回路装置１０は、第１の画像データインターフェース部として機能する第１のカメラインターフェース部１１０を含む。第１のカメラインターフェース部１１０は、第１のカメラモジュール２０が撮影した画像データ２２を半導体集積回路装置１０の内部に供給するためのインターフェースを提供する。第１のカメラインターフェース部１１０は、例えば、画像データ２２がデジタル画像データである場合は、半導体集積回路装置１０の内部電源電圧に適合するように画像データ２２の電圧レベルをシフトさせるレベルシフタであってもよいし、画像データ２２の電圧レベルが半導体集積回路装置１０の内部電源電圧に適合している場合は単なるデジタル入力バッファであってもよい。また、画像データ２２がアナログ画像データである場合はアナログ入力バッファであってもよい。

半導体集積回路装置１０は、第１の画像処理部１２０を含む。第１の画像処理部１２０は、第１のカメラインターフェース部１１０が出力する画像データ１１２に変換処理を施す。第１の画像処理部１２０は、例えば、静止画像データを圧縮又は伸長するＪＰＥＧエンコーダ／デコーダ、動画像データを圧縮又は伸長するＭＰＥＧエンコーダ／デコーダ、ＩＰ（Interlace to Progressive）変換器などであってもよい。なお、画像データ２２がアナログ画像データである場合は、第１のカメラインターフェース部１１０（例えば、アナログ入力バッファ）の出力にＡＤ変換器を接続し、アナログ画像データをデジタル画像データに変換した後、第１の画像処理部１２０に供給するようにしてもよい。

半導体集積回路装置１０は、第２の画像データインターフェース部として機能する第２のカメラインターフェース部１３０を含む。第２のカメラインターフェース部１３０は、第２のカメラモジュール３０が撮影した画像データ３２を半導体集積回路装置１０の内部に供給するためのインターフェースを提供する。第２のカメラインターフェース部１３０は、例えば、画像データ３２がデジタル画像データである場合は、半導体集積回路装置１０の内部電源電圧に適合するように画像データ３２の電圧レベルをシフトさせるレベルシフタであってもよいし、画像データ３２の電圧レベルが半導体集積回路装置１０の内部電源電圧に適合している場合は単なるデジタル入力バッファであってもよい。また、画像データ３２がアナログ画像データである場合はアナログ入力バッファであってもよい。なお、第１のカメラインターフェース部１１０と第２のカメラインターフェース部１３０は同一の構成である必要はなく、例えば、画像データ２２と画像データ３２が異なるビット数のデジタル画像データである場合や、一方がアナログ画像データであり、他方がデジタル画像データであるような場合には、異なる構成であってもよい。

半導体集積回路装置１０は、第２の画像処理部１４０を含む。第２の画像処理部１４０は、第２のカメラインターフェース部１３０が出力する画像データ１３２に変換処理を施す。第２の画像処理部１４０は、例えば、静止画像データを圧縮又は伸長するＪＰＥＧエンコーダ／デコーダ、動画像データを圧縮又は伸長するＭＰＥＧエンコーダ／デコーダ、ＩＰ変換器などであってもよい。なお、画像データ３２がアナログ画像データである場合は、第２のカメラインターフェース部１３０（例えば、アナログ入力バッファ）の出力にＡＤ変換器を接続し、アナログ画像データをデジタル画像データに変換した後、第２の画像処理部１４０に供給するようにしてもよい。

半導体集積回路装置１０は、第１のメモリインターフェース部１６０を含む。第１のメモリインターフェース部１６０は、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０が内部に供給する画像データ１１２、１３２又は画像データ１１２、１３２に変換処理を施した画像データ１２２、１４２を１次記憶装置４０に記録し、記録した画像データを１次記憶装置４０から読み出すための１次記憶用インターフェースを提供する。第１のメモリインターフェース部１６０は、例えば、半導体集積回路装置１０の内部電源電圧又は１次記憶装置４０の電源電圧に適合するように画像データ１６２又は１５２の電圧レベルをシフトさせるレベルシフタであってもよいし、半導体集積回路装置１０の内部電源電圧と１次記憶装置４０の電源電圧が適合している場合は単なるデジタル入出力バッファであってもよい。

半導体集積回路装置１０は、第２のメモリインターフェース部１７０を含む。第２のメモリインターフェース部１７０は、１次記憶装置４０に記録された画像データ又は当該画像データに変換処理を施した画像データを２次記憶装置５０に記録するための２次記憶用インターフェースを提供する。第２のメモリインターフェース部１７０は、例えば、半導体集積回路装置１０の内部電源電圧又は２次記憶装置５０の電源電圧に適合するように画像データ１７２又は１５４の電圧レベルをシフトさせるレベルシフタであってもよいし、半導体集積回路装置１０の内部電源電圧と２次記憶装置５０の電源電圧が適合している場合は単なるデジタル入出力バッファであってもよい。

なお、半導体集積回路装置１０は、第１のカメラモジュール及び第２のカメラモジュールに対応する第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０を他のインターフェースに対応する第１の画像データインターフェース部及び第２の画像データインターフェース部に置き換えてもよい。例えば、第１の画像データインターフェース部及び第２の画像データインターフェース部は、ＪＰＥＧエンコーダＩＣやＩＰ変換用ＩＣに対応するインターフェースを有するようにしてもよい。 図２は、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合の動作フローの例を説明するための図である。以下、図１を参照しながら動作フローを説明する。

ＣＰＵ１００は、第１のカメラモジュール２０が一定時間間隔で撮影し供給する画像データ２２を第１のカメラインターフェース部１１０が受け取った画像データ１１２又は第１の画像処理部１２０が変換処理を施した画像データ１２２を、第１のメモリインターフェース部１６０を介して１次記憶装置４０の所定の記憶領域にサイクリックに順次記録する（ステップＳ１０）。

同様に、ＣＰＵ１００は、第２のカメラモジュール３０が一定時間間隔で撮影し供給する画像データ３２を第２のカメラインターフェース部１３０が受け取った画像データ１３２又は第２の画像処理部１４０が変換処理を施した画像データ１４２を、第１のメモリインターフェース部１６０を介して１次記憶装置４０の所定の記憶領域にサイクリックに順次記録する（ステップＳ１２）。

ステップＳ１０及びステップＳ１２において、第１の画像処理部１２０及び第２の画像処理部１４０がＤＭＡ（Direct Memory Access）転送機能を有する場合には、第１の画像処理部１２０及び第２の画像処理部１４０が第１のメモリインターフェース部１６０を介して画像データ１２２及び１４２を直接、１次記憶装置４０に記録することもできる。その場合、ＣＰＵ１００の負荷を低減することができる。

所定のイベント（例えば、図示しない加速度センサの出力が閾値を超える等のイベント）が発生するまで、ＣＰＵ１００は、１次記憶装置４０への画像データの記録を一定時間間隔で行う（ステップＳ１０〜Ｓ１４）。所定のイベントが発生すると、ＣＰＵ１００は、ステップＳ１０及びステップＳ１２で１次記憶装置４０に記録した画像データの一部（例えば、イベントが発生する１５秒前以降の画像データ）を順次読み出し（ステップＳ１６）、第２のメモリインターフェース部１７０を介して２次記憶装置５０に記録する（ステップＳ１８）。

同様に、ＣＰＵ１００は、第２のカメラモジュール３０が定期的に撮影し供給する画像データ３２を第２のカメラインターフェース部１３０が受け取った画像データ１３２又は第２の画像処理部１４０が変換処理を施した画像データ１４２を、第１のメモリインターフェース部１６０を介して１次記憶装置４０の所定の記憶領域にサイクリックに順次記録する（ステップＳ２２）。

２次記憶装置５０に一定数の画像データ（例えば、イベント発生前１５秒間及びイベント発生後５秒間の画像データ）を記録するまで、ＣＰＵ１００は、２次記憶装置５０及び１次記憶装置４０への画像データの記録を順次行う（ステップＳ１６〜Ｓ２４）。その結果、所定のイベント発生前後の必要な画像データを２次記憶装置５０に記録し、長期的に保存することが可能になる。

図３は、本実施の形態の半導体集積回路装置における第１のカメラインターフェース部及び第２のカメラインターフェース部の配置例を説明するための図である。本実施の形態の半導体集積回路装置に含まれる半導体チップ２００は、正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部２１２を配置するための電極領域２１０と、電極領域２１０に沿って複数の入出力バッファ２２２を配置するための入出力バッファ領域２２０とを有する。

電極部２１２は、半導体チップ２００の外部から信号を入力し、又は半導体チップ２００の外部に信号を出力するために使用される。入出力バッファ２２２は、電極部２１２と接続されており、電極部２１２に入力される信号の電圧レベルを半導体チップ２００の内部動作電圧レベルに適合させて内部に供給し、又は半導体チップ２００の内部動作電圧レベルを外部モジュールの動作電圧レベルに適合させて電極部２１２から出力するためのレベルシフタとして機能する。そのため、入出力バッファ２２２には、少なくとも、高電源電圧（ＨＶＤＤ）供給線、低電源電圧（ＬＶＤＤ）供給線及び接地電位（ＶＳＳ）供給線が備えられている。例えば、内部電源電圧がＬＶＤＤであり、外部モジュールの電源電圧がＨＶＤＤであるような場合、入出力バッファ２２２は、電源電圧をＨＶＤＤ（例えば、２．４Ｖ〜３．６Ｖ）からＬＶＤＤ（例えば、１．８Ｖ）に変換し、又はＬＶＤＤからＨＶＤＤに変換するレベルシフタとして機能する。また、外部モジュールの電源電圧と内部電源電圧が適合している場合は、高電源電圧供給線と低電源電圧供給線をショートさせて使用することにより、入出力バッファ２２２を単なるバッファとして機能させることもできる。なお、入出力バッファ２１２は、入力のみ可能なバッファであってもよいし、出力のみ可能なバッファであってもよいし、入出力が可能なバッファであってもよい。複数の入出力バッファ２２２を隣接して配置することにより、入出力バッファ領域２２０において、環状に接続される高電源電圧（ＨＶＤＤ）供給線２２４、低電源電圧（ＬＶＤＤ）供給線２２６、接地電位（ＶＳＳ）供給線２２８が形成され、所定の電極部２１２からＨＶＤＤ、ＬＶＤＤ、ＶＳＳの各電位が供給される。なお、半導体チップ２００の四隅付近には、入出力バッファ２２２を配置することができないので、各供給線が環状になるように各供給線のみ別途設けられる。

このように、第１のカメラインターフェース部１１０と第２のカメラインターフェース部１３０を対向する辺に沿って周辺部に配置することにより、信号線の接続を手配線で行う場合はいうまでもなく、自動配線ツールにより配線させる場合であっても、第１のカメラインターフェース部１１０に接続される配線のための配線領域と第２のカメラインターフェース部１３０に接続される配線のための配線領域の重複部分を削減することができる。その結果、配線効率が高くなり配線領域を小さくすることができるので、半導体チップ２００の面積コストを削減することができる。また、配線領域の重複部分を削減することにより、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０から半導体チップ２００の内部に供給される２つの画像データ間の干渉や画像データへのノイズの重畳を効果的に防止することができるとともに、配線の寄生容量に伴う信号伝搬遅延の増大を抑制することができるので、高速動作を実現することが可能となる。

図４は、本実施の形態の半導体集積回路装置における第１のカメラインターフェース部及び第２のカメラインターフェース部の他の配置例を説明するための図である。図３と同じ構成には同じ番号を付しており説明を省略する。第１のカメラインターフェース部１１０の複数の電極部２１２及び複数の入出力バッファ２２２は、半導体チップ２００の第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０の少なくとも一部に配置され、第２のカメラインターフェース部１３０の複数の電極部２１２及び複数の入出力バッファ２２２は、第２の辺（２４０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に第１のカメラインターフェース部１１０複数の電極部２１２及び複数の入出力バッファ２２２と対向して配置される。例えば、第１のカメラインターフェース部１１０の複数の電極部２１２及び複数の入出力バッファ２２２と第２のカメラインターフェース部１３０の複数の電極部２１２及び複数の入出力バッファ２２２は、半導体チップ２００の中心線２０２に対して線対称となる位置に配置される。また、第１のカメラインターフェース部１１０の電極部の数と第２のカメラインターフェース部１３０の電極部の数が異なるような場合は、例えば、第１のカメラインターフェース部１１０の中心に位置する電極部と第２のカメラインターフェース部１３０の中心に位置する電極部が半導体チップ２００の中心線２０２に対して線対称となるように配置される。

このように、第１のカメラインターフェース部１１０と第２のカメラインターフェース部１３０を対向する辺に沿って周辺部に対向して配置することにより、第１のカメラインターフェース部１１０に接続される配線と第２のカメラインターフェース部１３０に接続される配線の配線長をほぼ等しくすることができる（すなわち、図４においてこれらの配線を左右対称にする）ことが容易であり、これらの配線の寄生容量に伴う信号伝搬遅延をほぼ等しくすることができる。その結果、第１のカメラモジュールと第２のカメラモジュールがそれぞれ撮影する画像データを非同期に処理する場合であっても半導体チップ２００の内部で同期させて処理する場合であっても、両者の画像データの対応関係を誤ることなく変換処理を行い、１次記憶装置に記録することができる。従って、本実施の形態の半導体集積回路装置を使用すれば、信頼性および証拠能力の高いデータ記録装置を提供することができる。

図５は、本実施の形態の半導体集積回路装置における第１のカメラインターフェース部、第２のカメラインターフェース部及び第１のメモリインターフェース部の配置例を説明するための図である。図４と同じ構成には同じ番号を付しており説明を省略する。半導体チップ２００は、第１のカメラインターフェース部１１０、第２のカメラインターフェース部１３０に加えて、さらに第１のメモリインターフェース部１６０を含む。第１のメモリインターフェース部１６０は、複数の電極部２１２と複数の入出力バッファ２２２を含み、半導体チップ２００の第３の辺（２５０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０の少なくとも一部に配置される。第１のカメラインターフェース部１１０の複数の電極部２１２及び複数の入出力バッファ２２２は、半導体チップ２００の第１の辺（２３０）と第３の辺（２５０）が交差する付近に寄せて電極領域２１０及び入出力バッファ領域２２０に配置される。第２のカメラインターフェース部１３０の複数の電極部２１２及び複数の入出力バッファ２２２は、半導体チップ２００の第２の辺（２４０）と第３の辺（２５０）が交差する付近に寄せて電極領域２１０及び入出力バッファ領域２２０に配置される。

図２で説明したように、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０から第１のメモリインターフェース部１６０へ向かうデータの流れが存在する。このように、第１のカメラインターフェース部１１０と第２のカメラインターフェース部１３０を対向する辺に沿って第１のメモリインターフェース部１６０に近い位置に配置することにより、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０と第１のメモリインターフェース部１６０の距離を短くすることができる。従って、２つのカメラモジュールが撮影し、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０を介してそれぞれ供給された画像データを、第１のメモリインターフェース部１６０を介して１次記憶装置に記録することを想定すると、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０に接続される配線の長さを短くすることができるので、配線効率を高くすることができる。また、配線の長さを短くすることにより、第１のメモリインターフェース部１６０を介して画像データを１次記憶装置に記録する動作を高速化することができるので、単位時間あたりの保存可能な画像データ数を多くすることも可能であり、本実施の形態の半導体集積回路装置を使用すれば信頼性および証拠能力の高いデータ記録装置を提供することができる。

また、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０の動作電圧と第１のメモリインターフェース部１６０の動作電圧が異なるような場合、半導体チップ２００は、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０の電源と第１のメモリインターフェース部１６０の電源を分離するために、電源分離セル２３２及び２４２を含んでもよい。電源分離セルは、高電源電圧（ＨＶＤＤ）供給線、低電源電圧（ＬＶＤＤ）供給線、接地電位（ＶＳＳ）供給線の全部又は一部の配線を含まないセルである。電源分離セル２３２及び２４２は、高電源電圧（ＨＶＤＤ）供給線の配線のみ含んでいない。そのため、半導体チップ２００の第１の辺（２３０）と第３の辺（２５０）が交差する付近の入出力バッファ領域２２０において、第１のカメラインターフェース部１１０の電源供給線（高電源電圧供給線２２４）と第１のメモリインターフェース部１６０の電源供給線（高電源電圧供給線２５２）が分離され、半導体チップ２００の第２の辺（２４０）と第３の辺（２５０）が交差する付近の入出力バッファ領域２２０において、第２のカメラインターフェース部１３０の電源供給線（高電源電圧供給線２２４）と第１のメモリインターフェース部１６０の電源供給線（高電源電圧供給線２５２）が分離されている。

ここで、ボンディングの困難性により半導体チップ２００の四隅付近の電極領域には、電極部を密集させることができない。その結果、四隅付近の入出力バッファ領域に、多くの入出力バッファを置いてもすべてを電極部と対応させて有効に使用することができない。そこで、四隅付近の入出力バッファ領域に、電源分離セルを置くことにより、又は、電源配線を直接的に切断することにより、電源分離のための領域を新たに追加することなく電源分離を実現することができる。

図６は、本実施の形態の半導体集積回路装置における第１のカメラインターフェース部、第２のカメラインターフェース部、第１のメモリインターフェース部及び第２のメモリインターフェース部の配置例を説明するための図である。図５と同じ構成には同じ番号を付しており説明を省略する。半導体チップ２００は、第１のカメラインターフェース部１１０、第２のカメラインターフェース部１３０、第１のメモリインターフェース部１６０に加えて、さらに第２のメモリインターフェース部１７０を含む。第２のメモリインターフェース部１７０は、複数の電極部２１２と複数の入出力バッファ２２２を含み、半導体チップ２００の第３の辺（２５０）と対向する第４の辺（２６０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０の少なくとも一部に配置される。

図２で説明したように、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０から第１のメモリインターフェース部１６０へ向かうデータの流れと第１のメモリインターフェース部１６０から第２のメモリインターフェース部１７０へ向かうデータの流れが存在する。このように、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０が配置される２辺と異なる２辺に沿って第１のメモリインターフェース部１６０及び第２のメモリインターフェース部１７０を配置することにより、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０から第１のメモリインターフェース部１６０へ向かうデータ線のための配線領域と、第１のメモリインターフェース部１６０から第２のメモリインターフェース部１７０へ向かうデータ線のための配線領域の重複部分を効果的に削減することができる。

また、本実施の形態の集積回路装置をデータ記録装置に使用する場合、一般に、１次記憶装置に対する記録動作の方が２次記憶装置に対する記録動作に比べて圧倒的に高速に行う必要があるが、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０を第１のメモリインターフェース部１６０の近くに配置することにより、第１のメモリインターフェース部１６０を介して画像データを１次記憶装置に記録する動作を高速化することができる。

図７は、本実施の形態の半導体集積回路装置における第１のメモリインターフェース部が、１次記憶用インターフェースと２次記憶用インターフェースを選択信号により選択して提供する場合における、第１のメモリインターフェース部の配置例を説明するための図である。図５と同じ構成には同じ番号を付しており説明を省略する。第１のメモリインターフェース部１６０は、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０が半導体チップ２００の内部に供給する画像データ又は当該画像データに変換処理を施した画像データを半導体チップ２００の外部の１次記憶装置に記録し、記録した画像データを１次記憶装置から読み出すための１次記憶用インターフェースと、１次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを２次記憶装置に記録するための２次記憶用インターフェースのいずれかを選択して提供するための選択信号を半導体チップ２００の外部に出力するための電極部２５４及び２５６を含む。例えば、電極部２５４から出力する選択信号（チップセレクト信号）がアクティブの時は１次記憶用インターフェースが選択され、電極部２５６から出力する選択信号（チップセレクト信号）がアクティブの時は２次記憶用インターフェースが選択されるようにしてもよい。また、１つの１選択信号の極性により、１次記憶用インターフェースと２次記憶用インターフェースのいずれかを選択するようにしてもよい。第１のメモリインターフェース部１６０に含まれる電極部２５４及び２５６以外の電極部の全部について、１次記憶用インターフェースと２次記憶用インターフェースで兼用してもよいし、一部についてのみ兼用するようにしてもよい。

図２で説明したように、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０から第１のメモリインターフェース部１６０へ向かうデータの流れと第１のメモリインターフェース部１６０から第２のメモリインターフェース部１７０へ向かうデータの流れが存在する。このように、第１のメモリインターフェース部１６０が、１次記憶用インターフェースと２次記憶用インターフェースを選択信号により選択して提供することにより、第１のメモリインターフェース部１６０から第２のメモリインターフェース部１７０へ向かうデータ線が不要となり、配線領域を削減することができるので、配線効率を高くすることができる。

図８は、本実施の形態の半導体集積回路装置における第１のＡＤ変換部、第１の画像処理部、第２のＡＤ変換部、第２の画像処理部の配置例を説明するための図である。図５と同じ構成には同じ番号を付しており説明を省略する。半導体チップ２００は、第１のＡＤ変換部２７０を含む。第１のＡＤ変換部２７０は、第１のカメラインターフェース部１１０が半導体チップ２００の内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す。半導体チップ２００は、第１の画像処理部１２０を含む。第１の画像処理部１２０は、第１のＡＤ変換部２７０が変換したデジタル画像データに変換処理を施す。第１のＡＤ変換部２７０及び第１の画像処理部１２０は、第１のカメラインターフェース部１１０の隣に配置される。半導体チップ２００は、第２のＡＤ変換部２８０を含む。第２のＡＤ変換部２８０は、第２のカメラインターフェース部１３０が半導体チップ２００の内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す。半導体チップ２００は、第２の画像処理部１４０を含む。第２の画像処理部１４０は、第２のＡＤ変換部２８０が変換したデジタル画像データに変換処理を施す。第２のＡＤ変換部２８０及び第２の画像処理部１４０は、第２のカメラインターフェース部１３０の隣に配置される。

このように、第１のＡＤ変換部２７０及び第１の画像処理部１２０を、第１のカメラインターフェース部１１０の隣に配置することにより、第１のカメラインターフェース部１１０がアナログ画像データ入力とデジタル画像データ入力の両方が可能であるような場合であっても、第１のカメラインターフェース部１１０と第１のＡＤ変換部２７０及び第１の画像処理部１２０との間の配線のための配線領域を削減することができる。また、第１のＡＤ変換部２７０の出力を第１の画像処理部１２０の入力に供給するような場合であっても、配線領域を削減することができる。

同様に、第２のＡＤ変換部２８０及び第２の画像処理部１４０を、第２のカメラインターフェース部１３０の隣に配置することにより、第２のカメラインターフェース部１３０がアナログ画像データ入力とデジタル画像データ入力の両方が可能であるような場合であっても、第２のカメラインターフェース部１３０と第２のＡＤ変換部２８０及び第２の画像処理部１４０との間の配線のための配線領域を削減することができる。また、第２のＡＤ変換部２８０の出力を第２の画像処理部１４０の入力に供給するような場合であっても、配線領域を削減することができる。

なお、第１のＡＤ変換部２７０と第１の画像処理部１２０を隣同士に配置させる必要はなく、むしろ、ＡＤ変換部２７０のアナログ画像データ入力に、画像処理部１２０が発するデジタルノイズが重畳されるのを避けるためには、第１のＡＤ変換部２７０と第１の画像処理部１２０は十分な距離をとって配置するのが望ましい。同様に、第２のＡＤ変換部２８０と第２の画像処理部１４０は十分な距離をとって配置するのが望ましい。

図９は、本実施の形態の半導体集積回路装置における第１のメモリインターフェース部及び第２のメモリインターフェース部の他の配置例を説明するための図である。図６と同じ構成には同じ番号を付しており説明を省略する。

第１のメモリインターフェース部１６０は、複数の電極部２１２と複数の入出力バッファ２２２を含み、その一部は半導体チップ２００の第３の辺（２５０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置され、残りの部分は第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置されている。例えば、第１のメモリインターフェース部１６０に含まれる電極部２１２及び入出力バッファ２２２の数が多い場合には、第３の辺（２５０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０にすべての電極部２１２及び入出力バッファ２２２を配置できない場合もある。このような場合には、第１のメモリインターフェース部１６０に含まれる電極部２１２及び入出力バッファ２２２の一部を第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置するようにしてもよい。同様に、第１のメモリインターフェース部１６０に含まれる電極部２１２及び入出力バッファ２２２を第３の辺（２５０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０と第２の辺（２４０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置するようにしてもよい。

第２のメモリインターフェース部１７０は、複数の電極部２１２と複数の入出力バッファ２２２を含み、その一部は半導体チップ２００の第４の辺（２６０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置され、残りの部分は第２の辺（２４０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置されている。例えば、第４の辺（２６０）と第２の辺（２４０）が交差するコーナー付近にＣＰＵ１００を配置する場合には、ＣＰＵ１００と第２のメモリインターフェース１７０の配線を効率よく行うために、第２のメモリインターフェース部１７０に含まれる電極部２１２及び入出力バッファ２２２の一部を第４の辺（２６０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置し、残りの部分を第２の辺（２４０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置するようにしてもよい。同様に、第２のメモリインターフェース部１７０に含まれる電極部２１２及び入出力バッファ２２２を第４の辺（２６０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０と第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置するようにしてもよい。

図１０は、本実施の形態の半導体集積回路装置における第１のメモリインターフェース部及び第２のメモリインターフェース部の他の配置例を説明するための図である。図６と同じ構成には同じ番号を付しており説明を省略する。

第１のメモリインターフェース部１６０は、複数の電極部２１２と複数の入出力バッファ２２２を含み、その一部は半導体チップ２００の第３の辺（２５０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置され、残りの部分は第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０と第２の辺（２４０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置されている。例えば、第１のメモリインターフェース部１６０に含まれる電極部２１２及び入出力バッファ２２２の数が多い場合には、第３の辺（２５０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０にすべての電極部２１２及び入出力バッファ２２２を配置できない場合もある。このような場合には、第１のメモリインターフェース部１６０に含まれる電極部２１２及び入出力バッファ２２２の一部を第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０と第２の辺（２４０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置するようにしてもよい。

第２のメモリインターフェース部１７０は、複数の電極部２１２と複数の入出力バッファ２２２を含み、その一部は半導体チップ２００の第４の辺（２６０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置され、残りの部分は第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０と第２の辺（２４０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置されている。例えば、第２のメモリインターフェース部１７０に含まれる電極部２１２及び入出力バッファ２２２の数が多い場合には、第４の辺（２６０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０にすべての電極部２１２及び入出力バッファ２２２を配置できない場合もある。このような場合には、第２のメモリインターフェース部１７０に含まれる電極部２１２及び入出力バッファ２２２の一部を第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０と第２の辺（２４０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置するようにしてもよい。

図１１は、本実施の形態の半導体集積回路装置の機能ブロック図の他の例である。図１と同じ構成には同じ番号を付しており説明を省略する。

半導体集積回路装置１２は、第３のメモリインターフェース部１９０を含む。第３のメモリインターフェース部１９０は、１次記憶装置４０に記録された画像データ又は当該画像データに変換処理を施した画像データを２次記憶装置６０に記録するための２次記憶用インターフェース、又は、第１のカメラインターフェース部１１０及び第２のカメラインターフェース部１３０が内部に供給する画像データ１１２、１３２又は画像データ１１２、１３２に変換処理を施した画像データ１２２、１４２を１次記憶装置６０に記録し、記録した画像データを１次記憶装置６０から読み出すための１次記憶用インターフェースを提供する。第３のメモリインターフェース部１９０は、例えば、半導体集積回路装置１２の内部電源電圧又は２次記憶装置（又は１次記憶装置）６０の電源電圧に適合するように画像データ１９２又は１５６の電圧レベルをシフトさせるレベルシフタであってもよいし、半導体集積回路装置１２の内部電源電圧と２次記憶装置（又は１次記憶装置）６０の電源電圧が適合している場合は単なるデジタル入出力バッファであってもよい。２次記憶装置（又は１次記憶装置）６０は、例えば、ＵＳＢメモリであってもよい。その場合には、メモリコントローラ１５０の一部を、ＣＰＵ１００と２次記憶装置（又は１次記憶装置）６０（ＵＳＢメモリ）の間におけるＵＳＢ規格に準拠したデータ送受信を制御するためのＵＳＢコントローラとして機能させてもよい。

図１２は、本実施の形態の半導体集積回路装置における第３のメモリインターフェース部の配置例を説明するための図である。図９と同じ構成には同じ番号を付しており説明を省略する。

第３のメモリインターフェース部１９０は、複数の電極部２１２と複数の入出力バッファ２２２を含み、その一部は半導体チップ２００の第４の辺（２６０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置され、残りの部分は第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置されている。例えば、半導体集積回路装置１２に２次記憶装置（又は１次記憶装置）６０としてＵＳＢメモリを接続する場合、ＵＳＢの仕様を満たすためにはＵＳＢコントローラと第３のメモリインターフェース部１９０を接続する配線の長さは出来る限り短い方がよい。そこで、ＵＳＢコントローラとして機能するメモリコントローラ１５０の一部を第４の辺（２６０）と第１の辺（２３０）が交差するコーナー付近に配置し、第３のメモリインターフェース部１９０に含まれる電極部２１２及び入出力バッファ２２２の一部を第４の辺（２６０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置し、残りの部分を第１の辺（２３０）に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置するようにしてもよい。

２．データ記録装置
図１３に、本実施の形態のデータ記録装置のブロック図の一例を示す。データ記録装置８００は、集積回路装置８１０、第１のカメラモジュール８２０、第２のカメラモジュール８３０、１次記憶装置８４０、２次記憶装置８５０、電源生成部８６０、センサ８７０を含む。

第１のカメラモジュール８２０及び第２のカメラモジュール８３０は、一定の時間間隔で画像を撮影する。１次記憶装置８４０は、第１のカメラモジュール８２０及び第２のカメラモジュール８３０が同時刻に撮影した画像データの組を一時的に順次保存するためのものであり、ＳＤＲＡＭ（Synchronous DRAM）等の揮発性メモリであってもよい。２次記憶装置８５０は、１次記憶装置８４０に記録された画像データの組のうち、必要な画像データの組を長期的に保存するためのものであり、フラッシュメモリ等の不揮発性メモリであればよく、例えば、ＣＦ（Compact Flash）メモリカードやＳＤ（Secure Digital）メモリカード等の記憶媒体であってもよい。電源生成部８６０は、データ記録装置８００で使用される各種電源を生成するためのものである。センサ８７０は、所定のイベントの発生（例えば、事故発生時における急激な加速度の増加）を検知するためのものである。

集積回路装置８１０は、第１のカメラモジュール８２０及び第２のカメラモジュール８３０が同時刻に撮影した画像データの組を一定の時間間隔で１次記憶装置８４０の所定の記憶領域にサイクリックに順次記録する処理を行う。集積回路装置８１０は、センサ８７０の出力に基づいて所定のイベントが発生したと判断した場合は、前記の画像データの組を１次記憶装置８４０に順次記録する処理を続行するとともに、イベントが発生する所定時間前の画像データの組から順に時系列に沿って１次記憶装置８４０から読み出し、２次記憶装置８５０に順次記録する処理を行い、イベント発生前後の所定時間の画像データの組を２次記憶装置に記録すれば処理を終了する。

データ記録装置８００としては、例えば、自動車に設置され、事故発生前後の前方の画像及び車内の画像を記録するドライブレコーダなどがある。

なお、データ記録装置８００は、第１のカメラモジュール及び第２のカメラモジュールがそれぞれ撮影した画像データ（ＹＵＶデータやＲＧＢデータ）に変換処理を施すデバイスを含み、半導体集積回路装置８１０には変換処理が施された画像データが供給されるようにしてもよい。例えば、データ記録装置８００は、第１のカメラモジュール及び第２のカメラモジュールの出力をそれぞれＪＰＥＧエンコードやＩＰ変換するデバイスを含んでいてもよい。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

本実施の形態の半導体集積回路装置の機能ブロック図。 本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合の動作フローの例を説明するための図。 本実施の形態の半導体集積回路装置における第１のカメラインターフェース部及び第２のカメラインターフェース部の配置例を説明するための図。 本実施の形態の半導体集積回路装置における第１のカメラインターフェース部及び第２のカメラインターフェース部の他の配置例を説明するための図。 本実施の形態の半導体集積回路装置における第１のカメラインターフェース部、第２のカメラインターフェース部及び第１のメモリインターフェース部の配置例を説明するための図。 本実施の形態の半導体集積回路装置における第１のカメラインターフェース部、第２のカメラインターフェース部、第１のメモリインターフェース部及び第２のメモリインターフェース部の配置例を説明するための図。 本実施の形態の半導体集積回路装置における第１のメモリインターフェース部が、１次記憶用インターフェースと２次記憶用インターフェースを選択信号により選択して提供する場合における、第１のメモリインターフェース部の配置例を説明するための図。 本実施の形態の半導体集積回路装置における第１のＡＤ変換部、第１の画像処理部、第２のＡＤ変換部、第２の画像処理部の配置例を説明するための図。 本実施の形態の半導体集積回路装置における第１のメモリインターフェース部及び第２のメモリインターフェース部の他の配置例を説明するための図。 本実施の形態の半導体集積回路装置における第１のメモリインターフェース部及び第２のメモリインターフェース部の他の配置例を説明するための図。 本実施の形態の半導体集積回路装置の機能ブロック図の他の例。 本実施の形態の半導体集積回路装置における第３のメモリインターフェース部の配置例を説明するための図。 半導体集積回路装置を含むデータ記録装置のブロック図の一例を示す。

符号の説明

１０ 半導体集積回路装置、２０ 第１のカメラモジュール、２２ 画像データ、３０ 第２のカメラモジュール、３２ 画像データ、４０ １次記憶装置、５０ ２次記憶装置、６０ ２次記憶装置（１次記憶装置）、１００ ＣＰＵ、１１０ 第１のカメラインターフェース部（第１の画像データインターフェース部）、１１２ 画像データ、１２０ 第１の画像処理部、１２２ 画像データ、１３０ 第２のカメラインターフェース部（第２の画像データインターフェース部）、１３２ 画像データ、１４０ 第２の画像処理部、１４２ 画像データ、１５０ メモリコントローラ、１５２ 画像データ、１５４ 画像データ、１５６ 画像データ、１６０ 第１のメモリインターフェース部、１６２ 画像データ、１７０ 第２のメモリインターフェース部、１７２ 画像データ、１８０ ＲＯＭ、１９０ 第３のメモリインターフェース部、１９２ 画像データ、２００ 半導体チップ、２０２ 半導体チップの中心線、２１０ 電極領域、２１２ 電極部、２２０ 入出力バッファ領域、２２２ 入出力バッファ、２２４ 高電源電圧（ＨＶＤＤ）供給線、２２６ 低電源電圧（ＬＶＤＤ）供給線、２２８ 接地電位（ＶＳＳ）供給線、２３０ 第１の辺、２３２ 電源分離セル、２４０ 第２の辺、２４２ 電源分離セル、２５０ 第３の辺、２５２ 高電源電圧（ＨＶＤＤ）供給線、２５４ １次記憶装置選択信号出力電極部、２５６ ２次記憶装置選択信号出力電極部、２６０ 第４の辺、２７０ 第１のＡＤ変換部、２８０ 第２のＡＤ変換部、８００ データ記録装置、８１０ 半導体集積回路（ＡＳＩＣ）、８２０ 第１のカメラモジュール、８３０ 第２のカメラモジュール、８４０ １次記憶装置、８５０ ２次記憶装置、８６０ 電源生成部、８７０ センサ

Claims (8)

1. 正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域と、を有する半導体チップを含む半導体集積回路装置であって、
   複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第１の画像データインターフェース部と、
   複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第２の画像データインターフェース部と、
   複数の電極部と複数の入出力バッファを含み、前記第１の画像データインターフェース部及び前記第２の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の１次記憶装置に記録し、記録した画像データを前記１次記憶装置から読み出すための１次記憶用インターフェースを提供する第１のメモリインターフェース部とを含み、
   前記第１の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
   前記半導体チップの第１の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
   前記第２の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
   前記半導体チップの第１の辺と対向する第２の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
   前記第１のメモリインターフェース部の複数の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
   前記半導体チップの第３の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。
2. 請求項１において、
   前記第１の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第１の辺と第３の辺が交差する付近に寄せて電極領域及び入出力バ
   ッファ領域に配置され、
   前記第２の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第２の辺と第３の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。
3. 請求項２において、
   前記半導体チップの第１の辺と第３の辺が交差する付近の入出力バッファ領域において、前記第１の画像データインターフェース部の電源供給線と前記第１のメモリインターフェース部の電源供給線が分離され、
   前記半導体チップの第２の辺と第３の辺が交差する付近の入出力バッファ領域において、前記第２の画像データインターフェース部の電源供給線と前記第１のメモリインターフェース部の電源供給線が分離されることを特徴とする半導体集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第１のメモリインターフェース部は、
   前記１次記憶用インターフェースと、前記１次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の２次記憶装置に記録するための２次記憶用インターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも１つの電極部を含むことを特徴とする半導体集積回路装置。
5. 請求項１乃至３のいずれかにおいて、
   複数の電極部と複数の入出力バッファを含み、前記１次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の２次記憶装置に記録するための２次記憶用インターフェースを提供する第２のメモリインターフェース部を含み、
   前記第２のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
   前記半導体チップの第３の辺と対向する第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。
6. 請求項５において、
   複数の電極部と複数の入出力バッファを含み、前記２次記憶用インターフェース又は前記１次記憶用インターフェースを提供する第３のメモリインターフェース部を含み、
   前記第３のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
   前記第４の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。
7. 請求項６において、
   前記第３のメモリインターフェース部の電極部の一部及び複数の入出力バッファの一部は、前記第１の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。
8. 正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
   前記半導体集積回路装置は、
   複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第１の画像データインターフェース部と、
   複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第２の画像データインターフェース部と、
   複数の電極部と複数の入出力バッファを含み、前記第１の画像データインターフェース部及び前記第２の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の１次記憶装置に記録し、記録した画像データを前記１次記憶装置から読み出すためのインターフェースを提供する第１のメモリインターフェース部とを含み、
   前記半導体チップの第１の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第１の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
   前記半導体チップの第１の辺と対向する第２の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第２の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
   前記半導体チップの第３の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第１のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする半導体集積回路装置のレイアウト方法。

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