JP5229450B2 - 半導体集積回路装置及び半導体集積回路装置のレイアウト方法 - Google Patents
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Description
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域と、を有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部とを含み、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファと対向して配置されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部を含み、
前記第1のメモリインターフェース部の複数の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第1の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置され、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第2の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする。
前記半導体チップの第1の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第1の画像データインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第2の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第2の画像データインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離されることを特徴とする。
請求項3乃至5のいずれかにおいて、
前記第1のメモリインターフェース部は、
前記1次記憶用インターフェースと、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するための2次記憶用インターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも1つの電極部を含むことを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するための2次記憶用インターフェースを提供する第2のメモリインターフェース部を含み、
前記第2のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第3の辺と対向する第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記2次記憶用インターフェース又は前記1次記憶用インターフェースを提供する第3のメモリインターフェース部を含み、
前記第3のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
前記第3のメモリインターフェース部の電極部の一部及び複数の入出力バッファの一部は、前記第1の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
前記第1の画像データインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第1の画像処理部と、
前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1の画像データインターフェース部の隣に配置され、
前記第2の画像処理部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
前記第1の画像データインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第1のAD変換部と、
前記第2の画像データインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第2のAD変換部とを含み、
前記第1のAD変換部は、前記第1の画像データインターフェース部の隣に配置され、
前記第2のAD変換部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
前記第1のAD変換部が変換したデジタル画像データに変換処理を施す第1の画像処理部と、
前記第2のAD変換部が変換したデジタル画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1の画像データインターフェース部の隣に配置され、
前記第2の画像処理部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
前記第1の画像データインターフェース部は、
前記半導体チップの外部の第1のカメラモジュールが撮影した画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの内部に供給するためのインターフェースを提供し、
前記第2の画像データインターフェース部は、
前記半導体チップの外部の第2のカメラモジュールが撮影した画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの内部に供給するためのインターフェースを提供することを特徴とする。
上記記載の半導体集積回路装置と、第1のカメラモジュールと、第2のカメラモジュールと、1次記憶装置と、2次記憶装置とを含むことを特徴とするデータ記録装置である。
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第2の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする。
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第1のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第2のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2のカメラインターフェース部とを含み、
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファと対向して配置されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記第1のカメラインターフェース部及び前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部を含み、
前記第1のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第1の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置され、
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第2の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする。
前記半導体チップの第1の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第1のカメラインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第2の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第2のカメラインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するためのインターフェースを提供する第2のメモリインターフェース部を含み、
前記第2のメモリインターフェース部の電極部及び複数の入出力バッファは、
前記半導体チップの第3の辺と対向する第4の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
前記第1のメモリインターフェース部は、
前記1次記憶用インターフェースと、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するためのインターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも1つの電極部を含むことを特徴とする。
前記第1のカメラインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第1の画像処理部と、
前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2の画像処理部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
前記第1のカメラインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第1のAD変換部と、
前記第2のカメラインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第2のAD変換部とを含み、
前記第1のAD変換部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2のAD変換部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
前記第1のAD変換部が変換したデジタル画像データに変換処理を施す第1の画像処理部と、
前記第2のAD変換部が変換したデジタル画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2の画像処理部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
上記のいずれかに記載された半導体集積回路装置と、第1のカメラモジュールと、第2のカメラモジュールと、1次記憶装置と、2次記憶装置とを含むことを特徴とするデータ記録装置である。
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第1のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第2のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1のカメラインターフェース部及び前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のカメラインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第2のカメラインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする半導体集積回路装置のレイアウト方法である。
図1は、本実施の形態の半導体集積回路装置の機能ブロック図である。半導体集積回路装置10は、CPU100、メモリコントローラ150及びROM180を含んでもよい。CPU100は、メモリコントローラ150を介してROM180に格納されたプログラムを読み出し、当該プログラムを構成する各命令を実行することにより、半導体集積回路装置10の動作を制御する。
図13に、本実施の形態のデータ記録装置のブロック図の一例を示す。データ記録装置800は、集積回路装置810、第1のカメラモジュール820、第2のカメラモジュール830、1次記憶装置840、2次記憶装置850、電源生成部860、センサ870を含む。
Claims (8)
- 正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域と、を有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部とを含み、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第1のメモリインターフェース部の複数の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。 - 請求項1において、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第1の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バ
ッファ領域に配置され、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第2の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。 - 請求項2において、
前記半導体チップの第1の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第1の画像データインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第2の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第2の画像データインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離されることを特徴とする半導体集積回路装置。 - 請求項1乃至3のいずれかにおいて、
前記第1のメモリインターフェース部は、
前記1次記憶用インターフェースと、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するための2次記憶用インターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも1つの電極部を含むことを特徴とする半導体集積回路装置。 - 請求項1乃至3のいずれかにおいて、
複数の電極部と複数の入出力バッファを含み、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するための2次記憶用インターフェースを提供する第2のメモリインターフェース部を含み、
前記第2のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第3の辺と対向する第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。 - 請求項5において、
複数の電極部と複数の入出力バッファを含み、前記2次記憶用インターフェース又は前記1次記憶用インターフェースを提供する第3のメモリインターフェース部を含み、
前記第3のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。 - 請求項6において、
前記第3のメモリインターフェース部の電極部の一部及び複数の入出力バッファの一部は、前記第1の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする半導体集積回路装置。 - 正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第2の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする半導体集積回路装置のレイアウト方法。
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