JP5534075B2 - 半導体集積回路装置及び半導体集積回路装置のレイアウト方法 - Google Patents
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Description
本発明は、半導体集積回路装置、データ記録装置及び半導体集積回路装置のレイアウト方法に関する。
自動車の走行中の画像データを一定時間間隔で1次記憶装置に記録し、事故等のイベントが発生した時に、そのイベントの前後の一定時間の画像データをSDRAM等の1次記憶装置からCFメモリカード等の2次記憶装置に転送して記録するドライブレコーダが利用されている。従来、事故の様子を記録するために、走行中の自動車の前方を向いた1台のカメラにより画像データが撮影されていた。一方、走行中のドライバの様子を撮影することにより、ドライバの事故防止に対する意識を向上すること等を目的として、2台のカメラを装備し、前方の画像だけでなく車内の画像も同時に記録するドライブレコーダが使用されるようになってきた。2台のカメラを装備した場合、両カメラが撮影した画像データに関して同期をとり、同時刻に撮影した画像データを対応づけて記録することが信頼性を保証する上で重要である。また、両カメラが撮影した画像データが干渉しあう等することにより、画像データが壊れるようなことになっては、記録された画像を証拠として使用することができなくなる。
従って、ドライブレコーダのように、証拠能力が重要視されるデータ記録装置においては、画像データの信頼性をシステム的に保証するだけでなく、データ記録装置に使用される半導体集積回路装置のレイアウトにも十分配慮しなければならない。
本発明は、以上のような問題点に鑑みてなされたものであり、少なくとも2つの画像データインターフェースを有し、画像データの信頼性の観点から画像データインターフェース及びメモリインターフェースについての有効な配置を行った半導体集積回路装置を提供することを目的とする。
本発明のひとつの適用例に係る半導体集積回路装置は、正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域と、を有する半導体チップを含む半導体集積回路装置であって、複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部とを含み、前記第1の画像データインターフェース部は、前記半導体チップの第1の辺に沿って設けられ、前記第2の画像データインターフェース部は、前記半導体チップの前記第1の辺と対向する第2の辺に沿って設けられ、前記第1のメモリインターフェース部は、前記半導体チップの前記第1の辺及び前記第2の辺以外の第3の辺に沿って設けられ、前記第1の辺と前記第3の辺とが交差する付近の入出力バッファ領域、及び、前記第2の辺と前記第3の辺とが交差する付近の入出力バッファ領域において、電源分離セルにより電源供給線が分離されていることを特徴とする。
上記のひとつの適用例に係る半導体集積回路装置において、前記電源分離セルは、高電源電圧供給線、低電源電圧供給線、接地電位供給線の全部又は一部の配線を含まないセルであることが好ましい。
上記のひとつの適用例に係る半導体集積回路装置において、前記電源分離セルは、前記半導体チップの四隅の入出力バッファ領域に配置されていることが好ましい。
上記のひとつの適用例に係る半導体集積回路装置において、前記第1の画像データインターフェース部、前記第2の画像データインターフェース部及び前記第1のメモリインターフェース部のそれぞれの入出力バッファは、前記半導体チップの四隅の入出力バッファ領域に配置されないことが好ましい。
本発明のひとつの適用例に係る半導体集積回路装置のレイアウト方法は、正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、前記半導体集積回路装置は、複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、前記半導体チップの第1の辺に沿って前記第1の画像データインターフェース部を配置し、前記半導体チップの前記第1の辺と対向する第2の辺に沿って前記第2の画像データインターフェース部を配置し、前記第1の辺と前記第3の辺とが交差する付近の入出力バッファ領域、及び、前記第2の辺と前記第3の辺とが交差する付近の入出力バッファ領域に電源分離セルを配置することを特徴とする。
上記のひとつの適用例に係る半導体集積回路装置のレイアウト方法において、前記電源分離セルは、高電源電圧供給線、低電源電圧供給線、接地電位供給線の全部又は一部の配線を含まないセルであることが好ましい。
上記のひとつの適用例に係る半導体集積回路装置のレイアウト方法において、前記電源分離セルは、前記半導体チップの四隅の入出力バッファ領域に配置することが好ましい。
上記のひとつの適用例に係る半導体集積回路装置のレイアウト方法は、前記第1の画像データインターフェース部、前記第2の画像データインターフェース部及び前記第1のメモリインターフェース部のそれぞれの入出力バッファを、前記半導体チップの四隅の入出力バッファ領域に配置しないことが好ましい。
(1)本発明は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域と、を有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部とを含み、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
上記のひとつの適用例に係る半導体集積回路装置において、前記電源分離セルは、高電源電圧供給線、低電源電圧供給線、接地電位供給線の全部又は一部の配線を含まないセルであることが好ましい。
上記のひとつの適用例に係る半導体集積回路装置において、前記電源分離セルは、前記半導体チップの四隅の入出力バッファ領域に配置されていることが好ましい。
上記のひとつの適用例に係る半導体集積回路装置において、前記第1の画像データインターフェース部、前記第2の画像データインターフェース部及び前記第1のメモリインターフェース部のそれぞれの入出力バッファは、前記半導体チップの四隅の入出力バッファ領域に配置されないことが好ましい。
本発明のひとつの適用例に係る半導体集積回路装置のレイアウト方法は、正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、前記半導体集積回路装置は、複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、前記半導体チップの第1の辺に沿って前記第1の画像データインターフェース部を配置し、前記半導体チップの前記第1の辺と対向する第2の辺に沿って前記第2の画像データインターフェース部を配置し、前記第1の辺と前記第3の辺とが交差する付近の入出力バッファ領域、及び、前記第2の辺と前記第3の辺とが交差する付近の入出力バッファ領域に電源分離セルを配置することを特徴とする。
上記のひとつの適用例に係る半導体集積回路装置のレイアウト方法において、前記電源分離セルは、高電源電圧供給線、低電源電圧供給線、接地電位供給線の全部又は一部の配線を含まないセルであることが好ましい。
上記のひとつの適用例に係る半導体集積回路装置のレイアウト方法において、前記電源分離セルは、前記半導体チップの四隅の入出力バッファ領域に配置することが好ましい。
上記のひとつの適用例に係る半導体集積回路装置のレイアウト方法は、前記第1の画像データインターフェース部、前記第2の画像データインターフェース部及び前記第1のメモリインターフェース部のそれぞれの入出力バッファを、前記半導体チップの四隅の入出力バッファ領域に配置しないことが好ましい。
(1)本発明は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域と、を有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部とを含み、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
画像データは、例えば、カメラモジュール等が撮影した画像データそのものであってもよいし、当該画像データにJPEGエンコードやIP変換(インタレース/プログレッシブ変換)等の変換処理を施した画像データであってもよい。
半導体チップを含む半導体集積回路装置は、例えば、半導体チップそのものでもよいし、半導体チップをパッケージングした半導体デバイスであってもよいし、本発明に係る半導体チップと他の半導体チップを搭載した半導体デバイスであってもよい。
本発明によれば、第1の画像データインターフェース部と第2の画像データインターフェース部を対向する辺に沿って周辺部に配置することにより、信号線の接続を手配線で行う場合はいうまでもなく、自動配線ツールにより配線させる場合であっても、第1の画像データインターフェース部に接続される配線のための配線領域と第2の画像データインターフェース部に接続される配線のための配線領域の重複部分を削減することができる。その結果、配線効率が高くなり配線領域を小さくすることができるため、半導体チップの面積コストを削減することができる。また、配線領域の重複部分を削減することにより、第1の画像データインターフェース部及び第2の画像データインターフェース部から前記半導体チップの内部に供給される2つの画像データ間の干渉や画像データへのノイズの重畳を効果的に防止することができるとともに、配線の寄生容量に伴う信号伝搬遅延の増大を抑制することができるので、高速動作を実現することが可能となる。
さらに、本発明に係る半導体集積回路装置をデータ記録装置に使用し、前方と後方の画像を撮影するような場合は、データ記録装置の基板上において、第1の画像データインターフェース部に接続される第1の外部デバイス(カメラモジュール等)と第2の画像データインターフェース部に接続される第2の外部デバイス(カメラモジュール等)の間に本発明に係る半導体集積回路装置を配置すれば、各外部デバイスと本発明に係る半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。
(2)本発明に係る半導体集積回路装置は、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファと対向して配置されることを特徴とする。
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファと対向して配置されることを特徴とする。
本発明によれば、第1の画像データインターフェース部に接続される配線と第2の画像データインターフェース部に接続される配線の長さをほぼ等しくすることができるため、これらの配線の寄生容量に伴う信号伝搬遅延をほぼ等しくすることができる。その結果、第1の画像データインターフェース部から供給される画像データと第2の画像データインターフェース部から供給される画像データを非同期に処理する場合であっても半導体チップの内部で同期させて処理する場合であっても、両者の画像データの対応関係を誤ることなく変換処理を行い、1次記憶装置に記録することができる。
(3)本発明に係る半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部を含み、
前記第1のメモリインターフェース部の複数の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部を含み、
前記第1のメモリインターフェース部の複数の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
第1のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第1の辺に沿って設けられている電極領域及び入出力バッファ領域と、第3の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。
また、第1のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第2の辺に沿って設けられている電極領域及び入出力バッファ領域と、第3の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。
また、第1のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第1の辺に沿って設けられている電極領域及び入出力バッファ領域と、第2の辺に沿って設けられている電極領域及び入出力バッファ領域と、第3の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。
本発明によれば、第1のメモリインターフェース部を第1の画像データインターフェース部及び第2の画像データインターフェース部が配置される辺と異なる辺に沿って配置するので、第1の画像データインターフェース部又第2の画像データインターフェース部から第1のメモリインターフェース部へ向かうデータ線の配線が、他のモジュールや配線で混み合う可能性が高い中心付近を通らないで済むため、配線効率を高くすることができるだけでなく、画像データにノイズが重畳される可能性を低減することができる。
また、本発明に係る半導体集積回路装置を使用するデータ記録装置の基板上において、第1の画像データインターフェース部に接続される第1の外部デバイス(カメラモジュール等)、第2の画像データインターフェース部に接続される第2の外部デバイス(カメラモジュール等)、1次記憶装置(SDRAM等)をそれぞれ半導体チップの第1の辺、第2の辺、第3の辺に対向して配置すれば、第1の外部デバイス、第2の外部デバイス、1次記憶装置と本発明に係る半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。
(4)本発明に係る半導体集積回路装置は、
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第1の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置され、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第2の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする。
前記第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第1の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置され、
前記第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第2の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする。
半導体チップの第1の辺と第3の辺が交差する付近に寄せて配置されるとは、半導体チップの第3の辺と対向する辺を第4の辺とした時、少なくとも、第1の辺と第4の辺が交差する付近よりも第1の辺と第3の辺が交差する付近寄りに配置されていればよい。例えば、第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、過半数の電極部の中心点から第1の辺と第3の辺が交差する頂点までの距離が第1の辺と第4の辺が交差する頂点までの距離よりも短くなるように電極領域及び入出力バッファ領域に配置されるようにしてもよい。好ましくは、第1の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、半導体チップの第1の辺と第3の辺が交差する頂点に近い所定の範囲の電極領域及び入出力バッファ領域に配置されるのがよい。例えば、当該複数の電極部は、ボンディングの困難性により電極部を配置することができない第1の辺と第3の辺が交差する頂点付近の電極領域を除き、当該頂点にできる限り近い電極領域に順番に配置するのが好ましい。また、当該複数の入出力バッファは、レイアウトの都合上入出力バッファを配置することができない第1の辺と第3の辺が交差する頂点付近の入出力バッファ領域を除き当該頂点にできる限り近い入出力バッファ領域に電極部と対応させて順番に配置するのが好ましい。
同様に、半導体チップの第2の辺と第3の辺が交差する付近に寄せて配置されるとは、半導体チップの第3の辺と対向する辺を第4の辺とした時、少なくとも、第2の辺と第4の辺が交差する付近よりも第2の辺と第3の辺が交差する付近寄りに配置されていればよい。例えば、第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、過半数の電極部の中心点から第2の辺と第3の辺が交差する頂点までの距離が第2の辺と第4の辺が交差する頂点までの距離よりも短くなるように電極領域及び入出力バッファ領域に配置されるようにしてもよい。好ましくは、第2の画像データインターフェース部の複数の電極部及び複数の入出力バッファは、半導体チップの第2の辺と第3の辺が交差する頂点に近い所定の範囲の電極領域及び入出力バッファ領域に配置されるのがよい。例えば、当該複数の電極部は、ボンディングの困難性により電極部を配置することができない第2の辺と第3の辺が交差する頂点付近の電極領域を除き、当該頂点にできる限り近い電極領域に順番に配置するのが好ましい。また、当該複数の入出力バッファは、レイアウトの都合上入出力バッファを配置することができない第2の辺と第3の辺が交差する頂点付近の入出力バッファ領域を除き当該頂点にできる限り近い入出力バッファ領域に電極部と対応させて順番に配置するのが好ましい。
本発明によれば、第1の画像データインターフェース部及び第2の画像データインターフェース部と第1のメモリインターフェース部の距離を短くすることができる。従って、第1の外部デバイス(カメラモジュール等)及び第2の外部デバイス(カメラモジュール等)から第1の画像データインターフェース部及び第2の画像データインターフェース部を介してそれぞれ供給された画像データを、第1のメモリインターフェース部を介して1次記憶装置に記録することを想定すると、第1の画像データインターフェース部及び第2の画像データインターフェース部に接続される配線の長さを短くすることができるので、配線効率を高くすることができる。さらに、配線の長さを短くすることにより、1次記憶装置への記録動作を高速化することができるので、単位時間あたりの保存可能な画像データ数を多くすることも可能であり、本発明に係る半導体集積回路装置を使用すれば信頼性および証拠能力の高いデータ記録装置を提供することができる。
(5)本発明に係る半導体集積回路装置は、
前記半導体チップの第1の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第1の画像データインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第2の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第2の画像データインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離されることを特徴とする。
前記半導体チップの第1の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第1の画像データインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第2の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第2の画像データインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離されることを特徴とする。
本発明によれば、第1の画像データインターフェース部及び第2の画像データインターフェース部の動作電圧と第1のメモリインターフェース部の動作電圧が異なるような場合であっても、有効に使用できない角付近の入出力バッファ領域を使用して電源分離を実現することができる。
(6)本発明に係る半導体集積回路装置は、
請求項3乃至5のいずれかにおいて、
前記第1のメモリインターフェース部は、
前記1次記憶用インターフェースと、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するための2次記憶用インターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも1つの電極部を含むことを特徴とする。
請求項3乃至5のいずれかにおいて、
前記第1のメモリインターフェース部は、
前記1次記憶用インターフェースと、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するための2次記憶用インターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも1つの電極部を含むことを特徴とする。
本発明によれば、第1のメモリインターフェース部から第2のメモリインターフェース部へ向かうデータ線が不要となり、配線領域を削減することができるので、配線効率を高くすることができる。
(7)本発明に係る半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するための2次記憶用インターフェースを提供する第2のメモリインターフェース部を含み、
前記第2のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第3の辺と対向する第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するための2次記憶用インターフェースを提供する第2のメモリインターフェース部を含み、
前記第2のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記半導体チップの第3の辺と対向する第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
第2のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第1の辺に沿って設けられている電極領域及び入出力バッファ領域と、第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。
また、第2のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第2の辺に沿って設けられている電極領域及び入出力バッファ領域と、第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。
また、第2のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第1の辺に沿って設けられている電極領域及び入出力バッファ領域と、第2の辺に沿って設けられている電極領域及び入出力バッファ領域と、第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。
本発明によれば、第1の画像データインターフェース部及び第2の画像データインターフェース部から第1のメモリインターフェース部へ向かうデータ線のための配線領域と、第1のメモリインターフェース部から第2のメモリインターフェース部へ向かうデータ線のための配線領域の重複部分を効果的に削減することができる。
また、本発明に係る集積回路装置をデータ記録装置に使用する場合、一般に、1次記憶装置(SDRAM等)に対する記録動作の方が2次記憶装置(CFメモリカード、SDメモリカード等)に対する記録動作に比べて圧倒的に高速に行う必要があるが、第1の画像データインターフェース部及び第2の画像データインターフェース部を第1のメモリインターフェース部の近くに配置することにより、第1のメモリインターフェース部を介して画像データを1次記憶装置に記録する動作を高速化することができる。
さらに、本発明に係る半導体集積回路装置を使用するデータ記録装置の基板上において、第1の画像データインターフェース部に接続される第1の外部デバイス(カメラモジュール等)、第2の画像データインターフェース部に接続される第2の外部デバイス(カメラモジュール等)、1次記憶装置、2次記憶装置をそれぞれ半導体チップの第1の辺、第2の辺、第3の辺、第4の辺に対向して配置すれば、第1の外部デバイス、第2の外部デバイス、1次記憶装置、2次記憶装置と本発明に係る半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。
(8)本発明に係る半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記2次記憶用インターフェース又は前記1次記憶用インターフェースを提供する第3のメモリインターフェース部を含み、
前記第3のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記2次記憶用インターフェース又は前記1次記憶用インターフェースを提供する第3のメモリインターフェース部を含み、
前記第3のメモリインターフェース部の電極部の少なくとも一部及び複数の入出力バッファの少なくとも一部は、
前記第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
本発明によれば、第3のメモリインターフェース部が2次記憶用インターフェースを提供する場合には、第1の画像データインターフェース部及び第2の画像データインターフェース部から第1のメモリインターフェース部へ向かうデータ線のための配線領域と、第1のメモリインターフェース部から第3のメモリインターフェース部へ向かうデータ線のための配線領域の重複部分を効果的に削減することができる。
また、第3のメモリインターフェース部が2次記憶用インターフェースを提供する場合には、本発明に係る半導体集積回路装置を使用するデータ記録装置の基板上において、第1の画像データインターフェース部に接続される第1の外部デバイス(カメラモジュール等)、第2の画像データインターフェース部に接続される第2の外部デバイス(カメラモジュール等)、1次記憶装置、2次記憶装置をそれぞれ半導体チップの第1の辺、第2の辺、第3の辺、第4の辺に対向して配置すれば、第1の外部デバイス、第2の外部デバイス、1次記憶装置、2次記憶装置と本発明に係る半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。
(9)本発明に係る半導体集積回路装置は、
前記第3のメモリインターフェース部の電極部の一部及び複数の入出力バッファの一部は、前記第1の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
前記第3のメモリインターフェース部の電極部の一部及び複数の入出力バッファの一部は、前記第1の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されることを特徴とする。
第3のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第1の辺に沿って設けられている電極領域及び入出力バッファ領域と、第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。
また、第2のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第2の辺に沿って設けられている電極領域及び入出力バッファ領域と、第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置され、かつ、第3のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、第1の辺に沿って設けられている電極領域及び入出力バッファ領域と、第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置されるようにしてもよい。
第3のメモリインターフェース部に接続される2次記憶装置又は1次記憶装置は、例えば、USBメモリであってもよい。この場合、USBコントローラを第4の辺と第1の辺が交差するコーナー付近に配置し、第3のメモリインターフェース部の電極部の一部及び入出力バッファの一部を第4の辺に沿って設けられている電極領域及び入出力バッファ領域に配置し、第3のメモリインターフェース部の電極部の残りの部分及び入出力バッファの残りの部分を第1の辺に沿って設けられている電極領域及び入出力バッファ領域に配置するようにしてもよい。このように配置することにより、USBコントローラと第3のメモリインターフェース部を接続する配線の長さを短くすることができる。
(10)本発明に係る半導体集積回路装置は、
前記第1の画像データインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第1の画像処理部と、
前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1の画像データインターフェース部の隣に配置され、 前記第2の画像処理部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
前記第1の画像データインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第1の画像処理部と、
前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1の画像データインターフェース部の隣に配置され、 前記第2の画像処理部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
本発明によれば、第1の画像データインターフェース部から第1の画像処理部へ向かうデータ線の配線及び第2の画像データインターフェース部から第2の画像処理部へ向かうデータ線の配線の長さを短くすることができるので、配線領域の削減及び画像処理の高速化を実現することができる。
(11)本発明に係る半導体集積回路装置は、
前記第1の画像データインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第1のAD変換部と、
前記第2の画像データインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第2のAD変換部とを含み、
前記第1のAD変換部は、前記第1の画像データインターフェース部の隣に配置され、 前記第2のAD変換部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
前記第1の画像データインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第1のAD変換部と、
前記第2の画像データインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第2のAD変換部とを含み、
前記第1のAD変換部は、前記第1の画像データインターフェース部の隣に配置され、 前記第2のAD変換部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
本発明によれば、第1の画像データインターフェース部から第1のAD変換部へ向かうデータ線の配線及び第2の画像データインターフェース部から第2のAD変換部へ向かうデータ線の配線の長さを短くすることができるので、配線領域の削減を実現することができる。
(12)本発明に係る半導体集積回路装置は、
前記第1のAD変換部が変換したデジタル画像データに変換処理を施す第1の画像処理部と、
前記第2のAD変換部が変換したデジタル画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1の画像データインターフェース部の隣に配置され、 前記第2の画像処理部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
前記第1のAD変換部が変換したデジタル画像データに変換処理を施す第1の画像処理部と、
前記第2のAD変換部が変換したデジタル画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1の画像データインターフェース部の隣に配置され、 前記第2の画像処理部は、前記第2の画像データインターフェース部の隣に配置されることを特徴とする。
本発明によれば、第1の画像データインターフェース部及び第2の画像データインターフェース部がアナログ画像データ入力とデジタル画像データ入力の両方が可能であるような場合であっても、第1の画像データインターフェース部から第1のAD変換部へ向かうデータ線の配線、第1の画像データインターフェース部から第1の画像処理部へ向かうデータ線の配線、第2の画像データインターフェース部から第2のAD変換部へ向かうデータ線の配線、第2の画像データインターフェース部から第2の画像処理部へ向かうデータ線の配線の長さをすべて短くすることができる。従って、配線領域を削減することができるので、配線効率を高くすることができる。
(13)本発明に係る半導体集積回路装置は、
前記第1の画像データインターフェース部は、
前記半導体チップの外部の第1のカメラモジュールが撮影した画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの内部に供給するためのインターフェースを提供し、
前記第2の画像データインターフェース部は、
前記半導体チップの外部の第2のカメラモジュールが撮影した画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの内部に供給するためのインターフェースを提供することを特徴とする。
前記第1の画像データインターフェース部は、
前記半導体チップの外部の第1のカメラモジュールが撮影した画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの内部に供給するためのインターフェースを提供し、
前記第2の画像データインターフェース部は、
前記半導体チップの外部の第2のカメラモジュールが撮影した画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの内部に供給するためのインターフェースを提供することを特徴とする。
(14)本発明は、
上記記載の半導体集積回路装置と、第1のカメラモジュールと、第2のカメラモジュールと、1次記憶装置と、2次記憶装置とを含むことを特徴とするデータ記録装置である。
上記記載の半導体集積回路装置と、第1のカメラモジュールと、第2のカメラモジュールと、1次記憶装置と、2次記憶装置とを含むことを特徴とするデータ記録装置である。
(15)本発明は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第2の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする。
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第2の画像データインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする。
本実施の形態の半導体集積回路装置は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第1のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第2のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2のカメラインターフェース部とを含み、
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第1のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第2のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2のカメラインターフェース部とを含み、
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置され、
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
半導体チップを含む半導体集積回路装置は、例えば、半導体チップそのものでもよいし、半導体チップをパッケージングした半導体デバイスであってもよいし、本実施の形態の半導体チップと他の半導体チップを搭載した半導体デバイスであってもよい。
本実施の形態によれば、第1のカメラインターフェース部と第2のカメラインターフェース部を対向する辺に沿って周辺部に配置することにより、信号線の接続を手配線で行う場合はいうまでもなく、自動配線ツールにより配線させる場合であっても、第1のカメラインターフェース部に接続される配線のための配線領域と第2のカメラインターフェース部に接続される配線のための配線領域の重複部分を削減することができる。その結果、配線効率が高くなり配線領域を小さくすることができるため、半導体チップの面積コストを削減することができる。また、配線領域の重複部分を削減することにより、第1のカメラインターフェース部及び第2のカメラインターフェース部から前記半導体チップの内部に供給される2つの画像データ間の干渉や画像データへのノイズの重畳を効果的に防止することができるとともに、配線の寄生容量に伴う信号伝搬遅延の増大を抑制することができるので、高速動作を実現することが可能となる。
さらに、本実施の形態の半導体集積回路装置をデータ記録装置に使用し、前方と後方の画像を撮影するような場合は、データ記録装置の基板上において、2つのカメラモジュールの間に本実施の形態の半導体集積回路装置を配置すれば、各カメラモジュールと本実施の形態の半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。
本実施の形態の半導体集積回路装置は、
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファと対向して配置されることを特徴とする。
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファと対向して配置されることを特徴とする。
本実施の形態によれば、第1のカメラインターフェース部に接続される配線と第2のカメラインターフェース部に接続される配線の長さをほぼ等しくすることができるため、これらの配線の寄生容量に伴う信号伝搬遅延をほぼ等しくすることができる。その結果、第1のカメラモジュールと第2のカメラモジュールがそれぞれ撮影する画像データを非同期に処理する場合であっても半導体チップの内部で同期させて処理する場合であっても、両者の画像データの対応関係を誤ることなく変換処理を行い、1次記憶装置に記録することができる。
本実施の形態の半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記第1のカメラインターフェース部及び前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部を含み、
前記第1のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記第1のカメラインターフェース部及び前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部を含み、
前記第1のメモリインターフェース部の複数の電極部及び複数の入出力バッファは、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
本実施の形態によれば、第1のメモリインターフェース部を第1のカメラインターフェース部及び第2のカメラインターフェース部が配置される辺と異なる辺に沿って配置するので、第1のカメラインターフェース部又第2のカメラインターフェース部から第1のメモリインターフェース部へ向かうデータ線の配線が、他のモジュールや配線で混み合う可能性が高い中心付近を通らないで済むため、配線効率を高くすることができるだけでなく、画像データにノイズが重畳される可能性を低減することができる。
また、本実施の形態の半導体集積回路装置を使用するデータ記録装置の基板上において、第1のカメラモジュール、第2のカメラモジュール、1次記憶装置をそれぞれ半導体チップの第1の辺、第2の辺、第3の辺に対向して配置すれば、第1のカメラモジュール、第2のカメラモジュール、1次記憶装置と本実施の形態の半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。
本実施の形態の半導体集積回路装置は、
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第1の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置され、
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第2の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする。
前記第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第1の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置され、
前記第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、前記半導体チップの第2の辺と第3の辺が交差する付近に寄せて電極領域及び入出力バッファ領域に配置されることを特徴とする。
半導体チップの第1の辺と第3の辺が交差する付近に寄せて配置されるとは、半導体チップの第3の辺と対向する辺を第4の辺とした時、少なくとも、第1の辺と第4の辺が交差する付近よりも第1の辺と第3の辺が交差する付近寄りに配置されていればよい。例えば、第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、過半数の電極部の中心点から第1の辺と第3の辺が交差する頂点までの距離が第1の辺と第4の辺が交差する頂点までの距離よりも短くなるように電極領域及び入出力バッファ領域に配置されるようにしてもよい。好ましくは、第1のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、半導体チップの第1の辺と第3の辺が交差する頂点に近い所定の範囲の電極領域及び入出力バッファ領域に配置されるのがよい。例えば、当該複数の電極部は、ボンディングの困難性により電極部を配置することができない第1の辺と第3の辺が交差する頂点付近の電極領域を除き、当該頂点にできる限り近い電極領域に順番に配置するのが好ましい。また、当該複数の入出力バッファは、レイアウトの都合上入出力バッファを配置することができない第1の辺と第3の辺が交差する頂点付近の入出力バッファ領域を除き当該頂点にできる限り近い入出力バッファ領域に電極部と対応させて順番に配置するのが好ましい。
同様に、半導体チップの第2の辺と第3の辺が交差する付近に寄せて配置されるとは、半導体チップの第3の辺と対向する辺を第4の辺とした時、少なくとも、第2の辺と第4の辺が交差する付近よりも第2の辺と第3の辺が交差する付近寄りに配置されていればよい。例えば、第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、過半数の電極部の中心点から第2の辺と第3の辺が交差する頂点までの距離が第2の辺と第4の辺が交差する頂点までの距離よりも短くなるように電極領域及び入出力バッファ領域に配置されるようにしてもよい。好ましくは、第2のカメラインターフェース部の複数の電極部及び複数の入出力バッファは、半導体チップの第2の辺と第3の辺が交差する頂点に近い所定の範囲の電極領域及び入出力バッファ領域に配置されるのがよい。例えば、当該複数の電極部は、ボンディングの困難性により電極部を配置することができない第2の辺と第3の辺が交差する頂点付近の電極領域を除き、当該頂点にできる限り近い電極領域に順番に配置するのが好ましい。また、当該複数の入出力バッファは、レイアウトの都合上入出力バッファを配置することができない第2の辺と第3の辺が交差する頂点付近の入出力バッファ領域を除き当該頂点にできる限り近い入出力バッファ領域に電極部と対応させて順番に配置するのが好ましい。
本実施の形態によれば、第1のカメラインターフェース部及び第2のカメラインターフェース部と第1のメモリインターフェース部の距離を短くすることができる。従って、2つのカメラモジュールが撮影し、第1のカメラインターフェース部及び第2のカメラインターフェース部を介してそれぞれ供給された画像データを、第1のメモリインターフェース部を介して1次記憶装置に記録することを想定すると、第1のカメラインターフェース部及び第2のカメラインターフェース部に接続される配線の長さを短くすることができるので、配線効率を高くすることができる。さらに、配線の長さを短くすることにより、1次記憶装置への記録動作を高速化することができるので、単位時間あたりの保存可能な画像データ数を多くすることも可能であり、本実施の形態の半導体集積回路装置を使用すれば信頼性および証拠能力の高いデータ記録装置を提供することができる。
本実施の形態の半導体集積回路装置は、
前記半導体チップの第1の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第1のカメラインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第2の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第2のカメラインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離されることを特徴とする。
前記半導体チップの第1の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第1のカメラインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離され、
前記半導体チップの第2の辺と第3の辺が交差する付近の入出力バッファ領域において、前記第2のカメラインターフェース部の電源供給線と前記第1のメモリインターフェース部の電源供給線が分離されることを特徴とする。
本実施の形態によれば、第1のカメラインターフェース部及び第2のカメラインターフェース部の動作電圧と第1のメモリインターフェース部の動作電圧が異なるような場合であっても、有効に使用できない角付近の入出力バッファ領域を使用して電源分離を実現することができる。
本実施の形態の半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するためのインターフェースを提供する第2のメモリインターフェース部を含み、
前記第2のメモリインターフェース部の電極部及び複数の入出力バッファは、
前記半導体チップの第3の辺と対向する第4の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
複数の電極部と複数の入出力バッファを含み、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するためのインターフェースを提供する第2のメモリインターフェース部を含み、
前記第2のメモリインターフェース部の電極部及び複数の入出力バッファは、
前記半導体チップの第3の辺と対向する第4の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に配置されることを特徴とする。
本実施の形態によれば、第1のカメラインターフェース部及び第2のカメラインターフェース部から第1のメモリインターフェース部へ向かうデータ線のための配線領域と、第1のメモリインターフェース部から第2のメモリインターフェース部へ向かうデータ線のための配線領域の重複部分を効果的に削減することができる。
また、本実施の形態の集積回路装置をデータ記録装置に使用する場合、一般に、1次記憶装置に対する記録動作の方が2次記憶装置に対する記録動作に比べて圧倒的に高速に行う必要があるが、第1のカメラインターフェース部及び第2のカメラインターフェース部を第1のメモリインターフェース部の近くに配置することにより、第1のメモリインターフェース部を介して画像データを1次記憶装置に記録する動作を高速化することができる。
さらに、本実施の形態の半導体集積回路装置を使用するデータ記録装置の基板上において、第1のカメラモジュール、第2のカメラモジュール、1次記憶装置、2次記憶装置をそれぞれ半導体チップの第1の辺、第2の辺、第3の辺、第4の辺に対向して配置すれば、第1のカメラモジュール、第2のカメラモジュール、1次記憶装置、2次記憶装置と本実施の形態の半導体集積回路装置の間でなされる配線を基板上で交差させる必要がない。従って、基板設計が容易になるととともに、基板の層数を削減することができ、コスト削減の効果を得ることができる。
本実施の形態の半導体集積回路装置は、
前記第1のメモリインターフェース部は、
前記1次記憶用インターフェースと、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するためのインターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも1つの電極部を含むことを特徴とする。
前記第1のメモリインターフェース部は、
前記1次記憶用インターフェースと、前記1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の2次記憶装置に記録するためのインターフェースのいずれかを選択して提供するための選択信号を前記半導体チップの外部に出力するための少なくとも1つの電極部を含むことを特徴とする。
本実施の形態によれば、第1のメモリインターフェース部から第2のメモリインターフェース部へ向かうデータ線が不要となり、配線領域を削減することができるので、配線効率を高くすることができる。
本実施の形態の半導体集積回路装置は、
前記第1のカメラインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第1の画像処理部と、
前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2の画像処理部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
前記第1のカメラインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第1の画像処理部と、
前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2の画像処理部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
本実施の形態によれば、第1のカメラインターフェース部から第1の画像処理部へ向かうデータ線の配線及び第2のカメラインターフェース部から第2の画像処理部へ向かうデータ線の配線の長さを短くすることができるので、配線領域の削減及び画像処理の高速化を実現することができる。
本実施の形態の半導体集積回路装置は、
前記第1のカメラインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第1のAD変換部と、
前記第2のカメラインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第2のAD変換部とを含み、
前記第1のAD変換部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2のAD変換部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
前記第1のカメラインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第1のAD変換部と、
前記第2のカメラインターフェース部が前記半導体チップの内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す第2のAD変換部とを含み、
前記第1のAD変換部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2のAD変換部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
本実施の形態によれば、第1のカメラインターフェース部から第1のAD変換部へ向かうデータ線の配線及び第2のカメラインターフェース部から第2のAD変換部へ向かうデータ線の配線の長さを短くすることができるので、配線領域の削減を実現することができる。
本実施の形態の半導体集積回路装置は、
前記第1のAD変換部が変換したデジタル画像データに変換処理を施す第1の画像処理部と、
前記第2のAD変換部が変換したデジタル画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2の画像処理部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
前記第1のAD変換部が変換したデジタル画像データに変換処理を施す第1の画像処理部と、
前記第2のAD変換部が変換したデジタル画像データに変換処理を施す第2の画像処理部とを含み、
前記第1の画像処理部は、前記第1のカメラインターフェース部の隣に配置され、
前記第2の画像処理部は、前記第2のカメラインターフェース部の隣に配置されることを特徴とする。
本実施の形態によれば、第1のカメラインターフェース部及び第2のカメラインターフェース部がアナログ画像データ入力とデジタル画像データ入力の両方が可能であるような場合であっても、第1のカメラインターフェース部から第1のAD変換部へ向かうデータ線の配線、第1のカメラインターフェース部から第1の画像処理部へ向かうデータ線の配線、第2のカメラインターフェース部から第2のAD変換部へ向かうデータ線の配線、第2のカメラインターフェース部から第2の画像処理部へ向かうデータ線の配線の長さをすべて短くすることができる。従って、配線領域を削減することができるので、配線効率を高くすることができる。
本実施の形態は、
上記のいずれかに記載された半導体集積回路装置と、第1のカメラモジュールと、第2のカメラモジュールと、1次記憶装置と、2次記憶装置とを含むことを特徴とするデータ記録装置である。
上記のいずれかに記載された半導体集積回路装置と、第1のカメラモジュールと、第2のカメラモジュールと、1次記憶装置と、2次記憶装置とを含むことを特徴とするデータ記録装置である。
本実施の形態は、
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第1のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第2のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1のカメラインターフェース部及び前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のカメラインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第2のカメラインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする半導体集積回路装置のレイアウト方法である。
正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第1のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記半導体チップの外部の第2のカメラモジュールが撮影した画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2のカメラインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1のカメラインターフェース部及び前記第2のカメラインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、
前記半導体チップの第1の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のカメラインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第1の辺と対向する第2の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第2のカメラインターフェース部の複数の電極部と複数の入出力バッファを配置し、
前記半導体チップの第3の辺に沿って設けられている電極領域及び入出力バッファ領域の少なくとも一部に前記第1のメモリインターフェース部の複数の電極部と複数の入出力バッファを配置することを特徴とする半導体集積回路装置のレイアウト方法である。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
1.半導体集積回路装置
図1は、本実施の形態の半導体集積回路装置の機能ブロック図である。半導体集積回路装置10は、CPU100、メモリコントローラ150及びROM180を含んでもよい。CPU100は、メモリコントローラ150を介してROM180に格納されたプログラムを読み出し、当該プログラムを構成する各命令を実行することにより、半導体集積回路装置10の動作を制御する。
図1は、本実施の形態の半導体集積回路装置の機能ブロック図である。半導体集積回路装置10は、CPU100、メモリコントローラ150及びROM180を含んでもよい。CPU100は、メモリコントローラ150を介してROM180に格納されたプログラムを読み出し、当該プログラムを構成する各命令を実行することにより、半導体集積回路装置10の動作を制御する。
半導体集積回路装置10は、第1の画像データインターフェース部として機能する第1のカメラインターフェース部110を含む。第1のカメラインターフェース部110は、第1のカメラモジュール20が撮影した画像データ22を半導体集積回路装置10の内部に供給するためのインターフェースを提供する。第1のカメラインターフェース部110は、例えば、画像データ22がデジタル画像データである場合は、半導体集積回路装置10の内部電源電圧に適合するように画像データ22の電圧レベルをシフトさせるレベルシフタであってもよいし、画像データ22の電圧レベルが半導体集積回路装置10の内部電源電圧に適合している場合は単なるデジタル入力バッファであってもよい。また、画像データ22がアナログ画像データである場合はアナログ入力バッファであってもよい。
半導体集積回路装置10は、第1の画像処理部120を含む。第1の画像処理部120は、第1のカメラインターフェース部110が出力する画像データ112に変換処理を施す。第1の画像処理部120は、例えば、静止画像データを圧縮又は伸長するJPEGエンコーダ/デコーダ、動画像データを圧縮又は伸長するMPEGエンコーダ/デコーダ、IP(Interlace to Progressive)変換器などであってもよい。なお、画像データ22がアナログ画像データである場合は、第1のカメラインターフェース部110(例えば、アナログ入力バッファ)の出力にAD変換器を接続し、アナログ画像データをデジタル画像データに変換した後、第1の画像処理部120に供給するようにしてもよい。
半導体集積回路装置10は、第2の画像データインターフェース部として機能する第2のカメラインターフェース部130を含む。第2のカメラインターフェース部130は、第2のカメラモジュール30が撮影した画像データ32を半導体集積回路装置10の内部に供給するためのインターフェースを提供する。第2のカメラインターフェース部130は、例えば、画像データ32がデジタル画像データである場合は、半導体集積回路装置10の内部電源電圧に適合するように画像データ32の電圧レベルをシフトさせるレベルシフタであってもよいし、画像データ32の電圧レベルが半導体集積回路装置10の内部電源電圧に適合している場合は単なるデジタル入力バッファであってもよい。また、画像データ32がアナログ画像データである場合はアナログ入力バッファであってもよい。なお、第1のカメラインターフェース部110と第2のカメラインターフェース部130は同一の構成である必要はなく、例えば、画像データ22と画像データ32が異なるビット数のデジタル画像データである場合や、一方がアナログ画像データであり、他方がデジタル画像データであるような場合には、異なる構成であってもよい。
半導体集積回路装置10は、第2の画像処理部140を含む。第2の画像処理部140は、第2のカメラインターフェース部130が出力する画像データ132に変換処理を施す。第2の画像処理部140は、例えば、静止画像データを圧縮又は伸長するJPEGエンコーダ/デコーダ、動画像データを圧縮又は伸長するMPEGエンコーダ/デコーダ、IP変換器などであってもよい。なお、画像データ32がアナログ画像データである場合は、第2のカメラインターフェース部130(例えば、アナログ入力バッファ)の出力にAD変換器を接続し、アナログ画像データをデジタル画像データに変換した後、第2の画像処理部140に供給するようにしてもよい。
半導体集積回路装置10は、第1のメモリインターフェース部160を含む。第1のメモリインターフェース部160は、第1のカメラインターフェース部110及び第2のカメラインターフェース部130が内部に供給する画像データ112、132又は画像データ112、132に変換処理を施した画像データ122、142を1次記憶装置40に記録し、記録した画像データを1次記憶装置40から読み出すための1次記憶用インターフェースを提供する。第1のメモリインターフェース部160は、例えば、半導体集積回路装置10の内部電源電圧又は1次記憶装置40の電源電圧に適合するように画像データ162又は152の電圧レベルをシフトさせるレベルシフタであってもよいし、半導体集積回路装置10の内部電源電圧と1次記憶装置40の電源電圧が適合している場合は単なるデジタル入出力バッファであってもよい。
半導体集積回路装置10は、第2のメモリインターフェース部170を含む。第2のメモリインターフェース部170は、1次記憶装置40に記録された画像データ又は当該画像データに変換処理を施した画像データを2次記憶装置50に記録するための2次記憶用インターフェースを提供する。第2のメモリインターフェース部170は、例えば、半導体集積回路装置10の内部電源電圧又は2次記憶装置50の電源電圧に適合するように画像データ172又は154の電圧レベルをシフトさせるレベルシフタであってもよいし、半導体集積回路装置10の内部電源電圧と2次記憶装置50の電源電圧が適合している場合は単なるデジタル入出力バッファであってもよい。
なお、半導体集積回路装置10は、第1のカメラモジュール及び第2のカメラモジュールに対応する第1のカメラインターフェース部110及び第2のカメラインターフェース部130を他のインターフェースに対応する第1の画像データインターフェース部及び第2の画像データインターフェース部に置き換えてもよい。例えば、第1の画像データインターフェース部及び第2の画像データインターフェース部は、JPEGエンコーダICやIP変換用ICに対応するインターフェースを有するようにしてもよい。
図2は、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合の動作フローの例を説明するための図である。以下、図1を参照しながら動作フローを説明する。
図2は、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合の動作フローの例を説明するための図である。以下、図1を参照しながら動作フローを説明する。
CPU100は、第1のカメラモジュール20が一定時間間隔で撮影し供給する画像データ22を第1のカメラインターフェース部110が受け取った画像データ112又は第1の画像処理部120が変換処理を施した画像データ122を、第1のメモリインターフェース部160を介して1次記憶装置40の所定の記憶領域にサイクリックに順次記録する(ステップS10)。
同様に、CPU100は、第2のカメラモジュール30が一定時間間隔で撮影し供給する画像データ32を第2のカメラインターフェース部130が受け取った画像データ132又は第2の画像処理部140が変換処理を施した画像データ142を、第1のメモリインターフェース部160を介して1次記憶装置40の所定の記憶領域にサイクリックに順次記録する(ステップS12)。
ステップS10及びステップS12において、第1の画像処理部120及び第2の画像処理部140がDMA(Direct Memory Access)転送機能を有する場合には、第1の画像処理部120及び第2の画像処理部140が第1のメモリインターフェース部160を介して画像データ122及び142を直接、1次記憶装置40に記録することもできる。その場合、CPU100の負荷を低減することができる。
所定のイベント(例えば、図示しない加速度センサの出力が閾値を超える等のイベント)が発生するまで、CPU100は、1次記憶装置40への画像データの記録を一定時間間隔で行う(ステップS10〜S14)。所定のイベントが発生すると、CPU100は、ステップS10及びステップS12で1次記憶装置40に記録した画像データの一部(例えば、イベントが発生する15秒前以降の画像データ)を順次読み出し(ステップS16)、第2のメモリインターフェース部170を介して2次記憶装置50に記録する(ステップS18)。
同様に、CPU100は、第2のカメラモジュール30が定期的に撮影し供給する画像データ32を第2のカメラインターフェース部130が受け取った画像データ132又は第2の画像処理部140が変換処理を施した画像データ142を、第1のメモリインターフェース部160を介して1次記憶装置40の所定の記憶領域にサイクリックに順次記録する(ステップS22)。
2次記憶装置50に一定数の画像データ(例えば、イベント発生前15秒間及びイベント発生後5秒間の画像データ)を記録するまで、CPU100は、2次記憶装置50及び1次記憶装置40への画像データの記録を順次行う(ステップS16〜S24)。その結果、所定のイベント発生前後の必要な画像データを2次記憶装置50に記録し、長期的に保存することが可能になる。
図3は、本実施の形態の半導体集積回路装置における第1のカメラインターフェース部及び第2のカメラインターフェース部の配置例を説明するための図である。本実施の形態の半導体集積回路装置に含まれる半導体チップ200は、正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部212を配置するための電極領域210と、電極領域210に沿って複数の入出力バッファ222を配置するための入出力バッファ領域220とを有する。
電極部212は、半導体チップ200の外部から信号を入力し、又は半導体チップ200の外部に信号を出力するために使用される。入出力バッファ222は、電極部212と接続されており、電極部212に入力される信号の電圧レベルを半導体チップ200の内部動作電圧レベルに適合させて内部に供給し、又は半導体チップ200の内部動作電圧レベルを外部モジュールの動作電圧レベルに適合させて電極部212から出力するためのレベルシフタとして機能する。そのため、入出力バッファ222には、少なくとも、高電源電圧(HVDD)供給線、低電源電圧(LVDD)供給線及び接地電位(VSS)供給線が備えられている。例えば、内部電源電圧がLVDDであり、外部モジュールの電源電圧がHVDDであるような場合、入出力バッファ222は、電源電圧をHVDD(例えば、2.4V〜3.6V)からLVDD(例えば、1.8V)に変換し、又はLVDDからHVDDに変換するレベルシフタとして機能する。また、外部モジュールの電源電圧と内部電源電圧が適合している場合は、高電源電圧供給線と低電源電圧供給線をショートさせて使用することにより、入出力バッファ222を単なるバッファとして機能させることもできる。なお、入出力バッファ212は、入力のみ可能なバッファであってもよいし、出力のみ可能なバッファであってもよいし、入出力が可能なバッファであってもよい。複数の入出力バッファ222を隣接して配置することにより、入出力バッファ領域220において、環状に接続される高電源電圧(HVDD)供給線224、低電源電圧(LVDD)供給線226、接地電位(VSS)供給線228が形成され、所定の電極部212からHVDD、LVDD、VSSの各電位が供給される。なお、半導体チップ200の四隅付近には、入出力バッファ222を配置することができないので、各供給線が環状になるように各供給線のみ別途設けられる。
このように、第1のカメラインターフェース部110と第2のカメラインターフェース部130を対向する辺に沿って周辺部に配置することにより、信号線の接続を手配線で行う場合はいうまでもなく、自動配線ツールにより配線させる場合であっても、第1のカメラインターフェース部110に接続される配線のための配線領域と第2のカメラインターフェース部130に接続される配線のための配線領域の重複部分を削減することができる。その結果、配線効率が高くなり配線領域を小さくすることができるので、半導体チップ200の面積コストを削減することができる。また、配線領域の重複部分を削減することにより、第1のカメラインターフェース部110及び第2のカメラインターフェース部130から半導体チップ200の内部に供給される2つの画像データ間の干渉や画像データへのノイズの重畳を効果的に防止することができるとともに、配線の寄生容量に伴う信号伝搬遅延の増大を抑制することができるので、高速動作を実現することが可能となる。
図4は、本実施の形態の半導体集積回路装置における第1のカメラインターフェース部及び第2のカメラインターフェース部の他の配置例を説明するための図である。図3と同じ構成には同じ番号を付しており説明を省略する。第1のカメラインターフェース部110の複数の電極部212及び複数の入出力バッファ222は、半導体チップ200の第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220の少なくとも一部に配置され、第2のカメラインターフェース部130の複数の電極部212及び複数の入出力バッファ222は、第2の辺(240)に沿って設けられている電極領域210及び入出力バッファ領域220に第1のカメラインターフェース部110複数の電極部212及び複数の入出力バッファ222と対向して配置される。例えば、第1のカメラインターフェース部110の複数の電極部212及び複数の入出力バッファ222と第2のカメラインターフェース部130の複数の電極部212及び複数の入出力バッファ222は、半導体チップ200の中心線202に対して線対称となる位置に配置される。また、第1のカメラインターフェース部110の電極部の数と第2のカメラインターフェース部130の電極部の数が異なるような場合は、例えば、第1のカメラインターフェース部110の中心に位置する電極部と第2のカメラインターフェース部130の中心に位置する電極部が半導体チップ200の中心線202に対して線対称となるように配置される。
このように、第1のカメラインターフェース部110と第2のカメラインターフェース部130を対向する辺に沿って周辺部に対向して配置することにより、第1のカメラインターフェース部110に接続される配線と第2のカメラインターフェース部130に接続される配線の配線長をほぼ等しくすることができる(すなわち、図4においてこれらの配線を左右対称にする)ことが容易であり、これらの配線の寄生容量に伴う信号伝搬遅延をほぼ等しくすることができる。その結果、第1のカメラモジュールと第2のカメラモジュールがそれぞれ撮影する画像データを非同期に処理する場合であっても半導体チップ200の内部で同期させて処理する場合であっても、両者の画像データの対応関係を誤ることなく変換処理を行い、1次記憶装置に記録することができる。従って、本実施の形態の半導体集積回路装置を使用すれば、信頼性および証拠能力の高いデータ記録装置を提供することができる。
図5は、本実施の形態の半導体集積回路装置における第1のカメラインターフェース部、第2のカメラインターフェース部及び第1のメモリインターフェース部の配置例を説明するための図である。図4と同じ構成には同じ番号を付しており説明を省略する。半導体チップ200は、第1のカメラインターフェース部110、第2のカメラインターフェース部130に加えて、さらに第1のメモリインターフェース部160を含む。第1のメモリインターフェース部160は、複数の電極部212と複数の入出力バッファ222を含み、半導体チップ200の第3の辺(250)に沿って設けられている電極領域210及び入出力バッファ領域220の少なくとも一部に配置される。第1のカメラインターフェース部110の複数の電極部212及び複数の入出力バッファ222は、半導体チップ200の第1の辺(230)と第3の辺(250)が交差する付近に寄せて電極領域210及び入出力バッファ領域220に配置される。第2のカメラインターフェース部130の複数の電極部212及び複数の入出力バッファ222は、半導体チップ200の第2の辺(240)と第3の辺(250)が交差する付近に寄せて電極領域210及び入出力バッファ領域220に配置される。
図2で説明したように、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合、第1のカメラインターフェース部110及び第2のカメラインターフェース部130から第1のメモリインターフェース部160へ向かうデータの流れが存在する。このように、第1のカメラインターフェース部110と第2のカメラインターフェース部130を対向する辺に沿って第1のメモリインターフェース部160に近い位置に配置することにより、第1のカメラインターフェース部110及び第2のカメラインターフェース部130と第1のメモリインターフェース部160の距離を短くすることができる。従って、2つのカメラモジュールが撮影し、第1のカメラインターフェース部110及び第2のカメラインターフェース部130を介してそれぞれ供給された画像データを、第1のメモリインターフェース部160を介して1次記憶装置に記録することを想定すると、第1のカメラインターフェース部110及び第2のカメラインターフェース部130に接続される配線の長さを短くすることができるので、配線効率を高くすることができる。また、配線の長さを短くすることにより、第1のメモリインターフェース部160を介して画像データを1次記憶装置に記録する動作を高速化することができるので、単位時間あたりの保存可能な画像データ数を多くすることも可能であり、本実施の形態の半導体集積回路装置を使用すれば信頼性および証拠能力の高いデータ記録装置を提供することができる。
また、第1のカメラインターフェース部110及び第2のカメラインターフェース部130の動作電圧と第1のメモリインターフェース部160の動作電圧が異なるような場合、半導体チップ200は、第1のカメラインターフェース部110及び第2のカメラインターフェース部130の電源と第1のメモリインターフェース部160の電源を分離するために、電源分離セル232及び242を含んでもよい。電源分離セルは、高電源電圧(HVDD)供給線、低電源電圧(LVDD)供給線、接地電位(VSS)供給線の全部又は一部の配線を含まないセルである。電源分離セル232及び242は、高電源電圧(HVDD)供給線の配線のみ含んでいない。そのため、半導体チップ200の第1の辺(230)と第3の辺(250)が交差する付近の入出力バッファ領域220において、第1のカメラインターフェース部110の電源供給線(高電源電圧供給線224)と第1のメモリインターフェース部160の電源供給線(高電源電圧供給線252)が分離され、半導体チップ200の第2の辺(240)と第3の辺(250)が交差する付近の入出力バッファ領域220において、第2のカメラインターフェース部130の電源供給線(高電源電圧供給線224)と第1のメモリインターフェース部160の電源供給線(高電源電圧供給線252)が分離されている。
ここで、ボンディングの困難性により半導体チップ200の四隅付近の電極領域には、電極部を密集させることができない。その結果、四隅付近の入出力バッファ領域に、多くの入出力バッファを置いてもすべてを電極部と対応させて有効に使用することができない。そこで、四隅付近の入出力バッファ領域に、電源分離セルを置くことにより、又は、電源配線を直接的に切断することにより、電源分離のための領域を新たに追加することなく電源分離を実現することができる。
図6は、本実施の形態の半導体集積回路装置における第1のカメラインターフェース部、第2のカメラインターフェース部、第1のメモリインターフェース部及び第2のメモリインターフェース部の配置例を説明するための図である。図5と同じ構成には同じ番号を付しており説明を省略する。半導体チップ200は、第1のカメラインターフェース部110、第2のカメラインターフェース部130、第1のメモリインターフェース部160に加えて、さらに第2のメモリインターフェース部170を含む。第2のメモリインターフェース部170は、複数の電極部212と複数の入出力バッファ222を含み、半導体チップ200の第3の辺(250)と対向する第4の辺(260)に沿って設けられている電極領域210及び入出力バッファ領域220の少なくとも一部に配置される。
図2で説明したように、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合、第1のカメラインターフェース部110及び第2のカメラインターフェース部130から第1のメモリインターフェース部160へ向かうデータの流れと第1のメモリインターフェース部160から第2のメモリインターフェース部170へ向かうデータの流れが存在する。このように、第1のカメラインターフェース部110及び第2のカメラインターフェース部130が配置される2辺と異なる2辺に沿って第1のメモリインターフェース部160及び第2のメモリインターフェース部170を配置することにより、第1のカメラインターフェース部110及び第2のカメラインターフェース部130から第1のメモリインターフェース部160へ向かうデータ線のための配線領域と、第1のメモリインターフェース部160から第2のメモリインターフェース部170へ向かうデータ線のための配線領域の重複部分を効果的に削減することができる。
また、本実施の形態の集積回路装置をデータ記録装置に使用する場合、一般に、1次記憶装置に対する記録動作の方が2次記憶装置に対する記録動作に比べて圧倒的に高速に行う必要があるが、第1のカメラインターフェース部110及び第2のカメラインターフェース部130を第1のメモリインターフェース部160の近くに配置することにより、第1のメモリインターフェース部160を介して画像データを1次記憶装置に記録する動作を高速化することができる。
図7は、本実施の形態の半導体集積回路装置における第1のメモリインターフェース部が、1次記憶用インターフェースと2次記憶用インターフェースを選択信号により選択して提供する場合における、第1のメモリインターフェース部の配置例を説明するための図である。図5と同じ構成には同じ番号を付しており説明を省略する。第1のメモリインターフェース部160は、第1のカメラインターフェース部110及び第2のカメラインターフェース部130が半導体チップ200の内部に供給する画像データ又は当該画像データに変換処理を施した画像データを半導体チップ200の外部の1次記憶装置に記録し、記録した画像データを1次記憶装置から読み出すための1次記憶用インターフェースと、1次記憶装置に記録された画像データ又は当該画像データに変換処理を施した画像データを2次記憶装置に記録するための2次記憶用インターフェースのいずれかを選択して提供するための選択信号を半導体チップ200の外部に出力するための電極部254及び256を含む。例えば、電極部254から出力する選択信号(チップセレクト信号)がアクティブの時は1次記憶用インターフェースが選択され、電極部256から出力する選択信号(チップセレクト信号)がアクティブの時は2次記憶用インターフェースが選択されるようにしてもよい。また、1つの1選択信号の極性により、1次記憶用インターフェースと2次記憶用インターフェースのいずれかを選択するようにしてもよい。第1のメモリインターフェース部160に含まれる電極部254及び256以外の電極部の全部について、1次記憶用インターフェースと2次記憶用インターフェースで兼用してもよいし、一部についてのみ兼用するようにしてもよい。
図2で説明したように、本実施の形態の半導体集積回路装置をデータ記録装置に適用した場合、第1のカメラインターフェース部110及び第2のカメラインターフェース部130から第1のメモリインターフェース部160へ向かうデータの流れと第1のメモリインターフェース部160から第2のメモリインターフェース部170へ向かうデータの流れが存在する。このように、第1のメモリインターフェース部160が、1次記憶用インターフェースと2次記憶用インターフェースを選択信号により選択して提供することにより、第1のメモリインターフェース部160から第2のメモリインターフェース部170へ向かうデータ線が不要となり、配線領域を削減することができるので、配線効率を高くすることができる。
図8は、本実施の形態の半導体集積回路装置における第1のAD変換部、第1の画像処理部、第2のAD変換部、第2の画像処理部の配置例を説明するための図である。図5と同じ構成には同じ番号を付しており説明を省略する。半導体チップ200は、第1のAD変換部270を含む。第1のAD変換部270は、第1のカメラインターフェース部110が半導体チップ200の内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す。半導体チップ200は、第1の画像処理部120を含む。第1の画像処理部120は、第1のAD変換部270が変換したデジタル画像データに変換処理を施す。第1のAD変換部270及び第1の画像処理部120は、第1のカメラインターフェース部110の隣に配置される。半導体チップ200は、第2のAD変換部280を含む。第2のAD変換部280は、第2のカメラインターフェース部130が半導体チップ200の内部に供給するアナログ画像データをデジタル画像データに変換する処理を施す。半導体チップ200は、第2の画像処理部140を含む。第2の画像処理部140は、第2のAD変換部280が変換したデジタル画像データに変換処理を施す。第2のAD変換部280及び第2の画像処理部140は、第2のカメラインターフェース部130の隣に配置される。
このように、第1のAD変換部270及び第1の画像処理部120を、第1のカメラインターフェース部110の隣に配置することにより、第1のカメラインターフェース部110がアナログ画像データ入力とデジタル画像データ入力の両方が可能であるような場合であっても、第1のカメラインターフェース部110と第1のAD変換部270及び第1の画像処理部120との間の配線のための配線領域を削減することができる。また、第1のAD変換部270の出力を第1の画像処理部120の入力に供給するような場合であっても、配線領域を削減することができる。
同様に、第2のAD変換部280及び第2の画像処理部140を、第2のカメラインターフェース部130の隣に配置することにより、第2のカメラインターフェース部130がアナログ画像データ入力とデジタル画像データ入力の両方が可能であるような場合であっても、第2のカメラインターフェース部130と第2のAD変換部280及び第2の画像処理部140との間の配線のための配線領域を削減することができる。また、第2のAD変換部280の出力を第2の画像処理部140の入力に供給するような場合であっても、配線領域を削減することができる。
なお、第1のAD変換部270と第1の画像処理部120を隣同士に配置させる必要はなく、むしろ、AD変換部270のアナログ画像データ入力に、画像処理部120が発するデジタルノイズが重畳されるのを避けるためには、第1のAD変換部270と第1の画像処理部120は十分な距離をとって配置するのが望ましい。同様に、第2のAD変換部280と第2の画像処理部140は十分な距離をとって配置するのが望ましい。
図9は、本実施の形態の半導体集積回路装置における第1のメモリインターフェース部及び第2のメモリインターフェース部の他の配置例を説明するための図である。図6と同じ構成には同じ番号を付しており説明を省略する。
第1のメモリインターフェース部160は、複数の電極部212と複数の入出力バッファ222を含み、その一部は半導体チップ200の第3の辺(250)に沿って設けられている電極領域210及び入出力バッファ領域220に配置され、残りの部分は第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220に配置されている。例えば、第1のメモリインターフェース部160に含まれる電極部212及び入出力バッファ222の数が多い場合には、第3の辺(250)に沿って設けられている電極領域210及び入出力バッファ領域220にすべての電極部212及び入出力バッファ222を配置できない場合もある。このような場合には、第1のメモリインターフェース部160に含まれる電極部212及び入出力バッファ222の一部を第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220に配置するようにしてもよい。同様に、第1のメモリインターフェース部160に含まれる電極部212及び入出力バッファ222を第3の辺(250)に沿って設けられている電極領域210及び入出力バッファ領域220と第2の辺(240)に沿って設けられている電極領域210及び入出力バッファ領域220に配置するようにしてもよい。
第2のメモリインターフェース部170は、複数の電極部212と複数の入出力バッファ222を含み、その一部は半導体チップ200の第4の辺(260)に沿って設けられている電極領域210及び入出力バッファ領域220に配置され、残りの部分は第2の辺(240)に沿って設けられている電極領域210及び入出力バッファ領域220に配置されている。例えば、第4の辺(260)と第2の辺(240)が交差するコーナー付近にCPU100を配置する場合には、CPU100と第2のメモリインターフェース170の配線を効率よく行うために、第2のメモリインターフェース部170に含まれる電極部212及び入出力バッファ222の一部を第4の辺(260)に沿って設けられている電極領域210及び入出力バッファ領域220に配置し、残りの部分を第2の辺(240)に沿って設けられている電極領域210及び入出力バッファ領域220に配置するようにしてもよい。同様に、第2のメモリインターフェース部170に含まれる電極部212及び入出力バッファ222を第4の辺(260)に沿って設けられている電極領域210及び入出力バッファ領域220と第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220に配置するようにしてもよい。
図10は、本実施の形態の半導体集積回路装置における第1のメモリインターフェース部及び第2のメモリインターフェース部の他の配置例を説明するための図である。図6と同じ構成には同じ番号を付しており説明を省略する。
第1のメモリインターフェース部160は、複数の電極部212と複数の入出力バッファ222を含み、その一部は半導体チップ200の第3の辺(250)に沿って設けられている電極領域210及び入出力バッファ領域220に配置され、残りの部分は第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220と第2の辺(240)に沿って設けられている電極領域210及び入出力バッファ領域220に配置されている。例えば、第1のメモリインターフェース部160に含まれる電極部212及び入出力バッファ222の数が多い場合には、第3の辺(250)に沿って設けられている電極領域210及び入出力バッファ領域220にすべての電極部212及び入出力バッファ222を配置できない場合もある。このような場合には、第1のメモリインターフェース部160に含まれる電極部212及び入出力バッファ222の一部を第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220と第2の辺(240)に沿って設けられている電極領域210及び入出力バッファ領域220に配置するようにしてもよい。
第2のメモリインターフェース部170は、複数の電極部212と複数の入出力バッファ222を含み、その一部は半導体チップ200の第4の辺(260)に沿って設けられている電極領域210及び入出力バッファ領域220に配置され、残りの部分は第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220と第2の辺(240)に沿って設けられている電極領域210及び入出力バッファ領域220に配置されている。例えば、第2のメモリインターフェース部170に含まれる電極部212及び入出力バッファ222の数が多い場合には、第4の辺(260)に沿って設けられている電極領域210及び入出力バッファ領域220にすべての電極部212及び入出力バッファ222を配置できない場合もある。このような場合には、第2のメモリインターフェース部170に含まれる電極部212及び入出力バッファ222の一部を第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220と第2の辺(240)に沿って設けられている電極領域210及び入出力バッファ領域220に配置するようにしてもよい。
図11は、本実施の形態の半導体集積回路装置の機能ブロック図の他の例である。図1と同じ構成には同じ番号を付しており説明を省略する。
半導体集積回路装置12は、第3のメモリインターフェース部190を含む。第3のメモリインターフェース部190は、1次記憶装置40に記録された画像データ又は当該画像データに変換処理を施した画像データを2次記憶装置60に記録するための2次記憶用インターフェース、又は、第1のカメラインターフェース部110及び第2のカメラインターフェース部130が内部に供給する画像データ112、132又は画像データ112、132に変換処理を施した画像データ122、142を1次記憶装置60に記録し、記録した画像データを1次記憶装置60から読み出すための1次記憶用インターフェースを提供する。第3のメモリインターフェース部190は、例えば、半導体集積回路装置12の内部電源電圧又は2次記憶装置(又は1次記憶装置)60の電源電圧に適合するように画像データ192又は156の電圧レベルをシフトさせるレベルシフタであってもよいし、半導体集積回路装置12の内部電源電圧と2次記憶装置(又は1次記憶装置)60の電源電圧が適合している場合は単なるデジタル入出力バッファであってもよい。2次記憶装置(又は1次記憶装置)60は、例えば、USBメモリであってもよい。その場合には、メモリコントローラ150の一部を、CPU100と2次記憶装置(又は1次記憶装置)60(USBメモリ)の間におけるUSB規格に準拠したデータ送受信を制御するためのUSBコントローラとして機能させてもよい。
図12は、本実施の形態の半導体集積回路装置における第3のメモリインターフェース部の配置例を説明するための図である。図9と同じ構成には同じ番号を付しており説明を省略する。
第3のメモリインターフェース部190は、複数の電極部212と複数の入出力バッファ222を含み、その一部は半導体チップ200の第4の辺(260)に沿って設けられている電極領域210及び入出力バッファ領域220に配置され、残りの部分は第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220に配置されている。例えば、半導体集積回路装置12に2次記憶装置(又は1次記憶装置)60としてUSBメモリを接続する場合、USBの仕様を満たすためにはUSBコントローラと第3のメモリインターフェース部190を接続する配線の長さは出来る限り短い方がよい。そこで、USBコントローラとして機能するメモリコントローラ150の一部を第4の辺(260)と第1の辺(230)が交差するコーナー付近に配置し、第3のメモリインターフェース部190に含まれる電極部212及び入出力バッファ222の一部を第4の辺(260)に沿って設けられている電極領域210及び入出力バッファ領域220に配置し、残りの部分を第1の辺(230)に沿って設けられている電極領域210及び入出力バッファ領域220に配置するようにしてもよい。
2.データ記録装置
図13に、本実施の形態のデータ記録装置のブロック図の一例を示す。データ記録装置800は、集積回路装置810、第1のカメラモジュール820、第2のカメラモジュール830、1次記憶装置840、2次記憶装置850、電源生成部860、センサ870を含む。
図13に、本実施の形態のデータ記録装置のブロック図の一例を示す。データ記録装置800は、集積回路装置810、第1のカメラモジュール820、第2のカメラモジュール830、1次記憶装置840、2次記憶装置850、電源生成部860、センサ870を含む。
第1のカメラモジュール820及び第2のカメラモジュール830は、一定の時間間隔で画像を撮影する。1次記憶装置840は、第1のカメラモジュール820及び第2のカメラモジュール830が同時刻に撮影した画像データの組を一時的に順次保存するためのものであり、SDRAM(Synchronous DRAM)等の揮発性メモリであってもよい。2次記憶装置850は、1次記憶装置840に記録された画像データの組のうち、必要な画像データの組を長期的に保存するためのものであり、フラッシュメモリ等の不揮発性メモリであればよく、例えば、CF(Compact Flash)メモリカードやSD(Secure Digital)メモリカード等の記憶媒体であってもよい。電源生成部860は、データ記録装置800で使用される各種電源を生成するためのものである。センサ870は、所定のイベントの発生(例えば、事故発生時における急激な加速度の増加)を検知するためのものである。
集積回路装置810は、第1のカメラモジュール820及び第2のカメラモジュール830が同時刻に撮影した画像データの組を一定の時間間隔で1次記憶装置840の所定の記憶領域にサイクリックに順次記録する処理を行う。集積回路装置810は、センサ870の出力に基づいて所定のイベントが発生したと判断した場合は、前記の画像データの組を1次記憶装置840に順次記録する処理を続行するとともに、イベントが発生する所定時間前の画像データの組から順に時系列に沿って1次記憶装置840から読み出し、2次記憶装置850に順次記録する処理を行い、イベント発生前後の所定時間の画像データの組を2次記憶装置に記録すれば処理を終了する。
データ記録装置800としては、例えば、自動車に設置され、事故発生前後の前方の画像及び車内の画像を記録するドライブレコーダなどがある。
なお、データ記録装置800は、第1のカメラモジュール及び第2のカメラモジュールがそれぞれ撮影した画像データ(YUVデータやRGBデータ)に変換処理を施すデバイスを含み、半導体集積回路装置810には変換処理が施された画像データが供給されるようにしてもよい。例えば、データ記録装置800は、第1のカメラモジュール及び第2のカメラモジュールの出力をそれぞれJPEGエンコードやIP変換するデバイスを含んでいてもよい。
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
10 半導体集積回路装置、20 第1のカメラモジュール、22 画像データ、30 第2のカメラモジュール、32 画像データ、40 1次記憶装置、50 2次記憶装置、60 2次記憶装置(1次記憶装置)、100 CPU、110 第1のカメラインターフェース部(第1の画像データインターフェース部)、112 画像データ、120 第1の画像処理部、122 画像データ、130 第2のカメラインターフェース部(第2の画像データインターフェース部)、132 画像データ、140 第2の画像処理部、142 画像データ、150 メモリコントローラ、152 画像データ、154 画像データ、156 画像データ、160 第1のメモリインターフェース部、162 画像データ、170 第2のメモリインターフェース部、172 画像データ、180 ROM、190 第3のメモリインターフェース部、192 画像データ、200 半導体チップ、202 半導体チップの中心線、210 電極領域、212 電極部、220 入出力バッファ領域、222 入出力バッファ、224 高電源電圧(HVDD)供給線、226 低電源電圧(LVDD)供給線、228 接地電位(VSS)供給線、230 第1の辺、232 電源分離セル、240 第2の辺、242 電源分離セル、250 第3の辺、252 高電源電圧(HVDD)供給線、254 1次記憶装置選択信号出力電極部、256 2次記憶装置選択信号出力電極部、260 第4の辺、270 第1のAD変換部、280 第2のAD変換部、800 データ記録装置、810 半導体集積回路(ASIC)、820 第1のカメラモジュール、830 第2のカメラモジュール、840 1次記憶装置、850 2次記憶装置、860 電源生成部、870 センサ。
Claims (8)
- 正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域と、を有する半導体チップを含む半導体集積回路装置であって、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すための1次記憶用インターフェースを提供する第1のメモリインターフェース部とを含み、
前記第1の画像データインターフェース部は、前記半導体チップの第1の辺に沿って設けられ、
前記第2の画像データインターフェース部は、前記半導体チップの前記第1の辺と対向する第2の辺に沿って設けられ、
前記第1のメモリインターフェース部は、前記半導体チップの前記第1の辺及び前記第2の辺以外の第3の辺に沿って設けられ、
前記第1の辺と前記第3の辺とが交差する付近の入出力バッファ領域、及び、前記第2の辺と前記第3の辺とが交差する付近の入出力バッファ領域において、電源分離セルにより電源供給線が分離されていることを特徴とする半導体集積回路装置。 - 前記電源分離セルは、高電源電圧供給線、低電源電圧供給線、接地電位供給線の全部又は一部の配線を含まないセルであることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記電源分離セルは、前記半導体チップの四隅の入出力バッファ領域に配置されていることを特徴とする請求項1又は2に記載の半導体集積回路装置。
- 前記第1の画像データインターフェース部、前記第2の画像データインターフェース部及び前記第1のメモリインターフェース部のそれぞれの入出力バッファは、前記半導体チップの四隅の入出力バッファ領域に配置されないことを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路装置。
- 正方形又は長方形の形状を有し、各辺に沿って周辺部に複数の電極部を配置するための電極領域と、前記電極領域に沿って複数の入出力バッファを配置するための入出力バッファ領域とを有する半導体チップを含む半導体集積回路装置のレイアウト方法であって、
前記半導体集積回路装置は、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第1の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、画像データを前記半導体チップの内部に供給するためのインターフェースを提供する第2の画像データインターフェース部と、
複数の電極部と複数の入出力バッファを含み、前記第1の画像データインターフェース部及び前記第2の画像データインターフェース部が前記半導体チップの内部に供給する画像データ又は当該画像データに変換処理を施した画像データを前記半導体チップの外部の1次記憶装置に記録し、記録した画像データを前記1次記憶装置から読み出すためのインターフェースを提供する第1のメモリインターフェース部とを含み、
前記半導体チップの第1の辺に沿って前記第1の画像データインターフェース部を配置し、
前記半導体チップの前記第1の辺と対向する第2の辺に沿って前記第2の画像データインターフェース部を配置し、
前記第1の辺と前記第3の辺とが交差する付近の入出力バッファ領域、及び、前記第2の辺と前記第3の辺とが交差する付近の入出力バッファ領域に電源分離セルを配置することを特徴とする半導体集積回路装置のレイアウト方法。 - 前記電源分離セルは、高電源電圧供給線、低電源電圧供給線、接地電位供給線の全部又は一部の配線を含まないセルであることを特徴とする請求項5に記載の半導体集積回路装置のレイアウト方法。
- 前記電源分離セルは、前記半導体チップの四隅の入出力バッファ領域に配置することを特徴とする請求項5又は6に記載の半導体集積回路装置のレイアウト方法。
- 前記第1の画像データインターフェース部、前記第2の画像データインターフェース部及び前記第1のメモリインターフェース部のそれぞれの入出力バッファを、前記半導体チップの四隅の入出力バッファ領域に配置しないことを特徴とする請求項5乃至7のいずれか1項に記載の半導体集積回路装置のレイアウト方法。
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