JP4817354B2 - 半導体チップ - Google Patents

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Description

本発明は、フォトダイオード等の受光素子とその信号を処理する回路が同一の半導体基板上に集積されたイメージセンサに好適な半導体チップに関する。
従来より、画像を読み取るためのイメージセンサ用の半導体チップがファクシミリ等の電子機器に用いられている。この半導体チップは、画素に対応する受光素子が直線状に配置されているため、細長い長方形となっている（例えば特許文献１）。
図３はこのような従来の半導体チップ１０１を示すものであり、（ａ）は全体の平面図、（ｂ）は端部を拡大した平面図、（ｃ）は（ｂ）をさらに拡大したもので、１対の信号線の平面図である。この半導体チップ１０１は、（ａ）に示すように細長い長方形をなしている。なお、並設した入出力パッド１０７、１０７、…のみ表して他の部位は省略している。（ｂ）は（ａ）の左方端部を拡大して示しており、短辺の一側から他側に向かって、画素に対応する受光素子１２０が直線状に配置された受光素子部１０２、受光素子１２０に対応する読み出し回路セル１３０が直線状に配置された読み出し回路セル部１０３、（ｃ）に示す１対の信号線である信号出力及び基準出力の共通信号線ＬＤ、ＤＤが設けられる配線部１０４、外部クロックやスタート信号が入力されて読み出し回路セル部１０３や後述のアナログ回路部１０６を制御する制御信号を生成するロジック回路部１０５、信号出力及び基準出力の共通信号線ＬＤ、ＤＤの電圧の差に相当する電圧を出力する減算回路や増幅回路などを含むアナログ回路部１０６が配置されている。前述した複数の入出力パッド１０７、１０７、…は、アナログ回路部１０６に設けられている。
ここで、信号出力及び基準出力の共通信号線ＬＤ、ＤＤは、配線部１０４の長辺のほぼ全体にわたり、すなわち、ほぼ左端からほぼ右端まで互いに平行になるように設けられる。このような信号出力及び基準出力の共通信号線ＬＤ、ＤＤは、その全長が長いのでノイズが重畳し易いが、配設される場所や形状をできるだけ同じにすることにより、重畳してもその波形が近いものとなって大部分は後続の減算回路により除去される。
特開平９−２０５５１８号公報
ところで、今日、ファクシミリ等の電子機器の小型化に伴い、イメージセンサ用の半導体チップ１が搭載されるプリント基板の縮小化が益々求められ、それゆえ、半導体チップ１も短辺方向のサイズの縮小化が求められている。また、画素数の増加に伴い、制御信号の基準となる外部クロックの周波数は高いものとなってきている。
そこで、本願発明者は、短辺方向のサイズの縮小化を図るイメージセンサ用の半導体チップの開発に当たり、信号出力及び基準出力の共通信号線とロジック回路部との距離を短くしたところ、減算回路により除去されないロジック回路部からのスイッチングノイズが重畳して外部への出力信号に大きなノイズ波形が残るという問題に直面した。
本発明は、係る事由に鑑みてなされたものであり、その目的は、細長い長方形の半導体チップにおける全長が長い１対の信号線のレイアウト形状を工夫することにより重畳するノイズを除去し易いようにした半導体チップを提供することにある。
上記目的を達成するために、請求項１に記載の半導体チップは、細長い長方形をなし、スイッチングノイズが発生するロジック回路部と１対の信号線が設けられた配線部を備える半導体チップにおいて、前記１対の信号線は、それぞれが前記ロジック回路部の長辺方向に延びる実質的な外縁に対して近い側の近接片と遠い側の離反片とこれらを接続する接続片とを有し、互いの近接片と離反片とが平行でかつ互いの接続片が交差するよう配設されていることを特徴とする。
請求項２に記載の半導体チップは、請求項１に記載された半導体チップにおいて、画素に対応する受光素子が長辺方向に直線状に配置された受光部と、受光素子に対応する読み出し回路セルが直線状に配置された読み出し回路セル部と、を更に備え、前記ロジック回路部は読み出し回路セル部を制御する制御信号を生成し、かつ前記１対の信号線は信号出力及び基準出力の共通信号線であって読み出し回路セル部とロジック回路部との間に設けられていることを特徴とする。
請求項３に記載の半導体チップは、請求項１又は２に記載された半導体チップにおいて、前記１対の信号線の電圧を入力する減算回路を含むアナログ回路部を更に備えていることを特徴とする。
請求項４に記載の半導体チップは、請求項１乃至３のいずれかに記載された半導体チップにおいて、前記近接片と前記離反片は一定の所定長さであることを特徴とする。
請求項５に記載の半導体チップは、請求項１乃至４のいずれかに記載された半導体チップにおいて、前記接続片は、長辺方向に対し斜め方向に傾いた部分を有し、交差する一の接続片は前記近接片及び前記離反片と異なるメタル層に形成されていることを特徴とする。
本発明に係る半導体チップは、１対の信号線のそれぞれがロジック回路部の長辺方向に延びる実質的な外縁に対して近い側の近接片と遠い側の離反片とこれらを接続する接続片とを有し、互いの近接片と離反片とが平行でかつ互いの接続片が交差するよう配設されているので、全長が長くても重畳するノイズ波形がほぼ同じになるため、ノイズを除去し易くすることができる。
以下、本発明の最良の実施形態を図面を参照しながら説明する。先ず、イメージセンサ用の半導体チップの回路について説明する。図１はこの半導体チップ１の回路図である。半導体チップ１は、複数の受光素子２０を有する受光素子部２と、それぞれの受光素子２０に対応する読み出し回路セル３０を有する読み出し回路セル部３と、外部クロックＣＬＫ及びスタート信号ＳＰがそれぞれ入力パッド７１、７２を介して入力され、読み出し回路セル部３を制御する制御信号ＢＩ、ＷＴＬ、ＷＴＤ、ＲＤｎ−１、ＲＤｎ、ＲＤｎ＋１などや後述のアナログ部６を制御する制御信号ＰＲを生成するロジック回路部５と、増幅等を行って出力パッド７３を介して外部へ出力信号を出力するアナログ回路部６と、を有して成る。なお、制御信号ＢＩ、ＷＴＬ、ＷＴＤは全ての読み出し回路セル３０に共通に用いられ、また、制御信号ＲＤｎ−１、ＲＤｎ、ＲＤｎ＋１はそれぞれ別の読み出し回路セル３０に用いられて全部で読み出し回路セル３０に対応した数だけ有る。
読み出し回路セル３０は、図の中央に位置するものについて詳しく説明すると、受光素子２０に接続される節点Ａを制御信号ＢＩに応じてバイアス電圧ＶＢにプリチャージするＰＭＯＳ型のトランジスタ３１と、節点Ａの電圧をバッファリングして出力するバッファ３２と、バッファ３２の出力電圧を１次的に保存するコンデンサ３３、３４と、バッファ３２の出力電圧を制御信号ＷＴＬ、ＷＴＤに応じてそれぞれコンデンサ３３、３４に伝達するＮＭＯＳ型のトランジスタ３５、３６と、コンデンサ３３、３４の電圧をそれぞれ１対の信号線である信号出力及び基準出力の共通信号線ＬＤ、ＤＤに制御信号ＲＤｎに応じて伝達するＮＭＯＳ型のトランジスタ３７、３８と、を有して成る。図の中央に位置するもの以外、すなわち、図の上方や下方に位置する読み出し回路セル３０についても同様である。なお、バッファ３２はエミッタフォロア回路などで構成され、その場合は、その出力電圧は節点Ａの電圧よりも多少小さくなる。
アナログ回路部６は、信号出力及び基準出力の共通信号線ＬＤ、ＤＤのそれぞれの電圧をバッファリングして出力するバッファ６１、６２と、バッファ６１の出力電圧とバッファ６２の出力電圧の差に相当する電圧を出力する減算回路６３と、減算回路６３の出力電圧を増幅して出力する増幅回路６４と、増幅回路６４の出力電圧をバッファリングして外部に出力するバッファ６５と、を有して成る。また、アナログ回路部６は、信号出力及び基準出力の共通信号線ＬＤ、ＤＤを制御信号ＰＲに応じて共通信号線用基準電圧ＶＤＲＥＦにプリチャージするＮＭＯＳ型トランジスタ６６、６７を有する。
このイメージセンサ用の半導体チップ１は以下のように動作する。節点Ａは受光素子２０に入射される光量に応じた電圧になっており、スタート信号ＳＰにより起動すると、節点Ａの電圧がバッファ３２、トランジスタ３５を介してコンデンサ３３に保存される。続いて、節点Ａがトランジスタ３１を介してプリチャージされ、その後、光が受光素子２０に入射されない状態で節点Ａの電圧はバッファ３２、トランジスタ３６を介してコンデンサ３４に保存される。次に、トランジスタ６６、６７を介して信号出力及び基準出力の共通信号線ＬＤ、ＤＤがプリチャージされた後、それぞれの読み出し回路セル３０のトランジスタ３７、３８が順番に開いてコンデンサ３３の電圧が信号出力の共通信号線ＬＤ、コンデンサ３４の電圧が基準出力の共通信号線ＤＤに伝達される。信号出力及び基準出力の共通信号線ＬＤ、ＤＤのそれぞれの電圧はバッファ６１、６２を介して減算回路６３に入力され、その出力電圧は増幅回路６４により増幅されてバッファ６５を介して外部に出力される。ここで、減算回路６３は、信号出力及び基準出力の共通信号線ＬＤ、ＤＤのそれぞれの電圧の差を取るので、それらに重畳した同じノイズ波形は取り除かれる。
次に、本発明の実施形態である半導体チップのレイアウト形状について説明する。図２は半導体チップ１の平面図である。この半導体チップ１は、図１に示した上記のイメージセンサの回路を半導体基板上に実現したものである。（ａ）は全体の平面図、（ｂ）は端部を拡大した平面図、（ｃ）は（ｂ）をさらに拡大したもので、１対の信号線の平面図である。この半導体チップ１は、（ａ）に示すように細長い長方形（例えば、短辺が約０．３５ｍｍ、長辺が約１８．５ｍｍ）をなしている。なお、並設した入出力パッド７、７、…のみ表して他の部位は省略している。そして、（ａ）の左方端部を拡大した（ｂ）に示すように、長方形の短辺の一側から他側に向かって、画素に対応する受光素子２０が直線状に配置された受光素子部２、受光素子２０に対応する読み出し回路セル３０が直線状に配置された読み出し回路セル部３、１対の信号線である信号出力及び基準出力の共通信号線ＬＤ、ＤＤが設けられた配線部４、ロジック回路部５、アナログ回路部６が長方形の長辺方向に延びて配置されている。前述した複数の入出力パッド７、７、…は、アナログ回路部６に設けられている。
信号出力及び基準出力の共通信号線ＬＤ、ＤＤは、配線部４を長辺のほぼ左端から右端まで配設される。これらは、同図（ｃ）に示すように、所定長さ毎に短辺方向の位置を交換しながら長辺方向に延びている。具体的には、信号出力の共通信号線ＬＤは、ロジック回路部５の長辺方向に延びる実質的な外縁に対して近い側の近接片４３と遠い側の離反片４１とこれらを接続する接続片４２、４４とを有し、これらが繰り返されている。接続片４２、４４は、長辺方向に対し斜め方向（例えば、４５°）に傾いている。基準出力の共通信号線ＤＤも、ロジック回路部５の長辺方向に延びる実質的な外縁に対して近い側の近接片４５と遠い側の離反片４７とこれらを接続する接続片４６、４８とを有し、これらが繰り返されている。接続片４６、４８は、長辺方向に対し斜め方向（例えば、４５°）に傾いている。そして、互いの近接片と離反片、すなわち近接片４５と離反片４１及び近接片４３と離反片４７、が平行であり、かつ互いの接続片、すなわち接続片４２と接続片４６及び接続片４４と接続片４８が交差するよう配設されているのである。なお、信号出力の共通信号線ＬＤの離反片４１、近接片４３、接続片４４及び基準出力の共通信号線ＤＤの近接片４５、接続片４６、離反片４７は所定のメタル層に形成され、信号出力の共通信号線ＬＤの接続片４２及び基準出力の共通信号線ＤＤの接続片４８は異なるメタル層に形成されている。
信号出力及び基準出力の共通信号線ＬＤ、ＤＤはこのように配設されることで、以下のように作用する。信号出力及び基準出力の共通信号線ＬＤ、ＤＤはロジック回路部５の近くにあるため、ロジック回路部５を構成する素子又はそれから引き出された配線との寄生容量が大きい。従って、信号出力及び基準出力の共通信号線ＬＤ、ＤＤにはそれらの素子から直接又は配線を通して外部クロックＣＬＫに同期したスイッチングノイズが寄生容量を通して伝達され易い。そして、一部分を見ると、信号出力及び基準出力の共通信号線ＬＤ、ＤＤのそれぞれに対するスイッチングノイズの影響は異なる。例えば、基準出力の共通信号線ＤＤの近接片４５に対するスイッチングノイズの影響は信号出力の共通信号線ＬＤの離反片４１に対する影響よりも僅かに大きい。しかし、基準出力の共通信号線ＤＤの離反片４７に対するスイッチングノイズの影響は信号出力の共通信号線ＬＤの近接片４３に対する影響よりも僅かに小さい。従って、全体として見れば、信号出力及び基準出力の共通信号線ＬＤ、ＤＤのそれぞれに対するスイッチングノイズの影響はほぼ等しくなり、重畳するノイズ波形もほぼ同じになる。そして、信号出力及び基準出力の共通信号線ＬＤ、ＤＤに重畳したほぼ同じノイズ波形は後続の減算回路６３により除去される。
なお、信号出力及び基準出力の共通信号線ＬＤ、ＤＤの離反片４１、４７、近接片４３、４５の長辺方向の所定長さは実験又はシミュレーションで最適化が行われる。また、それは必ずしも一定である必要はないが、レイアウト設計の容易化のためには一定であることが望ましい。
以上、本発明の実施形態である半導体チップについて説明したが、本発明は、実施形態に記載したものに限られることなく、特許請求の範囲に記載した事項の範囲内でのさまざまな設計変更が可能である。例えば、信号出力及び基準出力の共通信号線ＬＤ、ＤＤを分割して高速化を図ることも可能である。また、ＭＯＳトランジスタとバイポーラトランジスタの置き換えが可能なのは勿論である。また、本発明はイメージセンサの半導体チップのみならず、他の細長い長方形の半導体チップに適用可能である。
イメージセンサ用の半導体チップの回路図。 本発明の実施形態に係る半導体チップであり、（ａ）は全体の平面図、（ｂ）は（ａ）の端部を拡大した平面図、（ｃ）は（ｂ）をさらに拡大したもので、１対の信号線の平面図。 従来の半導体チップであり、（ａ）は全体の平面図、（ｂ）は（ａ）の端部を拡大した平面図、（ｃ）は（ｂ）をさらに拡大したもので、１対の信号線の平面図。
符号の説明
１ 半導体チップ
２ 受光素子部
３ 読み出し回路セル部
４ 配線部
５ ロジック回路部
６ アナログ回路部
２０ 受光素子
３０ 読み出し回路セル
４１ 信号出力の共通信号線の離反片
４２、４４ 信号出力の共通信号線の接続片
４３ 信号出力の共通信号線の近接片
４５ 基準出力の共通信号線の近接片
４６、４８ 基準出力の共通信号線の接続片
４７ 基準出力の共通信号線の離反片
６３ 減算回路
ＬＤ １対の信号線を構成する信号出力の共通信号線
ＤＤ １対の信号線を構成する基準出力の共通信号線

Claims (5)

  1. 細長い長方形をなし、スイッチングノイズが発生するロジック回路部と１対の信号線が設けられた配線部を備える半導体チップにおいて、
    前記１対の信号線は、それぞれが前記ロジック回路部の長辺方向に延びる実質的な外縁に対して近い側の近接片と遠い側の離反片とこれらを接続する接続片とを有し、互いの近接片と離反片とが平行でかつ互いの接続片が交差するよう配設されていることを特徴とする半導体チップ。
  2. 請求項１に記載された半導体チップにおいて、
    画素に対応する受光素子が長辺方向に直線状に配置された受光部と、
    受光素子に対応する読み出し回路セルが直線状に配置された読み出し回路セル部と、
    を更に備え、
    前記ロジック回路部は読み出し回路セル部を制御する制御信号を生成し、かつ前記１対の信号線は信号出力及び基準出力の共通信号線であって読み出し回路セル部とロジック回路部との間に設けられていることを特徴とする半導体チップ。
  3. 請求項１又は２に記載された半導体チップにおいて、
    前記１対の信号線の電圧を入力する減算回路を含むアナログ回路部を更に備えていることを特徴とする半導体チップ。
  4. 請求項１乃至３のいずれかに記載された半導体チップにおいて、
    前記近接片と前記離反片は一定の所定長さであることを特徴とする半導体チップ。
  5. 請求項１乃至４のいずれかに記載された半導体チップにおいて、
    前記接続片は、長辺方向に対し斜め方向に傾いた部分を有し、交差する一の接続片は前記近接片及び前記離反片と異なるメタル層に形成されていることを特徴とする半導体チップ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5106052B2 (ja) * 2007-11-08 2012-12-26 キヤノン株式会社 固体撮像素子、撮像システム、及び固体撮像素子の駆動方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5784149A (en) * 1980-11-14 1982-05-26 Hitachi Ltd Semiconductor integrated circuit device
JPS60229472A (ja) * 1984-04-26 1985-11-14 Nec Corp イメ−ジセンサ
US5771070A (en) * 1985-11-15 1998-06-23 Canon Kabushiki Kaisha Solid state image pickup apparatus removing noise from the photoelectric converted signal
JPS62174943A (ja) * 1986-01-29 1987-07-31 Hitachi Ltd 回路装置
JPH04298155A (ja) * 1991-03-26 1992-10-21 Kyocera Corp イメージセンサ
US5994765A (en) * 1996-07-01 1999-11-30 Sun Microsystems, Inc. Clock distribution network with efficient shielding
US6201572B1 (en) * 1998-02-02 2001-03-13 Agilent Technologies, Inc. Analog current mode assisted differential to single-ended read-out channel operable with an active pixel sensor
US6704050B1 (en) * 1999-04-23 2004-03-09 Polaroid Corporation Active-pixel image sensing device with linear mode voltage to current conversion
US20050253287A1 (en) * 2004-05-11 2005-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port SRAM cell structure

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