JPS60229472A - イメ−ジセンサ - Google Patents
イメ−ジセンサInfo
- Publication number
- JPS60229472A JPS60229472A JP59084593A JP8459384A JPS60229472A JP S60229472 A JPS60229472 A JP S60229472A JP 59084593 A JP59084593 A JP 59084593A JP 8459384 A JP8459384 A JP 8459384A JP S60229472 A JPS60229472 A JP S60229472A
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- JP
- Japan
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- line
- pulse
- noise
- clock line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はイメージセンサにおいて、特に問題となるクロ
ック雑音を抑圧したＭＯＳ型のイメージセンサに関する
ものである。
ック雑音を抑圧したＭＯＳ型のイメージセンサに関する
ものである。
現在、ファクシミリ装置およびカメラ等の光電変換デバ
イスとしてＭｏＳ型イメージセンサやＣＯＤ等の固体撮
像デバイスの進出が激しい。ＭｏＳ型イメージセンサは
第１図に示す様に、シフトレジスタ形の走査回路１、ア
ドレス用のＦＥＴスイッチ２およびｐｎ接合ダイオード
の光電変換素子４からなり、ＣＣＤと比べると走査回路
工および周辺回路の構成が簡単になるという利点を持つ
が、逆に裔スイッチのオン、オフによるスイッチング雑
音やクロック雑音等の固定パターン雑音が大きいという
欠点がある。固定パターン脈音は第１図に示すように班
πスイッチ２のゲートルドレインの重なり容ｔ Ｃｙｄ
３ を通してゲートにかけたパルスのフィードスルー
雑音と、シフトレジスタ等の走査回路１の制御に必要な
りロック線７と、信号線６間の寄生結合容量Ｃｐ８を通
して現われるクロック雑音とからなる。
イスとしてＭｏＳ型イメージセンサやＣＯＤ等の固体撮
像デバイスの進出が激しい。ＭｏＳ型イメージセンサは
第１図に示す様に、シフトレジスタ形の走査回路１、ア
ドレス用のＦＥＴスイッチ２およびｐｎ接合ダイオード
の光電変換素子４からなり、ＣＣＤと比べると走査回路
工および周辺回路の構成が簡単になるという利点を持つ
が、逆に裔スイッチのオン、オフによるスイッチング雑
音やクロック雑音等の固定パターン雑音が大きいという
欠点がある。固定パターン脈音は第１図に示すように班
πスイッチ２のゲートルドレインの重なり容ｔ Ｃｙｄ
３ を通してゲートにかけたパルスのフィードスルー
雑音と、シフトレジスタ等の走査回路１の制御に必要な
りロック線７と、信号線６間の寄生結合容量Ｃｐ８を通
して現われるクロック雑音とからなる。
読み取る原稿面での照度が大きい場合や、動作速度が遅
く蓄積時間が長いため、光信号が大きくＳ／Ｎ比が充分
とれる場合にはこれらの雑音は特に問題とはならない。
く蓄積時間が長いため、光信号が大きくＳ／Ｎ比が充分
とれる場合にはこれらの雑音は特に問題とはならない。
しかし、実際にはファクシミリ装置とで要求されている
１０ｍａｇｃ 〜５ｍａｇｏ ／ライン、あるいはそれ
以上の高速になった場合や、密着形イメージセンナにお
いてよく使用される、例えばＬＥＤ等の光源のようにそ
れ程照度が大きくない場合には、何らかの雑音抑圧を行
なわなければならない。この雑音の大きさは、当然光に
示した寄生容−ｆ！ｋＣｇｄ ’？Ｃｐに比例する。
１０ｍａｇｃ 〜５ｍａｇｏ ／ライン、あるいはそれ
以上の高速になった場合や、密着形イメージセンナにお
いてよく使用される、例えばＬＥＤ等の光源のようにそ
れ程照度が大きくない場合には、何らかの雑音抑圧を行
なわなければならない。この雑音の大きさは、当然光に
示した寄生容−ｆ！ｋＣｇｄ ’？Ｃｐに比例する。
ところで、ゲート〜ドレイン重なシ容量ＣＱｄは、［造
プロセスに依存するところが大きいが、その絶対値とし
て最近の１１［５−ＬＳＩ技術の進歩により、例えば０
．０１ｐＦ以下と小さくできる。しかし、クロック線と
信号線との間の結合容量ｃｐは、例えば素子数が多くな
９両線の長さが長くなればなる程、また画線間の距離を
短くすればする程大きくなる。
プロセスに依存するところが大きいが、その絶対値とし
て最近の１１［５−ＬＳＩ技術の進歩により、例えば０
．０１ｐＦ以下と小さくできる。しかし、クロック線と
信号線との間の結合容量ｃｐは、例えば素子数が多くな
９両線の長さが長くなればなる程、また画線間の距離を
短くすればする程大きくなる。
例えば通常のＭＤＳ型センサでの値として０．５ｐＦ程
度と前述した重なり容量（４ｄと比較して数十倍程度と
大きく、従ってＳ／Ｎ比のＮの値はほぼこの結合容量Ｃ
ｐで決まっている。このためＳ／Ｎ比の改善を行なうた
めには、この結合容量ｃｐ全全通て現われるクロック雑
音をいかに抑圧するかが大きな問題である。
度と前述した重なり容量（４ｄと比較して数十倍程度と
大きく、従ってＳ／Ｎ比のＮの値はほぼこの結合容量Ｃ
ｐで決まっている。このためＳ／Ｎ比の改善を行なうた
めには、この結合容量ｃｐ全全通て現われるクロック雑
音をいかに抑圧するかが大きな問題である。
従来、固定パターン雑音の抑圧方式として電子通信学会
論文誌１９７７年Ｖｏｌ Ｊ６０−Ｃに「隣接ビット相
関法によるｙＤＳイメージセンサのＳ／Ｎ比の改良」と
題して発表された方式は第２図に示す様に１ビツトの光
電変換素子４に対し２個のＦ］１ｉｌＴスイッチ２を設
け、例えば走査回路１で発生した走査パルスで同時に隣
り合う２素子のＦ′ｇｒスイッチ２をオンし、信号線２
２と雑音線２１の差動をとり、雑音を抑圧する方式であ
る。また同じ（ＮａｔｉｏｎａｌＴｅｃｈｎｉｃａｌ
Ｒｇｐｏｒｔ １９７５年Ｖｏ１．２１． Ｎｏ、６
に「低ノイズ−次元ＭＯＳイメージセンサ」と題して発
表された方式は第３図に示す様にＦＥｌ’ｒスイッチ２
と同じ容量を持つダミーのキャパシタ３３を設け、両者
を同時にスイッチングしてイ６号約３２と雑音線３１の
差動をとり、両者に現われた雑音を抑圧する方式である
。
論文誌１９７７年Ｖｏｌ Ｊ６０−Ｃに「隣接ビット相
関法によるｙＤＳイメージセンサのＳ／Ｎ比の改良」と
題して発表された方式は第２図に示す様に１ビツトの光
電変換素子４に対し２個のＦ］１ｉｌＴスイッチ２を設
け、例えば走査回路１で発生した走査パルスで同時に隣
り合う２素子のＦ′ｇｒスイッチ２をオンし、信号線２
２と雑音線２１の差動をとり、雑音を抑圧する方式であ
る。また同じ（ＮａｔｉｏｎａｌＴｅｃｈｎｉｃａｌ
Ｒｇｐｏｒｔ １９７５年Ｖｏ１．２１． Ｎｏ、６
に「低ノイズ−次元ＭＯＳイメージセンサ」と題して発
表された方式は第３図に示す様にＦＥｌ’ｒスイッチ２
と同じ容量を持つダミーのキャパシタ３３を設け、両者
を同時にスイッチングしてイ６号約３２と雑音線３１の
差動をとり、両者に現われた雑音を抑圧する方式である
。
この化テレビジョン学会技術報告１９８０年８月に「二
次元ＭＯ８型固体撮像素子の固定パターン雑音と抑圧回
路の提案」と題して発表された方式は、１ビツトの光電
変換素子を駆動する間に、信号および雑音を積分するこ
とＫよシ、駆動パルスの一対の正負の雑音のみを打ち消
すようにしたいわゆる積分方式である。
次元ＭＯ８型固体撮像素子の固定パターン雑音と抑圧回
路の提案」と題して発表された方式は、１ビツトの光電
変換素子を駆動する間に、信号および雑音を積分するこ
とＫよシ、駆動パルスの一対の正負の雑音のみを打ち消
すようにしたいわゆる積分方式である。
以上の様な雑音抑圧方式によれば、重なり容量ＣＱｄに
よるスイッチング雑音もある程度まで抑圧できる事にな
るが、本来抑圧しなければならない結合容量Ｃｐによる
クロック雑音もある程度のレベルまでしか抑圧できない
。例えば、ｗＪｚ図および第３図に示した方式の場合、
信号線および雑音線の２Ｉｗ！がある。ところが、クロ
ック線と信号線との間の結合容量とクロック線と雑音線
との間の結合容量は、それぞれの画線間距離の差がある
ため異なり、従って雑音レベルも違うため差動波もこの
光は残ってり、−４うに の差シカ後の雑音レベルを重なり容量ＣＱｄによる雑音
レベルと同等に壕で抑圧しようとすると、例えば信号線
と雑音線との間の距離が１０μｍとした時、クロック線
と信号線、クロック線と雑音線の距離は０．５ｍｍ以上
離さなくてはならない。この値は通常のＩＣあるいはＬ
ＳＩ設計上からみると非常なチップ面積の無駄であり、
また歩留り低下につながる。
よるスイッチング雑音もある程度まで抑圧できる事にな
るが、本来抑圧しなければならない結合容量Ｃｐによる
クロック雑音もある程度のレベルまでしか抑圧できない
。例えば、ｗＪｚ図および第３図に示した方式の場合、
信号線および雑音線の２Ｉｗ！がある。ところが、クロ
ック線と信号線との間の結合容量とクロック線と雑音線
との間の結合容量は、それぞれの画線間距離の差がある
ため異なり、従って雑音レベルも違うため差動波もこの
光は残ってり、−４うに の差シカ後の雑音レベルを重なり容量ＣＱｄによる雑音
レベルと同等に壕で抑圧しようとすると、例えば信号線
と雑音線との間の距離が１０μｍとした時、クロック線
と信号線、クロック線と雑音線の距離は０．５ｍｍ以上
離さなくてはならない。この値は通常のＩＣあるいはＬ
ＳＩ設計上からみると非常なチップ面積の無駄であり、
また歩留り低下につながる。
さらに、これらの雑音抑圧方式では、Ｘスイッチあるい
はダミーキャパシタといったものが余計に必要であると
か、積分方式では積分するためのリセットパルスとか駆
動パルスのタイミング関係が複雑になるという欠点があ
る・ 〔発明の目的〕 本発明の目的は、前述した雑音の最大の原因であるクロ
ック線と信号線間の寄生結合容量によるクロック雑音を
余計なＦＥＴやキャパシタを必要とせず簡単にしかもほ
ぼ確実に抑圧できるイメージセンサを提供することにあ
る。
はダミーキャパシタといったものが余計に必要であると
か、積分方式では積分するためのリセットパルスとか駆
動パルスのタイミング関係が複雑になるという欠点があ
る・ 〔発明の目的〕 本発明の目的は、前述した雑音の最大の原因であるクロ
ック線と信号線間の寄生結合容量によるクロック雑音を
余計なＦＥＴやキャパシタを必要とせず簡単にしかもほ
ぼ確実に抑圧できるイメージセンサを提供することにあ
る。
本発明は同一半導体基板上にクロックパルスで制御され
順次走査パルス発生回路及び＃順次走査パルスで制御さ
れるスイッチ素子の組を−ユニツと ト、する多段の縦続回路と、前記スイッチ素子の出力端
子を共通に接続した信号線とを少なくとも備え、前記ス
イッチ素子の入力端子に光電変換素子列を接続したイメ
ージセンナにおいて、ＭＥクロックパルスを供給する第
１のクロック線と前記クロックパルスの反転パルスを発
生する第２のクロック線を前記信号線をはさんで等距離
の位置に同一長さで配置し、一方のクロック線を前記ス
イッチ素子の入力端子列に交差させ、かつ他方のクロッ
ク線を前記スイッチ素子の出方端子列に交差させてそれ
ぞれ配線したことを特徴とするイメージセンサである。
順次走査パルス発生回路及び＃順次走査パルスで制御さ
れるスイッチ素子の組を−ユニツと ト、する多段の縦続回路と、前記スイッチ素子の出力端
子を共通に接続した信号線とを少なくとも備え、前記ス
イッチ素子の入力端子に光電変換素子列を接続したイメ
ージセンナにおいて、ＭＥクロックパルスを供給する第
１のクロック線と前記クロックパルスの反転パルスを発
生する第２のクロック線を前記信号線をはさんで等距離
の位置に同一長さで配置し、一方のクロック線を前記ス
イッチ素子の入力端子列に交差させ、かつ他方のクロッ
ク線を前記スイッチ素子の出方端子列に交差させてそれ
ぞれ配線したことを特徴とするイメージセンサである。
本発明は従来技術の問題点であったクロック雑音出力を
第１および第２のクロック線に相反するパルスを供給し
て杓ち消し合うことによりｔｌぼ完全に抑圧するように
したものである。
第１および第２のクロック線に相反するパルスを供給し
て杓ち消し合うことによりｔｌぼ完全に抑圧するように
したものである。
以下図面と共に本発明の具体的実施例について詳細に説
明する。
明する。
Ｍ４図は本発明の一実施例に、よるイメージセンサの具
体的構成例を示す斜視図である。
体的構成例を示す斜視図である。
第５図のタイミング図と共にその構成動作を説明する。
半導体基板４１上でのｎ段にわたシ縦続接続された複数
個の走査パルス発生回路Ｃは、例えばスタティックシフ
トレジスタで構成され、クロック端子４３に印加され第
１のクロック線５１全通して供給されたクロックパルス
Φ１の一周期毎に、入出力端子４４に印加されたスター
トパルスを次段へと順次転送する。この順次出力は濱ス
イッチ素子４５を制御し、このスイッチ素子柘の各入力
端子４Ｇに接続された、例えばｐｎ接合ダイオードの光
電変換素子４７を蓄積型で順次私製する。端子招は＾１
ノ記スイッチ素子６の各出力９ｊｍ子４９を共通に接続
し九信号線５４から信号の取り出しを行なう信号端子で
ある。端子間は各光電変換素子４７の他端を共通に接続
し、出力端子化と共に各光電変換素子４７に逆方向バイ
アスが印加されるようＫする端子であり、例えばアース
端子とする場合には半導体基板４１上の他のアース端子
と共通としてもさしつかえない。
個の走査パルス発生回路Ｃは、例えばスタティックシフ
トレジスタで構成され、クロック端子４３に印加され第
１のクロック線５１全通して供給されたクロックパルス
Φ１の一周期毎に、入出力端子４４に印加されたスター
トパルスを次段へと順次転送する。この順次出力は濱ス
イッチ素子４５を制御し、このスイッチ素子柘の各入力
端子４Ｇに接続された、例えばｐｎ接合ダイオードの光
電変換素子４７を蓄積型で順次私製する。端子招は＾１
ノ記スイッチ素子６の各出力９ｊｍ子４９を共通に接続
し九信号線５４から信号の取り出しを行なう信号端子で
ある。端子間は各光電変換素子４７の他端を共通に接続
し、出力端子化と共に各光電変換素子４７に逆方向バイ
アスが印加されるようＫする端子であり、例えばアース
端子とする場合には半導体基板４１上の他のアース端子
と共通としてもさしつかえない。
端子５２は、先のクロック端子４３に印加されたクロッ
クパルスΦｌの反転パルスΦ２を印加する端子であり、
第５図に示す様なタイミングで入力される。
クパルスΦｌの反転パルスΦ２を印加する端子であり、
第５図に示す様なタイミングで入力される。
端子４３に接続され、各段の走査パルス発生回路社にク
ロックパルスΦ１を供給する第１のクロック線５１と、
端子５２に接続され反転パルスΦ２を発生する第２のク
ロック線５３とは、出力端子拐に接続され各スイッチ素
子６の各出力端子４９から信号の取り出しを行なう信号
＠５４をはさんで等距離（１ｗ＝ｌｘ）の位置に同じ長
さで配線されている。
ロックパルスΦ１を供給する第１のクロック線５１と、
端子５２に接続され反転パルスΦ２を発生する第２のク
ロック線５３とは、出力端子拐に接続され各スイッチ素
子６の各出力端子４９から信号の取り出しを行なう信号
＠５４をはさんで等距離（１ｗ＝ｌｘ）の位置に同じ長
さで配線されている。
従って、第５図（→に示す様に信号線５４と第１のクロ
ック線５１との間の結合容量Ｃｐ１と、信号線５４と第
２のクロック線５３との間の結合容量Ｃｐ雪とは等しく
なる。容量ＣＴＩＩを通して出力端子５２に現われる雑
音はクロックパルスΦ１の微分波形Ｖｏｔであり、また
容量Ｃｐｓを通して出力端子５２に現われる雑音は反転
パルスΦ２の微分波形Ｖｏｗであり、両クロックパルス
の立上り、立下りおよび波高値を等しくしておけば、両
者の差動出力Ｖｏは第５図（ｂ）に示されるようＫお互
いに打ち消されてほぼ完全にクロック雑音の抑圧が行な
われる。
ック線５１との間の結合容量Ｃｐ１と、信号線５４と第
２のクロック線５３との間の結合容量Ｃｐ雪とは等しく
なる。容量ＣＴＩＩを通して出力端子５２に現われる雑
音はクロックパルスΦ１の微分波形Ｖｏｔであり、また
容量Ｃｐｓを通して出力端子５２に現われる雑音は反転
パルスΦ２の微分波形Ｖｏｗであり、両クロックパルス
の立上り、立下りおよび波高値を等しくしておけば、両
者の差動出力Ｖｏは第５図（ｂ）に示されるようＫお互
いに打ち消されてほぼ完全にクロック雑音の抑圧が行な
われる。
また第４図に示すように、各スイッチ素子弱の各出力端
子４９は、各々第１のクロック線５１と完全に交差する
位置まで伸ばされている。これは、同図に見られる第２
のクロック線５３と各スイッチ素子柘の各入力端子４６
とが交差しているのと全く同じように、信号線５４に対
して対称に配線し、交差部における各クロストーク容ｇ
ｋを同じくしている。
子４９は、各々第１のクロック線５１と完全に交差する
位置まで伸ばされている。これは、同図に見られる第２
のクロック線５３と各スイッチ素子柘の各入力端子４６
とが交差しているのと全く同じように、信号線５４に対
して対称に配線し、交差部における各クロストーク容ｇ
ｋを同じくしている。
このことＫよりこの各クロストーク容量から各スイッチ
素子４５の各入力端子４６および出力端子４９を通して
信号線８に混入するクロック雑音を、前述した雑音抑圧
の原理でもって打ち消す。
素子４５の各入力端子４６および出力端子４９を通して
信号線８に混入するクロック雑音を、前述した雑音抑圧
の原理でもって打ち消す。
なお、本実施例では、第２のクロック線は各スイツチ素
子の入力端子列と交差しているが、これにかかわらず各
スイッチ素子の出力端子列や光電変換素子の接続端子列
等と交差しても同じである。
子の入力端子列と交差しているが、これにかかわらず各
スイッチ素子の出力端子列や光電変換素子の接続端子列
等と交差しても同じである。
本実施例での走査パルス発生回路は、スタティックシフ
トレジスタであるが、これはダイナミックシフトレジス
タであってもかまわない。
トレジスタであるが、これはダイナミックシフトレジス
タであってもかまわない。
ｔ＋、クロックパルスΦ１の反転パルスΦ２ ｒＪ、外
部で作成し入力する方法をとっているが、これは例えば
同一半導体基板上にインバータ回路を設置し発生させる
形でももちろんかまわない。
部で作成し入力する方法をとっているが、これは例えば
同一半導体基板上にインバータ回路を設置し発生させる
形でももちろんかまわない。
以上詳述したように本発明によれば、複雑な回路構成や
配線を必要とせず、また余分な構成要素も必要とせず、
１本のクロック線を付加しこれを配線することにより、
従来脈邦型イメージセンサにおいて大きな問題であった
クロック雑音をｌ’Ｌ ？？完全に打ち消すことができ
Ｓ／Ｎ比の高いイメージセンサが得られる。
配線を必要とせず、また余分な構成要素も必要とせず、
１本のクロック線を付加しこれを配線することにより、
従来脈邦型イメージセンサにおいて大きな問題であった
クロック雑音をｌ’Ｌ ？？完全に打ち消すことができ
Ｓ／Ｎ比の高いイメージセンサが得られる。
また、従来の様にクロック雑音の低減のために、信号線
とクロック線との間の距離を０．５鶴以上も離しで設置
しなければならないという理由もなくなるため、高集積
化も可能であり、従ってチップ寸法も小さくでき、しか
も歩留りを向上できる。
とクロック線との間の距離を０．５鶴以上も離しで設置
しなければならないという理由もなくなるため、高集積
化も可能であり、従ってチップ寸法も小さくでき、しか
も歩留りを向上できる。
さらに、光電変換素子がさらに多数化してもそのことに
よる問題が生じない高性能なイメージセンサを実現でき
る効果を有するものである。
よる問題が生じない高性能なイメージセンサを実現でき
る効果を有するものである。
第１図はイメージセンサの基本構成と雑音発生を説明す
るための図、第２図、第３図は従来のイメージセンナの
雑音抑圧方式を説明するための図、第４図は本発明の一
実施例を示す斜視図、第５図（ｃＬ）は本発明の雑音抑
圧方式を説明する図、第５図（６）は本発明の実施例に
おける各部の電圧状態を示す波形図である。 図において、４１は半導体基板、心は走査パルス発生回
路、詔はクロックパルス入力端子、伺は入出力端子、柘
はＦＥＴスイッチ素子、４６は班πスイッチ素子の入力
端子、４７は光電変換素子、槌は出力端子、４９はＦＥ
Ｔスイッチ素子の出力端子、父は光電変換素子列の共通
端子、５１は第１のクロック線、５２は第２のクロック
パルスの入力端子、５３はｖｇ２のクロック線、５４は
信号線である。 特許出願人 日本電気株式会社 第３図 １ 第５図 （ｂ）
るための図、第２図、第３図は従来のイメージセンナの
雑音抑圧方式を説明するための図、第４図は本発明の一
実施例を示す斜視図、第５図（ｃＬ）は本発明の雑音抑
圧方式を説明する図、第５図（６）は本発明の実施例に
おける各部の電圧状態を示す波形図である。 図において、４１は半導体基板、心は走査パルス発生回
路、詔はクロックパルス入力端子、伺は入出力端子、柘
はＦＥＴスイッチ素子、４６は班πスイッチ素子の入力
端子、４７は光電変換素子、槌は出力端子、４９はＦＥ
Ｔスイッチ素子の出力端子、父は光電変換素子列の共通
端子、５１は第１のクロック線、５２は第２のクロック
パルスの入力端子、５３はｖｇ２のクロック線、５４は
信号線である。 特許出願人 日本電気株式会社 第３図 １ 第５図 （ｂ）
Claims (1)
- （１）同一半導体基板上にクロックパルスで制御され順
次走査パルスを発生する走査パルス発生回路及び前記順
次走査パルスで制御されるスイッチ素子の組を−ユニッ
トとする多段の縦続回路と、前記スイッチ素子の出力端
子を共通に接続した信号線とを少なくとも備え、前記ス
イッチ素子の入力端子列に光電変換素子列を接続したイ
メージセンサにおいて、前記クロックパルスを供給する
第１のクロック線と前記クロックパルスの反転パルスを
発生する第２のクロック線とを前記信号線をはさんで等
距離の位置に同一長さで配置し、一方のクロック線を１
１１１把スイッチ素子の入力端子列に交差させ、かつ他
方のクロック線を前記スイッチ素子の出力端子列に交差
させてそれぞれ配線したことを特徴とするイメージセン
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084593A JPS60229472A (ja) | 1984-04-26 | 1984-04-26 | イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084593A JPS60229472A (ja) | 1984-04-26 | 1984-04-26 | イメ−ジセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229472A true JPS60229472A (ja) | 1985-11-14 |
Family
ID=13834978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084593A Pending JPS60229472A (ja) | 1984-04-26 | 1984-04-26 | イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421145B1 (en) | 1992-09-28 | 2002-07-16 | Canon Kabushiki Kaisha | Image processing apparatus and method using image information and additional information or an additional pattern added thereto or superposed thereon |
| WO2006049172A1 (ja) * | 2004-11-05 | 2006-05-11 | Rohm Co., Ltd | 半導体チップ |
-
1984
- 1984-04-26 JP JP59084593A patent/JPS60229472A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421145B1 (en) | 1992-09-28 | 2002-07-16 | Canon Kabushiki Kaisha | Image processing apparatus and method using image information and additional information or an additional pattern added thereto or superposed thereon |
| US7057775B2 (en) | 1992-09-28 | 2006-06-06 | Canon Kabushiki Kaisha | Image processing apparatus and method using image information and additional informational or an additional pattern added thereto or superposed thereon |
| US7061652B2 (en) | 1992-09-28 | 2006-06-13 | Canon Kabushiki Kaisha | Image processing apparatus and method using image information and additional information or an additional pattern added thereto or superposed thereon |
| WO2006049172A1 (ja) * | 2004-11-05 | 2006-05-11 | Rohm Co., Ltd | 半導体チップ |
| JP2006135065A (ja) * | 2004-11-05 | 2006-05-25 | Rohm Co Ltd | 半導体チップ |
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