KR102641124B1 - 원자층 증착법을 통해 일함수가 조절되는 반도체 소자의 게이트 구조체 및 그 형성방법 - Google Patents

원자층 증착법을 통해 일함수가 조절되는 반도체 소자의 게이트 구조체 및 그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 구조체 및 그 형성방법에 관한 것으로서, 일실시예에 따른 게이트 구조체는 기판 상에 형성된 게이트 산화막 및 게이트 산화막 상에 형성되고 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층 구비하는 게이트 전극을 포함하고, 금속 질화물층은 원자층 증착법을 통해 알루미늄 질화물(AlN)의 증착 비율이 제어되어 일함수가 조절될 수 있다.

Description

원자층 증착법을 통해 일함수가 조절되는 반도체 소자의 게이트 구조체 및 그 형성방법{GATE STRUCTURE OF SEMICONDUCTOR DEVICE WITH CONTROLLED WORK FUNCTION USING ATOMIC LAYER DEPOSITION AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 소자의 게이트 구조체 및 그 형성방법에 관한 것으로, 보다 상세하게는 원자층 증착법을 이용하여 반도체 소자의 금속 게이트 전극을 형성하는 기술적 사상에 관한 것이다.
반도체 소자 기술은 미세화 기반의 공정 기술 혁신을 통하여 지속적으로 발전해오고 있으나 기술 노드(technology node)의 감소로 인한 단채널 효과(short channel effect), 단위 면적 당 전력 소모 증가 및 누설 전류 문제와 같은 기술적인 난관에 봉착하였다.
이로 인해, 반도체 소자 기술은 실리콘 산화물(SiO2)의 두께를 단순하게 줄여나가며 소자의 성능을 향상시키는 방식에서 실리콘 산화물(SiO2)을 고유전체(high-k value material) 특성을 가진 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 및 이에 준하는 물질로 대체하는 방식으로 변화하고 있다.
구체적으로, 폴리실리콘(poly-silicon)은 반도체 소자에 적용되는 대표적인 금속 전극으로 수십 년간 사용되어 왔으나 누설전류 문제, 높은 면저항(sheet resistance), 페르미 레벨 피닝(fermi level pinning) 및 게이트 공핍과 같은 문제가 야기되고 있으며, 금속 게이트 전극의 유효 일함수가 실리콘(Si) 가전자대 (valence band) 근처에서 고정되는 현상이 발생되고 있다.
공정 미세화 기술의 향상으로 반도체 소자의 구동 전력은 효과적으로 감소되었으나, 회로 측면에서 서브-스레스홀드(sub-threshold) 누설 전류는 오프 상태(off state)에서 중요한 것으로 듀얼 또는 다중 문턱전압(Vth)과 같은 회로 설계가 대안으로 연구되고 있다.
보다 구체적으로, 반도체 소자의 구동 측면에서는 전력 소모를 줄이거나 그 효율성의 증가를 위해 채널 단면적을 늘리는 등의 방법이 이용되고 있으며, SOI(silicon-on-insulator), 핀(fin), 게이트-올-어라운드(gate-all-around, GAA) 구조를 적용한 3차원 트랜지스터 등이 연구 및 개발 되고 있다.
또한, 반도체 소자의 구조적인 측면에서는 2차원 평면형에서 3차원 입체형으로 변화됨에 따라 높은 종횡비(high aspect ratio)와 표면 커버리지(surface coverage)를 확보할 수 있는 금속 게이트 전극을 형성에 관한 연구가 필요한 실정이다.
다시 말해, 게이트 전극 형성과 관련하여, 금속이나 높은 도전성을 가진 금속 질화물로 교체 및 금속 게이트 공정 도입이 요구되고 있으며, 이를 통해 문턱 전압 감소의 한계를 극복할 것으로 기대되고 있다. 특히, CMOS 반도체 소자 구현을 위해서는 NMOS 소자와 PMOS 소자 각각에 적합한 일함수를 갖는 고유전체/금속 게이트 스택 형성 및 특성 제어 기술을 필요로 하고 있다.
이에 반도체 소자의 일함수 제어를 위해 미드갭(midgap) 물질인 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 물질을 기반으로 하여, 금속 게이트 전극 박막을 형성하는 기술과 이에 대한 특성 제어 기술이 연구되고 있다.
특히, PMOS 소자에 적용되는 게이트 전극은 일반적으로 PMOS 소자에 적합한 일함수를 갖기 위해서 두께를 증가시키는 방법이 연구되고 있으나 이는 노드가 미세화되고 있는 3차원 반도체 소자에 적용하기에는 어렵다는 문제가 있다.
또한, 게이트 전극은 적합한 일함수를 갖기 위해 별도의 도핑 공정을 적용하는 방법도 연구되고 있으나, 이 경우 일함수의 안정성과 낮은 비저항을 동시에 확보하기 어렵다는 문제가 있다.
한국등록특허 제10-0662850호, "복수 개의 금속층을 적층한 반도체 소자" 한국등록특허 제10-1713920호, "반도체 응용을 위한 양전성 금속 포함 층"
본 발명은 원자층 증착법을 통해 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)의 비율이 최적화되어 PMOS 소자에 적합한 유효 일함수와 낮은 비저항을 갖는 게이트 전극을 구비하는 반도체 소자의 게이트 구조체 및 그 형성방법을 제공하고자 한다.
또한, 본 발명은 슈퍼 사이클에 기초하는 원자층 증착법을 통해 게이트 전극을 구성하는 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)의 비율을 최적화할 수 있는 반도체 소자의 게이트 구조체 및 그 형성방법을 제공하고자 한다.
또한, 본 발명은 열처리 이후에도 PMOS 전자 소자의 밴드 에지(band edge)에 부합하는 높은 일함수를 갖는 반도체 소자의 게이트 구조체 및 그 형성방법을 제공하고자 한다.
또한, 본 발명은 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)의 적층 구조로 게이트 전극을 형성하여 게이트 전극의 비저항을 보다 감소시킬 수 있는 반도체 소자의 게이트 구조체 및 그 형성방법을 제공하고자 한다.
본 발명의 일실시예에 따른 게이트 구조체는 기판 상에 형성된 게이트 산화막 및 게이트 산화막 상에 형성되고 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층 구비하는 게이트 전극을 포함하고, 금속 질화물층은 원자층 증착법을 통해 알루미늄 질화물(AlN)의 증착 비율이 제어되어 일함수가 조절될 수 있다.
일측에 따르면, 금속 질화물층은 탄탈륨 질화물(TaN)이 구비된 제1 질화물층과 알루미늄 질화물(AlN)이 구비된 제2 질화물층이 1:3 내지 1:5의 비율로 증착되어 형성될 수 있다.
일측에 따르면, 게이트 전극은 44 μΩ㎝ 내지 2,912 μΩ㎝의 비저항을 갖도록 증착 형성될 수 있다.
일측에 따르면, 게이트 전극은 4.45 eV 내지 5.00 eV의 유효 일함수를 갖도록 증착 형성될 수 있다.
일측에 따르면, 게이트 전극은 0.5nm 내지 10nm의 두께로 증착 형성될 수 있다.
일측에 따르면, 게이트 전극은 금속 질화물층 상에 적층 형성되는 탄탈륨 알루미늄(TaAl) 기반의 금속층을 더 포함할 수 있다.
일측에 따르면, 게이트 산화막은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄늄 산화물(La2O3), 이트륨 산화물(Y2O3), 마그네슘 산화물(MgO2), 스트론튬 산화물(SrO2), 갈륨 산화물(Ga2O3), 가돌리늄 산화물(Gd2O3), 스칸듐 산화물(Sc2O3), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(V2O3) 및 니오븀 산화물(NbO2) 중 적어도 하나의 고유전 물질(high-k dielectric)을 포함할 수 있다.
본 발명의 일실시예에 따른 게이트 구조체의 형성방법은 기판 상에 게이트 산화막을 형성하는 단계 및 게이트 산화막 상에 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층 구비하는 게이트 전극을 형성하는 단계를 포함하고, 게이트 전극을 형성하는 단계는 원자층 증착법을 통해 알루미늄 질화물(AlN)의 증착 비율이 제어되어 금속 질화물층의 일함수가 조절될 수 있다.
일측에 따르면, 게이트 전극을 형성하는 단계는 탄탈륨 질화물(TaN)이 구비된 제1 질화물층을 형성하는 제1 서브 사이클과, 알루미늄 질화물(AlN)이 구비된 제2 질화물층을 형성하는 제2 서브 사이클을 포함하는 슈퍼 사이클(super-cycle)을 기설정된 횟수만큼 반복 수행하여 금속 질화물층을 형성할 수 있다.
일측에 따르면, 슈퍼 사이클은 제1 서브 사이클과 제2 서브 사이클의 증착 비율이 1:3 내지 1:5로 제어될 수 있다.
일측에 따르면, 게이트 전극을 형성하는 단계는 제1 서브 사이클에서 TBTEMT(tert-butylimido tris-ethylmethylamido tantalum), TBTDET(tertbutylimide tris-diethylamido tantalum), IPTDET(iso-propylimide trisdiethylamido tantalum), TAIMATA(t-amylimidotris dimethylamido tantalum), PDMAT(pentakis-dimethylamino tantalum), PDEAT(pentakis diethylamido tantalum), PEMAT(pentakis ethylmethlyamino tantalum), 염화 탄탈륨(TaCl5), 플루오린화 탄탈륨(TaF5), 요오드화 탄탈륨(TaI5) 및 브롬화 탄탈륨(TaBr5) 중 적어도 하나의 탄탈륨 전구체를 주입하여 제1 질화물층을 형성할 수 있다.
일측에 따르면, 게이트 전극을 형성하는 단계는 제2 서브 사이클에서 TMA(trimethylaluminum), TEA(triethylaluminum), DMEAA(dimethylethylaminealane), MPA(N-methylpyrroridinealane), DMAH(dimethylaluminum hydride), TDMAA(trisdimethylamidoaluminium(Ⅲ)), 및 염화 알루미늄(AlCl3) 중 적어도 하나의 알루미늄 전구체를 주입하여 제2 질화물층을 형성할 수 있다.
일측에 따르면, 게이트 전극을 형성하는 단계는 금속 질화물층 상에 탄탈륨 알루미늄(TaAl) 기반의 금속층을 형성할 수 있다.
일측에 따르면, 게이트 전극은 4.45 eV 내지 5.00 eV의 유효 일함수를 갖도록 증착 형성될 수 있다.
일실시예에 따르면, 본 발명은 원자층 증착법을 통해 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)의 비율이 최적화되어 PMOS 소자에 적합한 유효 일함수와 낮은 비저항을 갖는 게이트 전극을 형성할 수 있다.
일실시예에 따르면, 본 발명은 슈퍼 사이클에 기초하는 원자층 증착법을 통해 게이트 전극을 구성하는 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)의 비율을 최적화할 수 있다.
일실시예에 따르면, 본 발명은 열처리 이후에도 PMOS 전자 소자의 밴드 에지(band edge)에 부합하는 높은 일함수를 갖는 게이트 전극을 형성할 수 있다.
일실시예에 따르면, 본 발명은 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)의 적층 구조로 게이트 전극을 형성하여 게이트 전극의 비저항을 보다 감소시킬 수 있다.
도 1은 일실시예에 따른 반도체 소자의 게이트 구조체를 설명하기 위한 도면이다.
도 2a 내지 도 2b는 일실시예에 따른 반도체 소자의 게이트 구조체의 구현예를 설명하기 위한 도면이다.
도 3은 일실시예에 따른 반도체 소자의 게이트 구조체의 형성방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 일실시예에 따른 반도체 소자의 게이트 구조체의 형성방법을 보다 구체적으로 설명하기 도면이다.
도 5는 일실시예에 따른 반도체 소자의 게이트 구조체의 비저항 특성을 설명하기 위한 도면이다.
도 6a 내지 도 6b는 일실시예에 따른 반도체 소자의 게이트 구조체의 정규화된 캐패시턴스 특성을 설명하기 위한 도면이다.
도 7은 일실시예에 따른 반도체 소자의 게이트 구조체의 유효 일함수 특성을 설명하기 위한 도면이다.
도 8a 내지 도 8h는 일실시예에 따른 반도체 소자의 게이트 구조체의 화학적 특성을 XPS 방법을 통해 분석한 결과를 설명하기 위한 도면이다.
도 9a 내지 도 9b는 일실시예에 따른 반도체 소자의 게이트 구조체의 TEM 단면 이미지를 설명하기 위한 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
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어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일실시예에 따른 반도체 소자의 게이트 구조체를 설명하기 위한 도면이다.
도 1을 참조하면, 일실시예에 따른 반도체 소자의 게이트 구조체(100)는 원자층 증착법을 통해 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)의 비율이 최적화되어 PMOS 소자에 적합한 유효 일함수와 낮은 비저항을 갖는 게이트 전극을 구비할 수 있다.
또한, 게이트 구조체(100)는 슈퍼 사이클에 기초하는 원자층 증착법을 통해 게이트 전극을 구성하는 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)의 비율을 최적화할 수 있다.
또한, 게이트 구조체(100)는 열처리 이후에도 PMOS 소자의 밴드 에지(band edge)에 부합하는 높은 일함수를 갖을 수 있다.
또한, 게이트 구조체(100)는 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)의 적층 구조로 게이트 전극을 형성하여 게이트 전극의 비저항을 보다 감소시킬 수 있다.
즉, 게이트 구조체(100)는 기존의 물리적인 스케일 다운(scale down) 두께 한계(~1.2 nm) 및 누설 전류가 증가하는 폴리 실리콘(poly Si)/실리콘 산화물(SiO2) 게이트 스택을 대체하여 고유전 금속 게이트 스택(high-k metal gate stack) 구조를 적용함으로써, 일함수 제어가 가능하고 낮은 비저항을 갖는 금속 게이트 전극을 구현할 수 있다.
구체적으로, 게이트 구조체(100)는 기판(110), 게이트 산화막(120) 및 게이트 전극(130)을 포함하고, 여기서 게이트 산화막(120)은 기판(110) 상에 형성되며, 게이트 전극(130)은 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층 구비할 수 있다.
또한, 일실시예에 따른 금속 질화물층은 원자층 증착법을 통해 알루미늄 질화물(AlN)의 증착 비율이 제어되어 일함수가 조절될 수 있다.
일측에 따르면, 게이트 전극(130)은 44 μΩ㎝ 내지 2,912 μΩ㎝의 비저항 및 4.45 eV 내지 5.00 eV의 유효 일함수를 갖을 수 있다. 또한, 게이트 전극(130)은 0.5nm 내지 10nm의 두께로 증착 형성될 수 있다.
예를 들면, 게이트 구조체(100)는 NMOS 소자(n-channel metal oxide semiconductor), PMOS(p-channel metal oxide semiconductor) 소자 및 미드갭(midgap) 소자 중 적어도 하나의 반도체 소자에 적용될 수 있으나, 바람직하게는 게이트 구조체(100)는 PMOS 소자에 적용될 수 있다.
또한, 기판(110)은 실리콘(Si), 저마늄(Ge), 실리콘-게르마늄 화합물(SiGe), 실리콘 카바이드(SiC), 인듐 포스파이드(InP), 갈륨 비소(GaAs), 갈륨 질화물(GaN), 아연 산화물(ZnO) 및 저마늄 안티모나이드(GeSb) 중 적어도 하나를 포함할 수 있으나, 바람직하게는 기판(110)은 실리콘 기판일 수 있다.
일측에 따르면, 기판(100)은 게이트 전극(130)에 대응되는 위치에 형성된 채널 영역과, 채널 영역을 기준으로 좌/우에 위치한 소스 영역 및 드레인 영역을 포함할 수 있다.
일측에 따르면, 게이트 산화막(120)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄늄 산화물(La2O3), 이트륨 산화물(Y2O3), 마그네슘 산화물(MgO2), 스트론튬 산화물(SrO2), 갈륨 산화물(Ga2O3), 가돌리늄 산화물(Gd2O3), 스칸듐 산화물(Sc2O3), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(V2O3) 및 니오븀 산화물(NbO2) 중 적어도 하나의 고유전 물질(high-k dielectric)을 포함할 수 있다.
예를 들면, 게이트 산화막(120)은 하프늄 산화물(HfO2) 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함하는 고유전 물질을 단일 박막 형태로 사용하여 구현될 수 있다.
또한, 게이트 산화막(120)은 란탄늄 산화물(La2O3), 이트륨 산화물(Y2O3), 마그네슘 산화물(MgO2), 스트론튬 산화물(SrO2), 갈륨 산화물(Ga2O3), 가돌리늄 산화물(Gd2O3), 스칸듐 산화물(Sc2O3), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(V2O3) 및 니오븀 산화물(NbO2) 중 적어도 하나의 고유전 물질을 함께 적용하여 복층/다층 형태 또는 도핑 형태로 구현될 수도 있다.
일측에 따르면, 게이트 전극(130)은 NMOS 소자, PMOS 소자 및 미드갭 소자 중 적어도 하나의 반도체 소자의 게이트 전극에 적합한 일함수 물질을 포함할 수 있다.
예를 들면, 반도체 소자가 NMOS 소자인 경우, 게이트 전극(130)은 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 탄탈륨(Ta), 니오븀(Nb), 티타늄-알루미늄(TiAl), 티타늄-알루미늄 카바이드(TiAlC), 탄탈륨-알루미늄(TaAl), 탄탈륨- 코페르니슘(TaCn) 및 티타늄 실리콘 질화물(TiSiN) 중 적어도 하나의 일함수 물질을 포함할 수 있다.
또한, 반도체 소자가 미드갭 소자인 경우, 게이트 전극(130)은 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 하프늄 질화물(HfN), 몰리브데넘 질화물(MoN), 텅스텐 질화물(WN)과 같은 난융 금속 질화물(refractory metal nitride)과, 텅스텐(W)과 같은 금속 물질 중 적어도 하나의 일함수 물질을 포함할 수 있다.
또한, 반도체 소자가 PMOS 소자인 경우, 게이트 전극(130)은 루테늄(Ru), 이리듐(Ir), 플래티넘(Pt)과 같은 귀금속류 물질과, 코발트(Co), 몰리브데넘(Mo)과 같은 순금속 물질 및 탄탈륨 알루미늄 질화물(TaAlN), 코발트 티타늄 질화물(CoTiN), 코발트 탄탈륨 질화물(CoTaN)과 같은 금속 질화물 중 적어도 하나의 일함수 물질을 포함할 수 있으나, 반도체 소자가 PMOS 소자인 경우 에 바람직하게는 게이트 전극(130)은 탄탈륨 알루미늄 질화물(TaAlN) 물질을 포함할 수 있다.
보다 구체적으로, PMOS 소자에 있어서 귀금속류 물질을 이용하여 전극을 형성하는 경우, 공정 비용에서의 단점을 가지고 있으며, 근본적인 특성으로는 타 물질과는 낮은 결합력으로 인하여 접착성(adhesion property)이 약하다는 문제가 있으며, 순 금속 물질은 반도체 소자 적용단계에서 식각 과정이 어렵고, 열적 안정성이 우수하지 못하여, 확산 문제를 유발하기도 한다.
이에, 일실시예에 따른 게이트 전극(130)은 전기적 특성 제어가 용이하고 물질 간 접착성 및 열적 안정성을 향상시키기 위해, 일반적인 질화티타늄(TiN)에 비하여 상대적으로 높은 일함수를 가질 수 있는 질화 탄탈륨(TaN) 기반의 슈퍼 사이클 원자 층작법에 기초하여 높은 일함수를 갖는 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층을 포함할 수 있다.
일측에 따르면, 금속 질화물층은 탄탈륨 질화물(TaN)이 구비된 제1 질화물층과 알루미늄 질화물(AlN)이 구비된 제2 질화물층이 1:3 내지 1:5의 비율로 증착되어 형성될 수 있다.
일측에 따르면, 게이트 전극(130)은 금속 질화물층 상에 적층 형성되는 탄탈륨 알루미늄(TaAl) 기반의 금속층을 더 포함할 수도 있다.
도 2a 내지 도 2b는 일실시예에 따른 반도체 소자의 게이트 구조체의 구현예를 설명하기 위한 도면이다.
도 2a 내지 도 2b를 참조하면, 참조부호 210은 일실시예에 따른 게이트 구조체를 2D 평면(planar) 구조로 구현한 예시를 도시하고, 참조부호 220은 일실시예에 따른 게이트 구조체를 3D 트랜치(trench) 구조로 구현한 예시를 도시한다.
참조부호 210에 따르면, 일실시예에 따른 게이트 구조체는 기판(211), 기판 상에 형성된 연결층(inter-layer)(212), 고유전 물질 기반의 게이트 산화막(213)이 순차적으로 형성되고, 고유전 물질 기반의 게이트 산화막(213) 상에는 일함수 제어가 가능한 게이트 전극(214) 및 캡핑층(capping layer)(215)이 형성될 수 있다.
또한, 참조부호 220에 따르면, 일실시예에 따른 게이트 구조체는 기판(221) 상에 실리콘 산화물(SiO2)(222)이 증착 형성되고, 트랜치 내에 고유전 물질 기반의 게이트 산화막(223), 게이트 전극(224) 및 필링 금속(filling metal)(225)이 형성될 수 있다.
도 3은 일실시예에 따른 반도체 소자의 게이트 구조체의 형성방법을 설명하기 위한 도면이다.
다시 말해, 도 3은 도 1 내지 도 2를 통해 설명한 일실시예에 따른 게이트 구조체의 형성방법을 설명하기 위한 도면으로, 이하에서 도 3을 통해 설명하는 내용 중 도 1 내지 도 2를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 310 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 기판 상에 게이트 산화막을 형성할 수 있다.
예를 들면, 게이트 산화막은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄늄 산화물(La2O3), 이트륨 산화물(Y2O3), 마그네슘 산화물(MgO2), 스트론튬 산화물(SrO2), 갈륨 산화물(Ga2O3), 가돌리늄 산화물(Gd2O3), 스칸듐 산화물(Sc2O3), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(V2O3) 및 니오븀 산화물(NbO2) 중 적어도 하나의 고유전 물질(high-k dielectric)을 포함할 수 있다.
일측에 따르면, 310 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 원자층 증착법, 화학 기상 증착법, 증발법(evaporation) 및 스퍼터링(sputtering)에 의한 진공법 중 적어도 하나를 통해 게이트 산화막을 형성할 수 있으나, 바람직하게는 원자층 증착법을 통해 하프늄 산화물(HfO2)을 증착하여 게이트 산화막을 형성할 수 있다.
다음으로, 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 게이트 산화막 상에 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층 구비하는 게이트 전극을 형성할 수 있으며, 이때 게이트 전극의 금속 질화물층은 원자층 증착법을 통해 알루미늄 질화물(AlN)의 증착 비율이 제어되어 일함수가 조절될 수 있다.
예를 들면, 게이트 전극은 44 μΩ㎝ 내지 2,912 μΩ㎝의 비저항 및 4.45 eV 내지 5.00 eV의 유효 일함수를 갖도록 증착 형성될 수 있다. 또한, 게이트 전극은 원자층 증착법 이외에도 게이트 산화막과 마찬가지로 진공 또는 비진공 방법에 기초한 다양한 방법으로 형성될 수도 있다.
일측에 따르면, 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 탄탈륨 질화물(TaN)이 구비된 제1 질화물층을 형성하는 제1 서브 사이클과, 알루미늄 질화물(AlN)이 구비된 제2 질화물층을 형성하는 제2 서브 사이클을 포함하는 슈퍼 사이클(super-cycle)을 기설정된 횟수만큼 반복 수행하여 금속 질화물층을 형성할 수 있다.
바람직하게는 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 제1 서브 사이클과 제2 서브 사이클의 증착 비율이 1:3 내지 1:5로 제어될 수 있다.
구체적으로, 게이트 전극 형성 시에 알루미늄 질화물(AlN)의 비율이 증가할수록 탄탈륨 질화물(TaN) 내 알루미늄(Al) 원소의 도핑효과로 인해 유효 일함수가 증가하며, PMOS 소자의 밴드 엣지 (Band edge)에 보다 가까워질 수 있다. 그러나, 알루미늄 질화물(AlN)이 일정 비율 이상이 되면, 비저항도 함께 증가하기 때문에 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 탄탈륨 질화물(TaN) 및 알루미늄 질화물(AlN)의 비율을 1:3 내지 1:5로 최적화할 수 있다.
보다 구체적으로, 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 탄탈륨(Ta)을 포함하는 전구체와, 알루미늄(Al)을 포함하는 전구체 및 수소를 포함하는 반응 기체에 기초하는 원자층 증착법을 통해 금속 질화물층을 형성할 수 있다.
일측에 따르면, 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 제1 서브 사이클에서 TBTEMT(tert-butylimido tris-ethylmethylamido tantalum), TBTDET(tertbutylimide tris-diethylamido tantalum), IPTDET(iso-propylimide trisdiethylamido tantalum), TAIMATA(t-amylimidotris dimethylamido tantalum), PDMAT(pentakis-dimethylamino tantalum), PDEAT(pentakis diethylamido tantalum), PEMAT(pentakis ethylmethlyamino tantalum), 염화 탄탈륨(TaCl5), 플루오린화 탄탈륨(TaF5), 요오드화 탄탈륨(TaI5) 및 브롬화 탄탈륨(TaBr5) 중 적어도 하나의 탄탈륨 전구체를 주입하여 제1 질화물층을 형성할 수 있다.
또한, 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 제2 서브 사이클에서 TMA(trimethylaluminum), TEA(triethylaluminum), DMEAA(dimethylethylaminealane), MPA(N-methylpyrroridinealane), DMAH(dimethylaluminum hydride), TDMAA(trisdimethylamidoaluminium(Ⅲ)), 및 염화 알루미늄(AlCl3) 중 적어도 하나의 알루미늄 전구체를 주입하여 제2 질화물층을 형성할 수 있다.
또한, 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 수소(H2), 암모니아(NH3), 디이미드(N2H2) 및 하이드라진(N2H4) 중 적어도 하나의 반응 기체와, 아르곤(Ar), 질소(N2) 및 헬륨(He) 중 적어도 하나의 불활성 기체에 기초하는 원자층 증착법을 통해 제1 질화물층 및 제2 질화물층을 형성할 수 있다.
일측에 따르면, 320 단계에서 일실시예에 따른 게이트 구조체의 형성방법은 금속 질화물층 상에 탄탈륨 알루미늄(TaAl) 기반의 금속층을 더 형성할 수 있다.
구체적으로, 일실시예에 따른 게이트 구조체의 형성방법은 탄탈륨 알루미늄 질화물(TaAlN) / 탄탈륨 알루미늄(TaAl)으로 구성된 스택 구조를 게이트 전극으로 도입함으로써, P/N-WFM(work function material)을 적층 하더라도 PMOS WFM 일함수 특성을 잃지 않고 낮은 비저항을 달성할 수 있다.
일측에 따르면, 320 단계에서 일실시예에 따른 게이트 구조체의 형성 방법은 게이트 전극 상에 캡핑층(capping layer) 및 필링 금속(filling metal) 중 적어도 하나를 형성할 수 있다.
예를 들면, 320 단계에서 일실시예에 따른 게이트 구조체의 형성 방법은 캡핑층 및 필링 금속 중 적어도 하나를 낮은 저항을 갖는 금속 물질에 기반하는 진공 또는 비진공 증착법을 통해 형성할 수 있으며, 여기서 낮은 저항을 갖는 금속 물질은 알루미늄(Al), 니켈(Ni), 플래티넘(Pt), 텅스텐(W), 금(Au), 몰리브데넘(Mo) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
일실시예에 따른 게이트 구조체의 형성 방법은 이후 실시예 도 4a 내지 도 4c를 통해 보다 구체적으로 설명하기로 한다.
도 4a 내지 도 4c는 일실시예에 따른 반도체 소자의 게이트 구조체의 형성방법을 보다 구체적으로 설명하기 도면이다.
도 4a 내지 도 4c를 참조하면, 참조부호 410은 탄탈륨 질화물(TaN)이 구비된 제1 질화물층을 형성하는 제1 서브 사이클(TaN sub-sycle)을 도시하고, 참조부호 420은 제1 서브 사이클과 알루미늄 질화물(AlN)이 구비된 제2 질화물층을 형성하는 제2 서브 사이클(AlN sub-sycle)을 포함하는 슈퍼 사이클(TaAlN ALD super-cycle)을 도시한다.
또한, 참조부호 430은 슈퍼 사이클(TaAlN ALD super-cycle)과 탄탈륨 알루미늄(TaAl) 기반의 금속층을 형성하는 증착 사이클(TaAl ALD cycle)을 도시한다.
참조부호 410에 따르면, 일실시예에 따른 제1 서브 사이클은 탄탈륨(Ta) 전구체로 TBTDET, 반응 가스로 암모니아(NH3), 불활성 가스로 아르곤(Ar)을 사용하여 제1 질화물층을 형성할 수 있다.
TBTDET는 고체 형태의 전구체로서 캐니스터(canistor) 용기에 보관되어, 가열온도 95℃에서 챔버와 연결된 라인을 통해 주입될 수 있으며, 이 때 이송라인의 온도는 110℃를 유지하여, 전구체의 고착을 막고 원활한 물질 이동을 가능하게 할 수 있다.
또한, 메인 챔버에서의 열분해가 진행된 암모니아(NH3) 기체와의 반응을 통하여, 낮은 비저항과 우수한 단차피복성 및 원자층 증착 프로세스 윈도우에 적합한 증착속도를 가진 미드갭 일함수 특성을 지닌 탄탈륨 질화물(TaN)을 형성할 수 있다.
제1 서브 사이클에서는 유기물과 기타 불순물이 세정 과정을 통해 깨끗한 표면 상태의 실리콘 재질의 웨이퍼를 메인 챔버에 위치시키고, 챔버 내부의 압력을 0.001 torr 내지 10 torr 범위에서, 약 150℃ 내지 420℃ 공정 온도에서 적절한 값으로 설정할 수 있다. 바람직하게는 0.01 torr 내지 5 torr 압력, 350℃ 온도 조건에서 원자층 증착 공정을 수행할 수 있다.
구체적으로, 제1 서브 사이클에서는 탄탈륨 전구체인 TBTDET가 아르곤(Ar) 캐리어 가스에 의하여 운반되어, 액상상태로 웨이퍼에 화학적으로 흡착이 이루질 수 있으며, 바람직하게는 TBTDET 주입 시간을 0.6s 내지 1s, 유량(flow rate)을 200 sccm 내지 600sccm 범위로 설정할 수 있다.
다음으로, 제1 서브 사이클에서는 고순도 아르곤 불활성 가스가 퍼지 되어, 반응되지 않은 부산물들을 진공 펌프 장치를 통하여 챔버 외부로 배출되도록 하며, 이때 퍼지 시간과 그 유량은 10s 이상 및 300sccm일 수 있다.
다음으로, 제1 서브 사이클에서는 암모니아(NH3) 및 질소(N2) 불활성 가스를 포함하는 혼합가스를 챔버에 주입함으로써, Ta=N의 강한 이중결합을 통하여 탄탈륨 질화물(TaN)이 구비된 제1 질화물층을 형성할 수 있으며, 이때, DC 또는 RF 플라즈마를 선택하여 제공할 수 있으며, 바람직하게는 100W, 200sccm, 및 5s의 공정조건에서 플라즈마를 제공할 수 있다.
한편, 제1 서브 사이클에서는 잔류 리간드 결합을 갖는 원소들을 다시 불활성 가스를 통하여 제거함으로써, 우수한 박막 품질을 갖는 제1 질화물층을 형성할 수 있으며, 이때 퍼지 시간 및 유량은 15s 및 300sccm일 수 있다.
참조부호 420에 따르면, 일실시예에 따른 슈퍼 사이클은 제1 서브 사이클이 1회 수행된 이후 제2 서브 사이클이 3 내지 5회 수행되는 것을 1 슈퍼 사이클로 하여, 기설정된 횟수만큼 슈퍼 사이클이 반복 수행되어 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층을 형성할 수 있다.
구체적으로, 슈퍼 사이클에서는 탄탈륨(Ta) 전구체로 TBTDET, 알루미늄 전구체로 TMA, 반응 가스로 암모니아(NH3), 캐리어 가스 및 퍼지 가스로 고순도 아르곤(Ar)을 사용할 수 있다.
보다 구체적으로, 슈퍼 사이클의 제1 서브 사이클에서는 탄탈륨(Ta) 전구체 주입 - 제 1차 아르곤 퍼지 - 암모니아(NH3) 가스 주입 - 제 2차 아르곤(Ar) 퍼지를 순차적으로 수행할 수 있다.
또한, 슈퍼 사이클의 제2 서브 사이클에서는 알루미늄(Al) 전구체 주입 - 제 1차 아르곤 퍼지 - 암모니아(NH3) 가스 주입 - 제 2차 아르곤 퍼지 과정을 순차적으로 수행할 수 있다.
바람직하게는, 슈퍼 사이클의 제2 서브 사이클에서는 300℃ 내지 350℃ 범위의 공정온도에서, TMA를 0.5s, 200sccm으로 챔버에 주입할 수 있으며, 다음으로 아르곤(Ar) 불활성 가스를 10s 및 200sccm이상으로 퍼지를 가하고, 암모니아(NH3) 반응가스를 3s 내지 5s 및 50sccm 내지 60sccm의 조건으로 공급함으로써, 알루미늄과 질소의 반응을 통해 알루미늄 질화물(AlN) 기반의 제2 질화물층을 형성할 수 있으며, 마지막으로 아르곤 가스의 시간과 유량을 각각 20s이상, 200sccm으로 불어 넣어 챔버 내 부산물을 제거할 수 있다.
참조부호 430에 따르면, 증착 사이클에서는 PMOS 소자의 금속 게이트 전극 물질인 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층을 형성하는 슈퍼 사이클을 기설정된 횟수만큼 반복 수행한 후, NMOS 소자의 금속 게이트 전극 물질인 탄탈륨 알루미늄(TaAl) 기반의 금속층을 형성하여 알루미늄 질화물(TaAlN)/ 탄탈륨 알루미늄(TaAl)이 적층된 게이트 전극을 형성할 수 있다.
예를 들면, 슈퍼 사이클을 통해 형성되는 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층은 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)이 1:3 내지 1:5의 비율로 형성될 수 있다.
구체적으로, 증착 사이클에서는 금속 질화물층 상에 탄탈륨 알루미늄(TaAl) 기반의 금속층을 적층 형성하기 위해, 탄탈륨(Ta) 전구체인 TBTDET를 0.5s 동안 주입하면서, 아르곤(Ar) 캐리어 가스 유량을 200sccm으로 설정할 수 있다.
다음으로, 증착 사이클에서는 고순도 아르곤 불활성 가스를 퍼지 하여, 웨이퍼에 흡착되지 않은 부산물들을 챔버 외부로 배출하도록 하며, 이 때 퍼지 시간과 유랑은 20s 이상, 200sccm 이상으로 설정할 수 있다.
다음으로, 증착 사이클에서는 알루미늄 전구체인 TMA를 주입할 수 있으며, 이때 TMA 전구체는 높은 증기압으로 인하여, 기체 상태로 챔버에 진입하므로, 별도의 캐리어 가스를 사용하지 않고 0.5s의 시간으로 챔버에 주입할 수 있다.
일측에 따르면, 탄탈륨 알루미늄(TaAl) 기반의 금속층을 적층 형성하기 위한 증착 사이클은 300℃ 내지 350℃의 공정 온도 내에서 수행할 수 있으며, 이러한 증착 사이클을 기설정된 횟수만큼 반복 수행하여 고품질의 탄탈륨 알루미늄(TaAl) 기반의 금속층을 형성할 수 있다.
한편, 참조부호 410 내지 430을 통해 설명한 일실시예에 따른 게이트 전극의 형성방법은 이에 한정되지 않고, 제1 내지 제6 실시예에 따른 원자층 증착법을 통해 수행될 수도 있다.
구체적으로, 제1 실시예는 'Ta 전구체 주입 - 퍼지 - NH3 주입 - Al 전구체 주입 - 퍼지 - NH3 주입 - 퍼지'의 사이클이 반복 수행되고, 제2 실시예는 'Al 전구체 주입 - 퍼지 - NH3 주입 - 퍼지 - Ta 전구체 주입 - 퍼지 - NH3 - Al 전구체 주입 - 퍼지 - NH3 주입 - 퍼지'의 사이클이 반복 수행되며, 제3 실시예는 ' Ta 전구체 주입 - 퍼지 - (NH3 + Al 전구체 주입) - 퍼지'의 사이클이 반복 수행될 수 있다.
또한, 제4 실시예는 '(Ta + Al 전구체 주입) - 퍼지 - NH3 - 퍼지'의 사이클이 반복 수행되고, 제5 실시예는 'Ta 전구체 주입 - Al 전구체 주입 - 퍼지 - NH3 - 퍼지'의 사이클이 반복 수행되며, 제6 실시예는 'Al 전구체 주입 - Ta 전구체 주입 - 퍼지 - NH3 - 퍼지'의 사이클이 반복 수행될 수 있다.
도 5는 일실시예에 따른 반도체 소자의 게이트 구조체의 비저항 특성을 설명하기 위한 도면이다.
도 5를 참조하면, 참조부호 500은 미드갭(midgap) 소자에 적합한 일함수 물질인 탄탈륨 질화물(TaN) 기반의 게이트 전극을 구비하는 기존의 게이트 구조체(도 5의 'TaN')와, PMOS 소자에 적합한 일함수 물질인 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극을 구비하는 일실시예에 따른 게이트 구조체(도 5의 'TaAlN#1', 'TaAlN#2' 및 'Stack')의 비저항 특성을 도시한다.
구체적으로, 'TaN'은 탄탈륨 질화물(TaN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타내고, 'TaAlN#1'는 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타낸다.
또한, 'TaAlN#2'는 TaN : AlN = 1:5의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타내고, 'Stack'은 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)이 적층된 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타낸다.
참조부호 500에 따르면, 일실시예에 따른 슈퍼 사이클 기반의 원자층 증착을 통해 미드갭 물질인 탄탈륨 질화물(TaN)을 증착하는 제1 서브 사이클을 1회 수행한 이후에 알루미늄 질화물(AlN)을 증착하는 제2 서브 사이클의 증착 횟수를 점차 증가시키게 되면, 알루미늄 질화물(AlN) 내에서 알루미늄 질화물(AlN)의 함량 증가에 따른 영향에 의해 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극의 비저항(resistivity)이 증가하는 양상을 보이는 것을 확인할 수 있다.
또한, 제1 서브 사이클 및 제2 서브 사이클의 비율(즉, TaN : AlN)은 1 : 5 이하로 한정할 때, 비저항의 값의 증가를 약 3,000 μΩ㎝ 이하로 효과적으로 제한하여 금속 게이트 전극으로 사용이 가능함을 확인할 수 있다.
특히, 알루미늄 질화물(TaAlN)/탄탈륨 알루미늄(TaAl)의 스택 구조로 형성된 게이트 전극은 탄탈륨 질화물(TaN) 또는 탄탈륨 알루미늄 질화물(TaAlN) 기반의 단일 게이트 전극을 사용할 때보다 상대적으로 낮은 비저항을 달성할 수 있음을 확인할 수 있다.
도 6a 내지 도 6b는 일실시예에 따른 반도체 소자의 게이트 구조체의 정규화된 캐패시턴스 특성을 설명하기 위한 도면이다.
도 6a 내지 도 6b를 참조하면, 참조부호 610 내지 620은 일실시예에 따른 게이트 구조체에서 알루미늄 질화물(AlN)을 형성하는 제2 서브 사이클의 증가 및 스택 구조(TaAlN/TaAl) 형성에 따른 정규화된 캐패시턴스(normalized capacitance)을 도시한다. 여기서, 정규화된 커패시턴스란 측정된 커패시턴스와 산화물 커패시턴스(oxide capacitance)를 비율로 표현한 결과를 의미한다.
구체적으로, 참조부호 610은 게이트 구조체의 제작 직후(즉, As-deposition)에 측정한 캐패시턴스-전압(cpacitance-voltage) 그래프를 도시하고, 참조부호 620은 forming gas (5% H2 in N2) 기반의 열처리를 400℃ 온도에서 30분 동안 수행한 이후에 측정한 캐패시턴스-전압 그래프를 도시한다.
또한, 도 6a 내지 도 6b에서 'TaN'은 탄탈륨 질화물(TaN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타내고, 'TaAlN#1'는 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타낸다.
또한, 'TaAlN#2'는 TaN : AlN = 1:5의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타내고, 'Stack'은 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)이 적층된 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타낸다.
참조부호 610 내지 620에 따르면, 제2 서브 사이클의 증가에 따라 캐패시턴스-전압 그래프는 양의 방향으로 포지티브 시프트(positive shift) 거동을 보이며, 열처리 전/후 모두 동일한 양상을 나타내는 것을 확인할 수 있다.
또한, 스택 구조(TaAlN/TaAl)로 형성된 게이트 전극의 경우에도 탄탈륨 알루미늄 질화물(TaAlN) 단일 게이트 전극과 유사한 그래프 형태를 나타내는 것을 확인할 수 있다.
도 7은 일실시예에 따른 반도체 소자의 게이트 구조체의 유효 일함수 특성을 설명하기 위한 도면이다.
도 7을 참조하면, 참조부호 700은 일실시예에 따른 반도체 소자의 게이트 구조체에서 알루미늄 질화물(AlN)을 형성하는 제2 서브 사이클의 증가, 스택 구조(TaAlN/TaAl) 형성 및 열처리에 따른 유효 일함수 특성의 변화를 도시한다.
구체적으로, 도 7에서 'TaN'은 탄탈륨 질화물(TaN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타내고, 'TaAlN#1'는 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타낸다.
또한, 'TaAlN#2'는 TaN : AlN = 1:5의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타내고, 'Stack'은 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)이 적층된 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타낸다.
참조부호 700에 따르면, 열처리 이후 유효 일함수는 증가하는 모습을 나태나고 있으나, 상대적으로 안정적인 특성을 보이는 것을 확인할 수 있다.
특히, 탄탈륨 알루미늄 질화물(TaAlN) 및 스택 구조(TaAlN/TaAl)로 구현되는 일실시예에 따른 게이트 전극에서는 4.8 eV 이상의 높은 일함수 특성을 유지하며, 가장 높은 값은 5.0 eV로 PMOS 소자에 적합한 일함수를 갖는 것을 확인할 수 있다.
즉, 일실시예에 따른 게이트 구조체는 P/N-WFM(work function material)을 적층 하더라도 PMOS 소자에 적합한 유효 일함수 특성을 보이고, 열처리 이후에도 PMOS 밴드 엣지에 부합하는 높은 유효 일함수 특성을 보이는 것을 확인할 수 있다.
도 8a 내지 도 8h는 일실시예에 따른 반도체 소자의 게이트 구조체의 화학적 특성을 XPS 방법을 통해 분석한 결과를 설명하기 위한 도면이다.
도 8a 내지 도 8h를 참조하면, 참조부호 810 내지 880은 일실시예에 따른 반도체 소자의 게이트 구조체에서 알루미늄 질화물(AlN)을 형성하는 제2 서브 사이클의 증가, 스택 구조(TaAlN/TaAl) 형성 및 열처리에 따른 화학적 특성을 XPS(X-ray photoelectron spectroscopy) 방법으로 분석한 결과를 도시한다.
구체적으로, 참조부호 810은 게이트 구조체의 제작 직후(즉, As-deposition)에 XPS 방법으로 분석한 결과를 도시하고, 참조부호 820은 게이트 구조체의 FGA 처리 이후 XPS 방법으로 분석한 결과를 도시한다.
또한, 참조부호 830 내지 850은 게이트 구조체의 제작 직후 Ta4f, Al2p 및 O1s를 포함하는 주요 Core orbital 결과를 도시하고, 참조부호 860 내지 880은 게이트 구조체의 열처리 이후 Ta4f, Al2p 및 O1s를 포함하는 주요 Core orbital 결과를 도시한다.
또한, 도 8a 내지 도 8h에서 'TaN'은 탄탈륨 질화물(TaN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타내고, 'TaAlN#1'는 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타낸다.
또한, 'TaAlN#2'는 TaN : AlN = 1:5의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타내고, 'Stack'은 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)이 적층된 게이트 전극이 실리콘(Si) 기판 상에 증착 형성된 게이트 구조체를 나타낸다.
참조부호 810 내지 820에 따르면, 미드갭 소자에 적합한 탄탈륨 질화물(TaN) 금속 게이트 전극에서는 다른 PMOS 금속 게이트 전극 보다 상대적으로 강한 Ta peak (Ta 4f 및 4d)과 N peak (N1s)이 검출되었으며, 열처리 후 에도 이러한 양상이 이어지는 것을 확인할 수 있다. O1s는 모든 금속 게이트에서 피크 강도(peak intensity)가 증가하며, 열처리 이후 Ta-O 또는 Al-O bond 강화로 유효 일함수가 증가하는 것으로 설명될 수 있다.
이는 알루미늄 질화물(AlN)의 주입 증가에 따라, 게이트 전극 내에서 탄탈륨(Ta) 함량이 감소하고 알루미늄(Al) 함량이 증가(특히, Al-O bond가 증가)하는 것으로 설명될 수 있으며, 상대적으로 보다 PMOS 소자에 적합하게 활용될 수 있음을 의미한다.
참조부호 830 내지 880에 따르면, 열처리 전/후의 Ta 4f, Al2p 및 O1s를 포함하는 주요 Core orbital 결과에서도 상술한 Ta-O 및 Al-O bond에 따른 특성을 뒷받침하는 것을 확인할 수 있다.
결과적으로, 일실시예에 따른 게이트 구조체는 포밍 가스(forming gas) 열처리를 통하여, 게이트 전극 내 화학적 결합형태는 변화가 발생하지만 열적 안정성을 위협할 수준은 아니며, 특히 탄탈륨 알루미늄 질화물(TaAlN) 기반의 게이트 전극 및 이를 기반으로 하는 스택 구조의 게이트 전극의 경우에는 ~5.0eV에 근접한 높은 일함수 특성을 나타냄으로써 PMOS 소자에 적합한 특성을 나타내는 것을 확인할 수 있다.
도 9a 내지 도 9b는 일실시예에 따른 반도체 소자의 게이트 구조체의 TEM 단면 이미지를 설명하기 위한 도면이다.
도 9a 내지 도 9b를 참조하면, 참조부호 910은 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN)을 구비하는 일실시예에 따른 게이트 구조체의 TEM 단면 이미지를 도시하고, 참조부호 920은 TaN : AlN = 1:3의 비율로 형성된 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)이 적층된 스택 구조를 구비하는 일실시예에 따른 게이트 구조체의 TEM 단면 이미지를 도시한다.
구체적으로, 도 9a 내지 도 9b에서 'Si'는 실리콘 기판, 'IL'은 연결층(inter-layer), 'HfO2'는 게이트 산화막, 'TaAlN'은 단일 게이트 전극, 'Stack'은 TaAlN/TaAl의 게이트 전극을 나타낸다.
참조부호 910 내지 920에 따르면, 일실시예에 따른 반도체 소자의 게이트 구조체는 고유전 물질 기판의 게이트 산화막 상에 금속 게이트 전극이 효과적으로 증착 형성되는 것을 확인할 수 있다.
결국, 본 발명을 이용하면, 원자층 증착법을 통해 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)의 비율이 최적화되어 PMOS 소자에 적합한 유효 일함수와 낮은 비저항을 갖는 게이트 전극을 구비할 수 있다.
또한, 본 발명을 이용하면, 슈퍼 사이클에 기초하는 원자층 증착법을 통해 게이트 전극을 구성하는 탄탈륨 질화물(TaN)과 알루미늄 질화물(AlN)의 비율을 최적화할 수 있다.
또한, 본 발명을 이용하면, 게이트 전극이 열처리 이후에도 PMOS 소자의 밴드 에지(band edge)에 부합하는 높은 일함수를 갖을 수 있다.
또한, 본 발명을 이용하면, 탄탈륨 알루미늄 질화물(TaAlN)과 탄탈륨 알루미늄(TaAl)의 적층 구조로 게이트 전극을 형성하여 게이트 전극의 비저항을 보다 감소시킬 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 게이트 구조체 110: 기판
120: 게이트 산화막 130: 게이트 전극

Claims (14)

  1. 기판 상에 형성된 게이트 산화막 및
    상기 게이트 산화막 상에 형성되고, 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층 구비하는 게이트 전극
    을 포함하고,
    상기 금속 질화물층은,
    탄탈륨 질화물(TaN)이 구비된 제1 질화물층을 형성하는 제1 서브 사이클과, 알루미늄 질화물(AlN)이 구비된 제2 질화물층을 형성하는 제2 서브 사이클을 포함하는 슈퍼 사이클(super-cycle)을 기설정된 횟수만큼 반복 수행하여 상기 금속 질화물층을 형성하는 원자층 증착법을 통해 상기 알루미늄 질화물(AlN)의 증착 비율이 제어되어 일함수가 조절되되, 상기 제1 질화물층과 상기 제2 질화물층이 1:3 내지 1:5의 비율로 증착되어 형성되는 것을 특징으로 하는
    게이트 구조체.
  2. 삭제
  3. 제1항에 있어서,
    상기 게이트 전극은,
    44 μΩ㎝ 내지 2,912 μΩ㎝의 비저항을 갖도록 증착 형성되는 것을 특징으로 하는
    게이트 구조체.
  4. 제1항에 있어서,
    상기 게이트 전극은,
    4.45 eV 내지 5.00 eV의 유효 일함수를 갖도록 증착 형성되는 것을 특징으로 하는
    게이트 구조체.
  5. 제1항에 있어서,
    상기 게이트 전극은,
    0.5nm 내지 10nm의 두께로 증착 형성되는 것을 특징으로 하는
    게이트 구조체.
  6. 제1항에 있어서,
    상기 게이트 전극은,
    상기 금속 질화물층 상에 적층 형성되는 탄탈륨 알루미늄(TaAl) 기반의 금속층을 더 포함하는 것을 특징으로 하는
    게이트 구조체.
  7. 제1항에 있어서,
    상기 게이트 산화막은,
    하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄늄 산화물(La2O3), 이트륨 산화물(Y2O3), 마그네슘 산화물(MgO2), 스트론튬 산화물(SrO2), 갈륨 산화물(Ga2O3), 가돌리늄 산화물(Gd2O3), 스칸듐 산화물(Sc2O3), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 바나듐 산화물(V2O3) 및 니오븀 산화물(NbO2) 중 적어도 하나의 고유전 물질(high-k dielectric)을 포함하는 것을 특징으로 하는
    게이트 구조체.
  8. 기판 상에 게이트 산화막을 형성하는 단계 및
    상기 게이트 산화막 상에 탄탈륨 알루미늄 질화물(TaAlN) 기반의 금속 질화물층 구비하는 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 게이트 전극을 형성하는 단계는,
    탄탈륨 질화물(TaN)이 구비된 제1 질화물층을 형성하는 제1 서브 사이클과, 알루미늄 질화물(AlN)이 구비된 제2 질화물층을 형성하는 제2 서브 사이클을 포함하는 슈퍼 사이클(super-cycle)을 기설정된 횟수만큼 반복 수행하여 상기 금속 질화물층을 형성하는 원자층 증착법을 통해 상기 알루미늄 질화물(AlN)의 증착 비율이 제어되어 상기 금속 질화물층의 일함수가 조절되되, 상기 제1 서브 사이클과 상기 제2 서브 사이클의 증착 비율이 1:3 내지 1:5로 제어되는 것을 특징으로 하는
    게이트 구조체의 형성방법.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 제1 서브 사이클에서 TBTEMT(tert-butylimido tris-ethylmethylamido tantalum), TBTDET(tertbutylimide tris-diethylamido tantalum), IPTDET(iso-propylimide trisdiethylamido tantalum), TAIMATA(t-amylimidotris dimethylamido tantalum), PDMAT(pentakis-dimethylamino tantalum), PDEAT(pentakis diethylamido tantalum), PEMAT(pentakis ethylmethlyamino tantalum), 염화 탄탈륨(TaCl5), 플루오린화 탄탈륨(TaF5), 요오드화 탄탈륨(TaI5) 및 브롬화 탄탈륨(TaBr5) 중 적어도 하나의 탄탈륨 전구체를 주입하여 상기 제1 질화물층을 형성하는 것을 특징으로 하는
    게이트 구조체의 형성방법.
  12. 제8항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 제2 서브 사이클에서 TMA(trimethylaluminum), TEA(triethylaluminum), DMEAA(dimethylethylaminealane), MPA(N-methylpyrroridinealane), DMAH(dimethylaluminum hydride), TDMAA(trisdimethylamidoaluminium(Ⅲ), 및 염화 알루미늄(AlCl3) 중 적어도 하나의 알루미늄 전구체를 주입하여 상기 제2 질화물층을 형성하는 것을 특징으로 하는
    게이트 구조체의 형성방법.
  13. 제8항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 금속 질화물층 상에 탄탈륨 알루미늄(TaAl) 기반의 금속층을 형성하는 것을 특징으로 하는
    게이트 구조체의 형성방법.
  14. 제8항에 있어서,
    상기 게이트 전극은,
    4.45 eV 내지 5.00 eV의 유효 일함수를 갖도록 증착 형성되는 것을 특징으로 하는
    게이트 구조체의 형성방법.
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