CN109087863B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括第一区，所述第一区基底上具有第一伪栅结构；在所述第一伪栅结构两侧的基底内形成第一源漏掺杂区；在所述基底和第一源漏掺杂区上形成介质层，所述介质层的顶部表面暴露出第一伪栅结构的顶部表面；去除第一伪栅结构，在介质层内形成第一伪栅开口，所述第一伪栅开口底部暴露出基底的表面；在所述第一伪栅开口内的基底上形成第一改善层；在所述第一改善层上形成第一栅介质层。所述方法提高了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，特征尺寸(CD，Critical Dimension)不断减小，栅介质层厚度的精确控制变得比过去更加重要。
现有技术中，核心器件(Core Device)和外围器件(IO Device)常要生产在同一晶圆上。而核心器件的栅介质层的厚度和外围器件的栅介质层的厚度并不相同。例如：外围器件的栅介质层的厚度为30埃，而核心器件的栅介质层的厚度为8埃。
然而，现有技术中，外围器件和核心器件的栅介质层的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区，所述第一区基底上具有第一伪栅结构；在所述第一伪栅结构两侧的基底内形成第一源漏掺杂区；在所述基底和第一源漏掺杂区上形成介质层，所述介质层的顶部表面暴露出第一伪栅结构的顶部表面；去除第一伪栅结构，在所述介质层内形成第一伪栅开口，所述第一伪栅开口底部暴露出基底的顶部表面；在所述第一伪栅开口内的基底上形成第一改善层；在所述第一改善层上形成第一栅介质层。
可选的，所述第一源漏掺杂区的形成步骤包括：在所述第一伪栅结构两侧的基底内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；对所述第一外延层进行N型离子或者P型离子的掺杂；所述第一外延层的形成工艺包括：第一外延生长工艺，所述第一外延生长工艺的参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。
可选的，所述第一改善层的材料包括：硅；所述第一改善层的形成工艺包括：第二外延生长工艺，所述第二外延生长工艺的参数包括：反应物包括硅源气体，硅源气体包括二氯硅烷，所述硅源气体的流量为50标准毫升/分钟～1000标准毫升/分钟，催化气体包括氢气和氯化氢，氢气的流量为2000标准毫升/分钟～20000标准毫升/分钟，氯化氢的流量为30标准毫升/分钟～150标准毫升/分钟，压强为10托～600托，温度为650摄氏度～850摄氏度，时间为3分钟～150分钟。
可选的，所述基底还包括第二区，所述第二区基底上具有第二伪栅结构，所述第二伪栅结构两侧的基底内具有第二源漏掺杂区，所述第二源漏掺杂区上具有介质层，所述介质层的顶部表面还暴露出第二伪栅结构的顶部表面；所述形成方法还包括：去除第二伪栅结构，在介质层内形成第二伪栅开口，所述第二伪栅开口暴露出基底的顶部表面；在所述第二伪栅开口内的基底上形成第二初始改善层。
可选的，所述第二源漏掺杂区的形成步骤包括：在所述第二伪栅结构两侧的基底内形成第二源漏开口；在所述第二源漏开口内形成第二外延层；对所述第二外延层进行N型离子或者P型离子的掺杂；所述第二外延层的形成工艺包括：第三外延生长工艺，所述第三外延生长工艺的参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。
可选的，第一伪栅开口的尺寸小于第二伪栅开口的尺寸。
可选的，所述第二初始改善层的材料包括：硅；所述第二初始改善层的形成工艺包括：第四外延生长工艺；所述第四外延生长工艺的参数包括：反应物包括硅源气体，硅源气体包括二氯硅烷，所述硅源气体的流量为50标准毫升/分钟～1000标准毫升/分钟，催化气体包括氢气和氯化氢，氢气的流量为2000标准毫升/分钟～20000标准毫升/分钟，氯化氢的流量为30标准毫升/分钟～150标准毫升/分钟，压强为10托～600托，温度为650摄氏度～850摄氏度，时间为5分钟～200分钟。
可选的，形成第二初始改善层之后，还包括：氧化部分第二初始改善层，形成第二改善层和位于第二改善层上的第二栅介质层。
可选的，所述第二栅介质层的材料包括：氧化硅；所述第二改善层的材料包括：硅。
可选的，所述第二栅介质层的形成工艺包括：原位水汽生成工艺；所述原位水汽生成工艺的参数为：温度为800摄氏度～1100摄氏度，压强为4托～10托，氢气的流量为0.2标准升/分钟～20标准升/分钟，氧气的流量为10标准升/分钟～100标准升/分钟，时间为5秒～100秒。
可选的，所述第二改善层的厚度为：2纳米～6纳米；所述第二栅介质层的厚度为：20埃～50埃。
可选的，形成所述第一改善层之后，形成第一栅介质层之前，形成所述第二栅介质层。
可选的，氧化部分第二初始改善层时，部分第一改善层也被氧化形成第一伪栅介质层；形成第一栅介质层之前，还包括：去除第一伪栅介质层。
可选的，所述第一改善层和第二初始改善层同时形成；所述第一改善层和第二初始改善层的厚度为：3纳米～8纳米。
可选的，形成第一栅介质层之后，形成所述第二初始改善层；或者，形成第一改善层之前，形成第二栅介质层。
可选的，所述第一改善层的厚度为：1.5纳米～5纳米；所述第二初始改善层的厚度为：3纳米～8纳米。
可选的，所述第一栅介质层的材料包括：氧化硅；所述基底的材料包括：硅锗。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述第一源漏掺杂区的工艺制程中需要高温工艺。而形成所述第一源漏掺杂区之后，形成所述第一改善层，能够有效地避免所述高温工艺驱动基底内的离子向第一改善层扩散，因此，所述第一改善层内的杂质较少，使得所述第一改善层提高第一栅介质层与基底表面之间界面态的能力较好，从而有利于提高第一区半导体器件的性能。
进一步，所述第二源漏掺杂区的工艺制程中也需要高温工艺。形成所述第二源漏掺杂区之后，形成所述第二初始改善层，能够有效地避免所述高温工艺驱动基底内的离子向第二初始改善层内扩散，使得第二初始改善层内的杂质较少。而部分所述第二初始改善层用于形成第二改善层，因此，第二改善层内的杂质也较少，因此，所述第二改善层能够提高第二栅介质层和基底的界面态的能力较好，有利于提高第二区半导体器件的性能。
进一步，所述第一改善层仅用于改善第一栅介质层与基底的界面态，所述第一改善层的厚度较薄，有利于提高第一伪栅开口底部载流子的迁移率。而所述第二初始改善层的厚度相对于第一改善层厚度较厚，使得部分第二初始改善层用于形成第二栅介质层之后，仍有余量形成第二改善层。所述第二改善层用于改善第二栅介质层与第二伪栅开口底部基底的界面态，且所述第二改善层的厚度较薄，有利于提高第二伪栅开口底部的载流子的迁移率。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图16是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述半导体器件的性能较差。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100上具有鳍部101和隔离层(图中未标出)，所述隔离层的顶部表面低于鳍部101的顶部表面，且覆盖部分鳍部101的侧壁；在所述隔离层和鳍部101的部分侧壁和顶部表面形成改善层102。
请参考图2，在所述改善层102上形成栅介质层103。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，为了提高PMOS晶体管沟道区载流子的迁移速率，采用硅锗作为所述鳍部101的材料。然而，锗离子易在鳍部101的表面聚集，使得栅介质层103与鳍部101的界面较差，不利于提高半导体器件的性能。
一种提高鳍部101和栅介质层103的界面态的方法包括：形成所述栅介质层103之前，在所述鳍部101的部分侧壁和顶部表面形成改善层102，所述改善层102的材料包括：硅。由于所述改善层102通过外延生长工艺在所述鳍部101上形成的，使得所述改善层102与鳍部101的界面态较好。由于所述改善层102内的杂质较少，使得所述改善层102与栅介质层103的界面态较好，因此，有利于提高半导体器件的性能。
然而，形成所述栅介质层103之后，还包括：在栅介质层103上形成栅极层；在栅极层两侧的鳍部101内形成源漏掺杂区。所述源漏掺杂区的工艺制程中需要高温工艺，而改善层102在形成所述源漏掺杂区之前形成，因此，所述高温工艺易驱动鳍部101内的锗离子向改善层102内扩散，使得改善层102与栅介质层103的界面处的杂质较多，因此，所述改善层102与栅介质层103的界面态较差，不利于提高半导体器件的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，形成所述第一源漏掺杂区之后，形成第一改善层。所述方法能够有效地避免第一源漏掺杂区制程中高温工艺驱动基底内的离子向第一改善层的扩散，有利于提高第一改善层的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图16是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图3，提供第一衬底部200，所述第一衬底部200上具有第二初始衬底部201，所述第二初始衬底部201上具有掩膜层202。
在本实施例中，所述第一衬底部200的材料为硅。在其他实施例中，所述第一衬底部的材料包括：锗、硅锗或绝缘体上锗。
在本实施例中，所述第二初始衬底部201的材料为硅锗。在其他实施例中，所述第一衬底部上仅具有掩膜层。
所述掩膜层202的材料包括：氮化硅。所述掩膜层202用于后续形成鳍部时作掩膜。
请参考图4，以所述掩膜层202为掩膜，刻蚀部分所述第二初始衬底部201(见图3)，形成第二衬底部203以及位于第二衬底部203上的鳍部204。
所述衬底包括：第一衬底部200以及位于第一衬底部200上的第二衬底部203。
所述基底(图中未标出)包括：衬底以及位于衬底上的鳍部204。所述基底包括第一区Ⅰ。所述第一区Ⅰ用于形成核心区半导体器件，所述核心区半导体器件包括：PMOS晶体管。
在本实施例中，所述基底还包括：第二区Ⅱ，所述第二区Ⅱ用于形成外围区半导体器件，所述外围区半导体器件包括：PMOS晶体管。在其他实施例中，所述基底仅包括第一区。
所述鳍部204的材料包括硅锗，有利于提高PMOS晶体管沟道区载流子的迁移率。
刻蚀部分所述第二初始衬底部201的工艺包括：各向异性干法刻蚀工艺。
所述第二衬底部203的厚度为：2000埃～5000埃。
请参考图5，在所述第二衬底部203上、以及鳍部204的侧壁和顶部表面形成隔离膜205。
所述隔离膜205的形成工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺或低压化学气相沉积工艺。
所述隔离膜205的材料包括：氧化硅。
所述隔离膜205用于后续形成隔离层。
请参考图6，去除部分所述隔离膜205(见图5)，形成隔离层206，所述隔离层206的顶部表面低于鳍部204的顶部表面，且所述隔离层206覆盖所述鳍部204的部分侧壁。
去除部分所述隔离膜205的工艺包括：各向异性干法刻蚀工艺。
去除所述隔离膜205的过程中，所述鳍部204顶部的掩膜层202也被去除。
所述隔离层206用于隔离半导体结构的不同器件。
请参考图7，在所述隔离层206、以及鳍部204的部分侧壁和顶部表面形成牺牲层207。
所述牺牲层207的形成工艺包括：原子层沉积工艺。
所述牺牲层207的材料包括：氧化硅。
后续在第一区Ⅰ基底上形成第一伪栅结构，位于所述第一区Ⅰ的牺牲层207用于作为第一伪栅结构的第一伪栅介质层。
在本实施例中，还包括：在第二区Ⅱ基底上形成第二伪栅结构，位于所述第二区Ⅱ的牺牲层207用于作为第二伪栅结构的第二伪栅介质层。在其他实施例中，仅在第一区基底上形成第一伪栅结构，位于第一区的牺牲层用于作为第一伪栅结构的第一伪栅介质层。
请参考图8，在所述第一区Ⅰ的牺牲层207上形成第一伪栅极层208。
所述第一伪栅极层208的材料包括：氧化硅。所述第一伪栅极层208的顶部表面具有第一掩膜层(图中未标出)第一伪栅结构包括：第一伪栅介质层以及位于第一伪栅介质层上的第一伪栅极层208。所述第一伪栅结构的侧壁上具有第一侧墙(图中未标出)。所述第一侧墙的材料包括：氮化硅。
在本实施例中，还包括：在所述第二区Ⅱ的牺牲层207上形成第二伪栅极层209。在其他实施例中，仅在第一区的牺牲层上形成第一伪栅极层。
在本实施例中，所述第二伪栅极层209的材料包括：氧化硅。第二伪栅结构包括：第二伪栅介质层以及位于第二伪栅介质层上的第二伪栅极层209。所述第二伪栅结构的侧壁上具有第二侧墙(图中未标出)。所述第二侧墙的材料包括：氮化硅。所述第二伪栅极层209的顶部表面具有第二掩膜层(图中未标出)。
在所述第一伪栅结构两侧的鳍部204内形成第一源漏掺杂区(图中未示出)。
所述第一源漏掺杂区的形成步骤包括：在所述第一伪栅结构两侧的基底内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；对所述第一外延层进行N型离子或者P型离子的掺杂。
所述第一外延层的形成工艺包括：第一外延生长工艺，所述第一外延生长工艺的参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。
在本实施例中，还包括：在所述第二伪栅结构两侧的鳍部204内形成第二源漏掺杂区(图中未示出)。
所述第二源漏掺杂区的形成步骤包括：在所述第二伪栅结构两侧的基底内形成第二源漏开口；在所述第二源漏开口内形成第二外延层；对所述第二外延层进行N型离子或者P型离子的掺杂。
所述第二外延层的形成工艺包括：第三外延生长工艺，所述第三外延生长工艺的参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。
在本实施例中，所述第一源漏掺杂区和第二源漏掺杂区同时形成。在其他实施例中，形成第一源漏掺杂区之后，形成所述第二源漏掺杂区；或者，形成第一源漏掺杂区之前，形成所述第二源漏掺杂区。
请继续参考图8，在所述基底上和第一源漏掺杂区上、以及第一伪栅结构的侧壁和顶部表面形成介质膜210。
所述介质膜210的形成工艺包括：流体化学气相沉积工艺。
所述介质膜210的材料包括：氧化硅。
所述介质膜210用于后续形成介质层。
在本实施例中，还包括：在第二源漏掺杂区上、以及第二伪栅结构的侧壁和顶部表面形成介质层210。
请参考图9，平坦化所述介质膜210(见图8)，直至暴露出第一伪栅极层208的顶部表面，形成介质层211。
平坦化所述介质膜210的工艺包括：化学机械研磨工艺。
所述介质层211用于隔离半导体结构的不同器件。
在本实施例中，所述介质层211还暴露出第二伪栅极层209的顶部表面。
形成所述介质层211之后，包括：去除第一伪栅结构，在所述介质层211内形成第一伪栅开口，所述第一伪栅开口底部暴露出基底的顶部表面；在所述第一伪栅开口内的基底上形成第一改善层；在所述第一改善层上形成第一栅介质层。
在本实施例中，在形成第一改善层之前，还包括：去除第二伪栅结构，在所述介质层211内形成第二伪栅开口，所述第二伪栅开口底部暴露出鳍部204的部分侧壁和顶部表面；在所述第二伪栅开口内鳍部204的部分侧壁和顶部表面上形成第二初始改善层；氧化部分第二初始改善层，形成第二改善层以及位于第二改善层上的第二栅介质层。具体请参考图10至图12。
请参考图10，去除第二伪栅结构，在所述介质层211内形成第二伪栅开口212，所述第一伪栅开口212底部暴露出第二区Ⅱ鳍部204的部分侧壁和顶部表面。
去除第二伪栅结构的步骤包括：去除第二伪栅极层209(见图9)；去除第二伪栅极层209之后，去除第二伪栅介质层。
位于第二区Ⅱ牺牲层207作为第二伪栅介质层，因此，去除第二伪栅介质层，即去除位于第二区Ⅱ牺牲层207。
去除第二伪栅极层209的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
去除位于第二区Ⅱ牺牲层207的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
所述第一伪栅开口212用于后续容纳第二初始改善层。
请参考图11，在所述第二伪栅开口212(见图10)内的鳍部204的部分侧壁和顶部表面形成第二初始改善层213。
所述第二初始改善层213的形成工艺包括：第四外延生长工艺。所述第四外延生长工艺的参数包括：反应物包括硅源气体，硅源气体包括二氯硅烷，所述硅源气体的流量为50标准毫升/分钟～1000标准毫升/分钟，催化气体包括氢气和氯化氢，氢气的流量为2000标准毫升/分钟～20000标准毫升/分钟，氯化氢的流量为30标准毫升/分钟～150标准毫升/分钟，压强为10托～600托，温度为650摄氏度～850摄氏度，时间为5分钟～200分钟。
所述第二初始改善层213的材料包括：硅。所述第二初始改善层213的厚度为：3纳米～8纳米。选择所述第二初始改善层213的厚度的意义在于：若所述第二初始改善层213的厚度小于3纳米，使得后续氧化部分所述第二初始改善层213形成的第二栅介质层较薄。所述第二栅介质层的厚度较薄，不满足外围区器件对于栅介质层厚度的要求，不利于提高外围区半导体结构的性能；若所述第二初始改善层213的厚度大于8纳米，使得后续形成所需厚度的第二栅介质层后，位于第二栅介质层下方的第二改善层的厚度过厚，使得第二伪栅开口212底部载流子的迁移率较小，不利于提高半导体结构的性能。
所述第二初始改善层213用于后续形成第二改善层和位于第二改善层上的第二栅介质层。
请参考图12，氧化部分所述第二初始改善层213(见图11)，形成第二改善层214和位于第二改善层214上的第二栅介质层215。
在本实施例中，氧化部分第二初始改善层213时，不形成第一改善层，因此，仅对部分第二初始改善层213进行氧化。在其他实施例中，形成第一改善层之后，形成第一栅介质层之前，形成第二栅介质层，因此，部分第一改善层也被部分氧化形成氧化层，所述氧化层的材料包括：氧化硅。在形成第一栅介质层之前，去除所述氧化层。
第二栅介质层215的形成工艺包括：原位水汽生成工艺。所述原位水汽生成工艺的参数包括：温度为800摄氏度～1100摄氏度，压强为4托～10托，氢气的流量为0.2标准升/分钟～20标准升/分钟，氧气的流量为10标准升/分钟～100标准升/分钟，时间为5秒～100秒。
所述第二栅介质层215的材料包括：氧化硅。
所述第二栅介质层215作为外围区栅极结构的栅介质层。所述外围区的工作电压较核心区的工作电压大，因此，外围区所需的栅介质层的厚度较核心区所需的栅介质层的厚度厚。所述第二栅介质层215的厚度为：20埃～50埃。
所述第二改善层214的厚度为：2纳米～6纳米，选择所述第二改善层214的厚度的意义在于：若所述第二改善层214的厚度小于2纳米，使得第二改善层214改善第二栅介质层215和第一伪栅开口212的界面态的能力较差，不利于提高半导体结构的性能；若所述第二改善层214厚度大于6纳米，使得第二伪栅开口212(见图10)底部载流子的迁移率过小，不利于提高半导体结构的性能。
所述第二改善层214用于改善第二栅介质层215与第二伪栅开口212底部鳍部204的界面态，有利于提高外围区器件的性能。
在本实施例中，形成第二栅介质层215之后，形成第一改善层以及位于第一改善层上的第一栅介质层，具体请参考图13至图15。
请参考图13，去除第一伪栅结构，形成第一伪栅开口216，所述第一伪栅开口216底部暴露出鳍部204的部分侧壁和顶部表面。
去除第一伪栅结构的步骤包括：去除第一伪栅极层208(见图12)；去除第一伪栅极层208之后，去除第一伪栅介质层。
位于第一区Ⅰ牺牲层207作为第一伪栅介质层，因此，去除第一伪栅介质层，即去除位于第一区Ⅰ牺牲层207。
去除第一伪栅极层208的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
去除位于第一区Ⅰ牺牲层207的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
所述第一伪栅开口216用于后续容纳第一改善层和位于第一改善层上第一栅介质层。
请参考图14，在所述第一伪栅开口216(见图13)的底部形成第一改善层217。
所述第一改善层217的形成工艺包括：第二外延生长工艺。所述第二外延生长工艺的参数包括：反应物包括硅源气体，硅源气体包括二氯硅烷，所述硅源气体的流量为50标准毫升/分钟～1000标准毫升/分钟，催化气体包括氢气和氯化氢，氢气的流量为2000标准毫升/分钟～20000标准毫升/分钟，氯化氢的流量为30标准毫升/分钟～150标准毫升/分钟，压强为10托～600托，温度为650摄氏度～850摄氏度，时间为3分钟～150分钟。
所述第一改善层217的材料包括：硅，所述第一改善层217的厚度为：1.5纳米～5纳米，选择所述第一改善层217的厚度的意义在于：若所述第一改善层217的厚度小于1.5纳米，使得第一改善层217用于改善后续形成的第一栅介质层与鳍部204的界面态的能力较差，不利于提高半导体结构的性能；若所述第一改善层217的厚度大于5纳米，使得第一伪栅开口216底部载流子的迁移率过小，不利于提高半导体结构的性能。
所述第一改善层217用于改善后续形成的第一栅介质层与第一伪栅开口216底部鳍部204的界面态，有利于提高核心区器件的性能。
请参考图15，在所述第一改善层217上形成第一栅介质层218。
所述第一栅介质层218的形成工艺包括：化学氧化工艺。所述化学氧化工艺的参数包括：反应物包括双氧水和臭氧。
所述第一栅介质层218作为核心区栅极结构的栅介质层，所述核心区的工作电压较外围区的工作电压小，因此，所述核心区栅极结构的栅介质层所需的厚度较外围区栅极结构的栅介质层的厚度。即第一栅介质层218的厚度小于第二栅介质层215的厚度。所述第一栅介质层218的厚度为：5埃～15埃。
在其他实施例中，形成第一栅介质层之后，形成第二初始改善层。
请参考图16，在所述第二伪栅开口212(见图10)内形成第二栅极层219；在所述第一伪栅开口216(见图13)内形成第一栅极层220。
所述第一栅极层220和第二栅极层219的形成步骤包括：在所述第一伪栅开口216、第二伪栅开口212以及介质层211上形成材料层；平坦化所述材料层，直至暴露出介质层211的顶部表面，在所述第一伪栅开口216内形成第一栅极层220，在所述第二伪栅开口212内形成第二栅极层219。
所述材料层的材料包括硅。相应的，所述第一栅极层220的材料包括：硅；所述第二栅极层219的材料包括：硅。
相应的，本实施还提供一种采用上述方法形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区，所述第一区基底上具有第一伪栅结构；
在所述第一伪栅结构两侧的基底内形成第一源漏掺杂区；
在所述基底和第一源漏掺杂区上形成介质层，所述介质层的顶部表面暴露出第一伪栅结构的顶部表面；
去除第一伪栅结构，在所述介质层内形成第一伪栅开口，所述第一伪栅开口的底部暴露出基底的表面；
在所述第一伪栅开口内的基底上形成第一改善层；
在所述第一改善层上形成第一栅介质层；
所述基底还包括第二区，所述第二区基底上具有第二伪栅结构，所述第二伪栅结构两侧的基底内具有第二源漏掺杂区，所述第二源漏掺杂区上具有所述介质层，所述介质层的顶部表面还暴露出第二伪栅结构的顶部表面；所述形成方法还包括：去除第二伪栅结构，在介质层内形成第二伪栅开口，所述第二伪栅开口暴露出基底的顶部表面；在所述第二伪栅开口内的基底上形成第二初始改善层；氧化部分第二初始改善层，形成第二改善层和位于第二改善层上的第二栅介质层；
所述第二初始改善层的厚度大于所述第一改善层的厚度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一源漏掺杂区的形成步骤包括：在所述第一伪栅结构两侧的基底内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；对所述第一外延层进行N型离子或者P型离子的掺杂；所述第一外延层的形成工艺包括：第一外延生长工艺，所述第一外延生长工艺的参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一改善层的材料包括：硅；所述第一改善层的形成工艺包括：第二外延生长工艺，所述第二外延生长工艺的参数包括：反应物包括硅源气体，硅源气体包括二氯硅烷，所述硅源气体的流量为50标准毫升/分钟～1000标准毫升/分钟，催化气体包括氢气和氯化氢，氢气的流量为2000标准毫升/分钟～20000标准毫升/分钟，氯化氢的流量为30标准毫升/分钟～150标准毫升/分钟，压强为10托～600托，温度为650摄氏度～850摄氏度，时间为3分钟～150分钟。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二源漏掺杂区的形成步骤包括：在所述第二伪栅结构两侧的基底内形成第二源漏开口；在所述第二源漏开口内形成第二外延层；对所述第二外延层进行N型离子或者P型离子的掺杂；所述第二外延层的形成工艺包括：第三外延生长工艺，所述第三外延生长工艺的参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，第一伪栅开口的尺寸小于第二伪栅开口的尺寸。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二初始改善层的材料包括：硅；所述第二初始改善层的形成工艺包括：第四外延生长工艺；所述第四外延生长工艺的参数包括：反应物包括硅源气体，硅源气体包括二氯硅烷，所述硅源气体的流量为50标准毫升/分钟～1000标准毫升/分钟，催化气体包括氢气和氯化氢，氢气的流量为2000标准毫升/分钟～20000标准毫升/分钟，氯化氢的流量为30标准毫升/分钟～150标准毫升/分钟，压强为10托～600托，温度为650摄氏度～850摄氏度，时间为5分钟～200分钟。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二栅介质层的材料包括：氧化硅；所述第二改善层的材料包括：硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二栅介质层的形成工艺包括：原位水汽生成工艺；所述原位水汽生成工艺的参数为：温度为800摄氏度～1100摄氏度，压强为4托～10托，氢气的流量为0.2标准升/分钟～20标准升/分钟，氧气的流量为10标准升/分钟～100标准升/分钟，时间为5秒～100秒。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二改善层的厚度为：2纳米～6纳米；所述第二栅介质层的厚度为：20埃～50埃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一改善层之后，形成第一栅介质层之前，形成所述第二栅介质层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，氧化部分第二初始改善层时，部分第一改善层也被氧化形成氧化层；形成第一栅介质层之前，还包括：去除氧化层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二初始改善层和第一改善层同时形成；所述第一改善层的厚度和所述第二初始改善层的厚度为：3纳米～8纳米。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一栅介质层之后，形成所述第二初始改善层；或者，形成第一改善层之前，形成第二栅介质层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一改善层的厚度为：1.5纳米～5纳米；所述第二初始改善层的厚度为：3纳米～8纳米。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅介质层的材料包括：氧化硅；所述基底的材料包括：硅锗。
16.一种采用如权利要求1至15任一项方法所形成的半导体结构。
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