CN1614751A - 制造闪存装置的方法 - Google Patents
制造闪存装置的方法 Download PDFInfo
- Publication number
- CN1614751A CN1614751A CNA2004100922212A CN200410092221A CN1614751A CN 1614751 A CN1614751 A CN 1614751A CN A2004100922212 A CNA2004100922212 A CN A2004100922212A CN 200410092221 A CN200410092221 A CN 200410092221A CN 1614751 A CN1614751 A CN 1614751A
- Authority
- CN
- China
- Prior art keywords
- layer
- conductive layer
- etching
- introduce
- chf
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 106
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 238000007667 floating Methods 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims description 74
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000000717 retained effect Effects 0.000 claims description 8
- 239000003595 mist Substances 0.000 claims description 7
- 238000002156 mixing Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000010924 continuous production Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明涉及一种制造闪存装置的方法。在单一蚀刻设备中蚀刻多个导电层及介电层，从而形成控制栅极及浮动栅极。在其中浮动栅极的厚度超过1500的栅极形成过程中，可解决现有过程中较短的过程时间及较小的大容量生产限度方面的问题，同时完全剥离介电层栅。
Description
技术领域
本发明是关于一种制造闪存装置的方法，更具体地说，是关于一种制造其中图案化硬掩膜并接着在单一蚀刻设备中进行蚀刻过程，从而形成控制栅极及浮动栅极(floating gate)的闪存装置的方法。
背景技术
现在参考图1的配置说明一种制造闪存装置的传统方法。图2A至图6A显示沿图1的线A-A′所取的横截面图，而图2B至图6B显示沿图1的线B-B′所取的横截面图。
图1为解释说明NAND型数据闪存装置的布置图。NAND型数据闪存装置包括隔离层20，其用以将半导体基板10隔离为半导体基板10上预定区域内的作用区(active region)及场效应区(field region)；浮动栅极FG，其一部分与隔离层20重迭，其中浮动栅极FG形成于作用区上；以及控制栅极CG，其形成为与浮动栅极FG相交。
图2A至6A以及图2B至6B为解释相关技术中制造闪存装置方法的问题的横截面图。图2A至图6A为沿图1的线A-A′所取的横截面图，而图2B至图6B为沿图1的线B-B′所取的横截面图。
参考图2A及图2B，隧道(tunnel)氧化物层103及第一导电层104形成于半导体基板101上。接着进行自对准浅槽隔离(self-aligned shallow trench isolation)(以下称为“SASTI”)过程，以形成隔离层102。第二导电层105形成于整个结构上。图案化第二导电层105以形成具有第一导电层104及第二导电层105的浮动栅极图案。
ONO结构的介电层106、第三导电层107、以及第四导电层108形成于整个结构上。将硬掩膜层109形成于第四导电层108上之后，进行使用掩膜来形成栅极电极的图案化过程，以图案化硬掩膜层109。
参考图3A及图3B，通过采用硬掩膜层109的蚀刻方法，蚀刻第四导电层108及第三导电层107。虽然作用区中的第三导电层107得以剥离，但是形成于场效应区中的第三导电层107仍保留为与第二导电层105的段差(step)差不多。
参考图4A及4B，为剥离保留在场效应区上的第三导电层107，需进行过度蚀刻过程。此时，暴露于作用区中的第三导电层107将通过过度蚀刻而被蚀刻，从而导致下断裂(L)。换言之，存在以下问题：因为在过度蚀刻期间使作用区中第三导电层107的图案化侧壁凹进，而导致装置的电特性降低。
参考图5，进行剥离ONO结构的介电层106的蚀刻过程。此时，若第二导电层105形成超过2000的厚度以便确保耦合比率，为了完全剥离介电层106硬掩膜层108及隔离层102的某些部分会在过度蚀刻过程中遭到损坏。
参考图6，蚀刻第二导电层105。在此过程中，也蚀刻第二导电层105下面的第一导电层104，从而隔离浮动栅极110。因此形成栅极电极，其中隧道氧化物层103、隔离浮动栅极110、介电层106、以及控制栅极107及108被堆叠。
如上所述，制造闪存装置的传统方法具有以下问题：大量生产的限度因增加工艺过程而很低，因为在二倍过程中进行控制栅极的形成过程及浮动栅极的隔离过程，并且由于二倍蚀刻过程而使过程及装备的管理比较困难。
此外，在现有低于256M的闪存装置中，第二导电层形成约500～1000的厚度。因此，可独立于浮动栅极蚀刻过程进行介电层栅(dielectric layer fence)。随着增加取决于闪存装置的大容量储存及较高整合的电可靠性，将第二导电层形成为超过1500的厚度，以便确保高耦合比率。因为必须独立进行二倍蚀刻中剥离介电层的过程，所以需要更多的过程时间。
同时，传统NAND型闪存装置的栅极形成过程中的另一问题是控制临界尺寸(CD)、栅极线中的栅极轮廓，以及通过多个装备来进行多个过程的缺陷管理。
栅极的最终临界尺寸问题导致阈电压变化以及薄层电阻问题，其取决于耦合比率的变化以及闪存装置的最终临界尺寸。形成栅极线的过程的数目越多，则影响栅极线的临界尺寸变化的参数的数目越多。结果，栅极线临界尺寸的控制变成不可避免的问题。
此外，栅极轮廓的控制问题很可能导致栅极轮廓的倾斜或侧面轮廓的损坏，其取决于三倍干式蚀刻的实施。在当控制栅极经历干式蚀刻时第二及第三导电层的侧面被曝露的情况下，介电层经历干式蚀刻并且下方导电层经历干式蚀刻。因此难以控制栅极轮廓。
此外，在确保闪存装置的大量生产限度及改善装置的产量中，因缺陷而使产量降低为所有内存及非内存产品中应加以解决的重要问题。通过管理过程及装备或改善蚀刻条件，可基本改善此点。然而，优选简化过程的数目，以便减小曝光的影响。此是过程设置中最重要的问题。
发明内容
本发明是关于一种制造闪存装置的方法，其可解决现有过程中较小的加工限度及大量生产限度方面的问题，同时在栅极形成过程中完全剥离介电层栅，在该过程中用作浮动栅极的第二导电层的厚度超过1500。
本发明的另一目的是提供一种制造闪存装置的方法，其中在单一蚀刻设备中进行形成控制栅极及浮动栅极的蚀刻过程，从而简化过程，同时防止半导体基板的损坏。
根据本发明的优选实施方案，提供一种制造闪存装置的方法，其包括：在半导体基板上形成隧道氧化物层及第一导电层，接着进行STI过程以形成定义第一区域及第二区域的隔离层的第一步骤；在整个结构上形成第二导电层，接着图案化第二导电层及第一导电层以形成浮动栅极图案的第二步骤；在整个结构上形成介电层、第三导电层、第四导电层及硬掩膜层，接着图案化硬掩膜层的第三步骤；以及采用硬掩膜层作为掩膜在单一蚀刻设备中由第四导电层蚀刻至第一导电层，从而形成控制栅极及浮动栅极的第四步骤。
此外，第四步骤包括以下步骤：过度蚀刻第四导电层；蚀刻第三导电层以曝露第一区域上的介电层，并针对第三导电层的厚度进行过度蚀刻以曝露第二区域上的介电层；蚀刻介电层以曝露第一区域上的第二导电层的某部分，并蚀刻第三导电层及第二导电层的某部分，同时剥离第二区域上介电层的某部分；剥离保留在第二区域上的第三导电层；蚀刻第一区域上的第二导电层并同时剥离保留在第二区域上的介电层及第二导电层；以及剥离第一导电层。
附图说明
图1为解释说明闪存装置的布置图；
图2A至6A为沿图1的线A-A′所取的横截面图，而图2B至图6B为沿图1的线B-B′所取的横截面图，其用以解释制造相关技术中的闪存装置的方法；以及
图7A至13A为沿图1的线A-A′所取的横截面图，而图7B至13B为沿图1的线B-B′所取的横截面图，其用以解释制造根据本发明的闪存装置的方法。
附图符号说明
10、100、101、201 半导体基板
20、200、102、202 隔离层
103、203 隧道氧化物层
104、204、105、205、 导电层
107、207、108、208
106、206 介电层
109、209 硬掩膜层
CG 控制栅极
FG 浮动栅极
具体实施方式
现在参考附图说明根据本发明的优选实施方案。
图1为解释说明NAND型数据闪存装置的布置图。NAND型数据闪存装置包括隔离层200，其用以将半导体基板100隔离为半导体基板100上预定区域内的作用区及场效应区；浮动栅极FG，其一部分与隔离层200重迭，其中浮动栅极FG形成于作用区上；以及控制栅极CG，其形成为与浮动栅极FG相交。
图7A至13A以及图7B至13B为解释制造根据本发明的闪存装置的方法的横截面图。图7A至图13A为沿图1的线A-A′所取的横截面图，而图7B至图13B为沿图1的线B-B′所取的横截面图。在以上图示中，图7A及图7B表示图案化硬掩膜层的过程，而图8A至13A以及图8B及13B表示在相同装置中通过单一蚀刻过程形成叠层栅极电极的过程。图8A至图13A以及图8B及13B是为了方便解释而分别独立显示，但是其是在单一蚀刻设备中进行的连续过程。
参考图7A及图7B，隧道氧化物层203及第一导电层204形成于半导体基板201上。接着进行SASTI以形成定义作用区及场效应区的隔离层202。在将第二导电层205形成于整个结构上之后，图案化第二导电层205以形成具有第一导电层204及第二导电层205的浮动栅极210图案。ONO结构的介电层206、第三导电层207、以及第四导电层208形成于整个结构上。在将硬掩膜层209形成于第四导电层208上之后，通过采用形成栅极电极的掩膜的图案化方法，可图案化硬掩膜层209。通过该方法，硬掩膜层209如图7A中所示在线A-A′上被保留下来，但是硬掩膜层209如图7B所示在线B-B′上被完全剥离。
在以上图示中，硬掩膜层209具有其中堆叠绝缘层及抗反射层的结构。例如，堆叠(stack)结构可包括抗反射层、PE-TEOS层及抗反射层的堆叠结构；抗反射层、等离子体增强氮化物层及抗反射层的堆叠结构；PE-TEOS层及抗反射层的堆叠结构；以及氮化物层及抗反射层的堆叠结构中的一种。此外，在MERIE型蚀刻设备中进行硬掩膜层209的蚀刻过程。为改善最终临界尺寸，可改变工艺设备套件(process kit)或可改善蚀刻条件。此时，在工艺设备套件中，可关闭中心注射器孔或可使用2至5个注射器孔。而且硅插入环包括上部硅整合型石英。
此外，改善蚀刻条件的方法包括采用CF4/CHF3/O2混合气体或CF4/CHF3混合气体在80～150mT的高压下，以防止在硬掩膜层209的蚀刻过程中所用的光致抗蚀层的腐蚀。此时，在使用CF4及CHF3的情况下，可引入60～90sccm的CF4及20～50sccm的CHF3以使它们以1.5∶1至3∶1的比率混合；或可引入20～50sccm的CF4及60～90sccm的CHF3，以使它们以1∶1.5至1∶3的比率混合。同时，为防止损坏第四导电层208的顶部并改善栅极线的薄层电阻，可在形成抗反射层之后在氮气条件下进行退火过程。在依次形成下抗反射层、绝缘层、以及上抗反射层之后进行退火过程。
参考图8A及图8B，在RIE或MERIE型蚀刻设备中采用图案化硬掩膜209作为掩膜来蚀刻第四导电层208。此时，采用Cl2/CF4/N2或Cl2/SF6/N2的混合气体在4～10mT压力下蚀刻第四导电层208。在此情况下，可引入100～140sccm的Cl2及10～20sccm的CF4以使它们以6∶1至8∶1的比率混合。此外，可引入100～140sccm的Cl2及5～10sccm的SF6以使它们以14∶1至16∶1的比率混合。在两种情况下，引入约5～20sccm的N2。同时，采用将第四导电层208完全剥离的时间点作为EOP(终点end of point)来进行第四导电层208的蚀刻过程。通过进行超过EOP时间20～50％的过度蚀刻，可完全剥离局部保留的第四导电层208。因此，如图8A所示通过图案化的硬掩膜层209在线A-A′上图案化第四导电层208；但如图8B所示在线B-B′上第四导电层208完全剥离。
参考图9A及图9B，蚀刻第三导电层207。在此情况下，当曝露介电层206而未完全剥离第三导电层207时，停止蚀刻过程，并且针对第三导电层207的厚度仅进行约20～30％的过度蚀刻，以使第三导电层207保留下来。此时采用其中HBr和O2以35∶1至40∶1的比率混合的气体，在30～70mT的压力下进行蚀刻过程。在此情况下，引入约100～200sccm的HBr并引入约1～5sccm的O2。因此，如图9A所示图案化第三导电层207并因而在线A-A′上曝露介电层206，但是如图9B所示在线B-B′上过度蚀刻第三导电层207约20～30％，因此第二导电层205及其上的介电层206保留为凸出形状。若通过此方法图案化第三导电层207，则可能防止产生由不合理的过度蚀刻所引起的轮廓凹进，以便完全剥离保留在浮动栅极图案与浮动栅极图案之间的第三导电层207。
参考图10A及10B，在氧化物层与多晶硅层的蚀刻速率的选择性比率为1∶1至1.5∶1的条件下蚀刻介电层206。在此情况下，通过引入约50～150sccm的CF4，在3～6mT的压力下，并施加50～150W的偏压功率及300～400W的电源功率，进行蚀刻过程。因此，如图10A所示，由于在线A-A′上介电层206被剥离，所以部分第二导电层205被蚀刻。如图10B所示，因为在线B-B′上某部分曝露的介电层206被蚀刻，所以第三导电层207及第二导电层205的一部分被蚀刻。换言之，在剥离保留在第二导电层205上的介电层206之后，在线B-B′上进行蚀刻过程以使第三导电层207及第二导电层205保留约500～1200的厚度。在先前技术中，通过确保各向同性蚀刻特性来剥离存在于浮动栅极的侧壁上的介电层。在此情况下，会出现两个问题。首先，若增加蚀刻目标以使剥离现有介电层达到与第二导电层的厚度一样，则会损失硬掩膜层。因此必需增加与损失厚度一样多的硬掩膜层的厚度。此导致以下问题：当图案化硬掩膜层时，会减小光致抗蚀层的限度(margin)。此外，存在另一问题：因为场氧化层的损坏变得严重，所以会损坏隧道氧化物层。然而在本发明中，因为使用以下条件：当蚀刻介电层时，使用氧化物层与多晶硅层的蚀刻选择性比率为1∶1至1.5∶1，所以可轻易地剥离存在于介电层、浮动栅极图案及浮动栅极图案之间的第三导电层。因此可最小化取决于蚀刻目标增加的硬掩膜层的损坏以及场氧化层的损坏。
参考图11A及图11B，通过在氧化物层的选择性比率超过100∶1的条件下进行蚀刻过程，可剥离其余的第三导电层207，因此可最小化硬掩膜层209及隔离层202的损坏。在此情况下，蚀刻过程包括引入100～200sccm的HBr、1～5sccm的O2、以及50～100sccm的He，以便在20～50mT的压力情况下以70∶1∶30至80∶1∶40的比率混合HBr/O2/He，并施加100～200W的偏压功率。因此，如图11B所示，当第三导电层207在线B-B′上被完全剥离时，介电层206及第二导电层205的部分可被蚀刻，并使隔离层202的一部分凹进。如图11A所示，在线A-A′上蚀刻第二导电层205的一部分。
参考图12A及12B，在氧化物层与多晶硅层的蚀刻速率的选择性比率为1∶1至1.5∶1的条件下剥离第二导电层205及介电层206。此时，第二导电层205的厚度保留为约100～300。防止半导体基板201蚀刻损坏的原因是介电层206的低蚀刻选择性比率。在此情况下，蚀刻过程包括在4～10mT的压力下引入10～200sccm的CF4，并施加50～200W的偏压功率及300～700W的电源功率。
同时，天然氧化物层可存在于第一导电层204与第二导电层205之间。若并未使用氧化物层与多晶硅层的选择性比率为1∶1至1.5∶1的过程，则可在第二导电层205与第一导电层204之间的接口处停止蚀刻。结果，会出现栅极底部轮廓具有尾状物的问题。因此，如图12A所示，在线A-A′上完全剥离第二导电层205，以便曝露第一导电层204。如图12B所示，在线B-B′上剥离介电层206及第二导电层205，以便曝露底部结构，即隔离层202及第一导电层204。
参考图13A及图13B，剥离其余的第二导电层205及第一导电层204。在导电层与氧化物层的蚀刻选择性比率为10∶1至20∶1的条件下进行此过程。该过程包括引入150～200sccm的HBr及50～150sccm的He，并施加150～300W的偏压功率及300～600W的电源功率。此时，考虑到半导体基板201及隔离层202的有效厚度，优选蚀刻目标被过度蚀刻隔离层202有效厚度的约30～50％。此外，并非像传统蚀刻条件一样，使用用于隔离过程的基板隧道氧化物层及第一导电层204及隔离层202的选择性比率，以便视蚀刻步骤而剥离因介电层205篱而起的导电层长条。
同时，在参考图7至图13说明的个别过程中，从蚀刻设备中排出用于各过程的蚀刻气体，然后进行下一过程。引入进行对应过程的蚀刻气体之后，可进行蚀刻过程。也将压力或偏压控制为用于对应过程的条件。
根据如上所述的本发明，通过单一干式蚀刻过程同时形成控制栅极及浮动栅极，可减少工艺时间。因为并非通过单一蚀刻过程进行后清理过程，所以可极大地改善过程。此外，通过利用单一干式蚀刻过程的过程管理，可以进一步稳定地改善因由蚀刻过程室粒子引起的栅极桥接而起的故障。通过减少的过程可降低成本价格，而且可确保装置产量的稳定特性。此外，可基本改善因硬掩膜及介电层的损坏而起的问题，以及当通过三倍干式蚀刻形成栅极轮廓时，因后清理过程而起的栅极轮廓的损坏。因此可以改善栅极蚀刻过程容限(margin)，并最大化介电接口栅极CD效率。因此，可改善栅极线薄层电阻并改善栅极桥接。
虽然已参考优选的具体实施方案进行了以上说明，但是应了解本领域一般技术人员可对本发明进行改变及修改，而不脱离本发明的精神及范畴以及所附权利要求的范围。
Claims (18)
1.一种用于制造闪存装置的方法，其包括：
在半导体基板上形成隧道氧化物层及第一导电层，并接着进行浅槽隔离过程以形成定义第一区域及第二区域的隔离层的第一步骤；
在整个结构上形成第二导电层，并接着图案化该第二导电层及该第一导电层以形成浮动栅极图案的第二步骤；
在整个结构上形成介电层、第三导电层、第四导电层以及硬掩膜层，并接着图案化该硬掩膜层的第三步骤；以及
采用该硬掩膜层作为掩膜在单一蚀刻设备中由第四导电层蚀刻至第一导电层，由此形成控制栅极及浮动栅极的第四步骤。
2.如权利要求1的方法，其中该硬掩膜层具有绝缘层及抗反射层的堆叠结构。
3.如权利要求2的方法，其中该硬掩膜层具有抗反射层、PE-TEOS层及抗反射层的堆叠结构；抗反射层、等离子体增强氮化物层及抗反射层的堆叠结构；PE-TEOS层及抗反射层的堆叠结构；以及氮化物层及抗反射层的堆叠结构中的一种。
4.如权利要求1的方法，其中该硬掩膜层是通过蚀刻过程，在80至150mT的压力下使用CF4/CHF3/O2或CF4/CHF3混合气体来图案化。
5.如权利要求4的方法，其中在使用CF4及CHF3的情况下，引入60至90sccm的CF4以及20至50sccm的CHF3，以便以1.5∶1至3∶1的比率混合CF4及CHF3。
6.如权利要求4的方法，其中在使用CF4及CHF3的情况下，引入20至50sccm的CF4以及60至90sccm的CHF3，以便以1∶1.5至1∶3的比率混合CF4及CHF3。
7.如权利要求3的方法，其进一步包括在形成抗反射层之后，在氮气下进行退火过程的步骤。
8.如权利要求1的方法，其中该第四步骤包括以下步骤：
(a)过度蚀刻该第四导电层；
(b)蚀刻该第三导电层以曝露第一区域上的介电层，并针对第三导电层的厚度进行过度蚀刻以曝露第二区域上的介电层；
(c)蚀刻该介电层以曝露第一区域上的第二导电层的一部分，并蚀刻第三导电层及第二导电层的一部分，同时剥离第二区域上的部分介电层；
(d)剥离保留在第二区域上的第三导电层；
(e)蚀刻第一区域上的第二导电层，并同时剥离保留在第二区域上的介电层及第二导电层；以及
(f)剥离第一导电层。
9.如权利要求8的方法，其中该步骤(a)是在4～10mT的压力下使用Cl2/CF4/N2或Cl2/SF6/N2混合气体来实现的。
10.如权利要求9的方法，其中引入100至140sccm的Cl2及10至20sccm的CF4，以便以6∶1至8∶1的比率混合Cl2及CF4，并引入5至20sccm的N2。
11.如权利要求9的方法，其中引入100至140sccm的Cl2及5至10sccm的SF6，以便以14∶1至16∶1的比率混合Cl2及SF4，并引入5至20sccm的N2。
12.如权利要求8的方法，其中该步骤(b)是在30至70mT的压力下使用HBr及O2的混合气体来实现的。
13.如权利要求12的方法，其中引入100至200sccm的HBr以及1至5sccm的O2，以便以35∶1至40∶1的比率混合HBr及O2。
14.如权利要求8的方法，其中该步骤(c)是通过在3至6mT的压力下引入50至150sccm的CF4，并施加50至150W的偏压功率以及300至400W的电源功率来实现的。
15.如权利要求8的方法，其中该步骤(d)是通过在20至50mT的压力下使用HBr/O2/He混合气体，并施加100至200W的偏压功率来实现的。
16.如权利要求15的方法，其中引入100至200sccm的HBr、1至5sccm的O2以及50至100sccm的He，以便以70∶1∶30至80∶1∶40的比率混合HBr/O2/He。
17.如权利要求8的方法，其中该步骤(e)是通过在4至10mT的压力下引入10至200sccm的CF4，并施加50至200W的偏压功率以及300至700W的电源功率来实现的。
18.如权利要求8的方法，其中该步骤(f)是通过引入150至200sccm的HBr及50至150sccm的He，并施加150至300W的偏压功率以及300至600W的电源功率来实现的。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR77246/2003 | 2003-11-03 | ||
| KR1020030077246A KR100562674B1 (ko) | 2003-11-03 | 2003-11-03 | 플래쉬 메모리 소자의 제조 방법 |
| KR77246/03 | 2003-11-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1614751A true CN1614751A (zh) | 2005-05-11 |
| CN1323425C CN1323425C (zh) | 2007-06-27 |
Family
ID=34545700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100922212A Active CN1323425C (zh) | 2003-11-03 | 2004-11-03 | 制造闪存装置的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7259067B2 (zh) |
| JP (1) | JP4707972B2 (zh) |
| KR (1) | KR100562674B1 (zh) |
| CN (1) | CN1323425C (zh) |
| DE (1) | DE102004030172A1 (zh) |
| TW (1) | TWI258845B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101261959B (zh) * | 2007-03-05 | 2010-12-08 | 海力士半导体有限公司 | 制造快闪存储器件的方法 |
| CN103681302A (zh) * | 2012-09-25 | 2014-03-26 | 南亚科技股份有限公司 | 选择性蚀刻方法 |
| CN103887224A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 一种形成浅沟槽隔离的方法 |
| CN104157559A (zh) * | 2013-05-14 | 2014-11-19 | 中芯国际集成电路制造(上海)有限公司 | 控制栅及浮栅的制作方法 |
| CN105448923A (zh) * | 2014-08-07 | 2016-03-30 | 旺宏电子股份有限公司 | 半导体元件及其制造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714273B1 (ko) * | 2005-08-22 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 장치의 버팅 콘택 형성방법 |
| EP1786036A1 (en) * | 2005-11-11 | 2007-05-16 | STMicroelectronics S.r.l. | Floating gate non-volatile memory cell and process for manufacturing |
| KR100810417B1 (ko) * | 2005-11-28 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100672119B1 (ko) * | 2005-12-12 | 2007-01-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100799860B1 (ko) * | 2005-12-23 | 2008-01-31 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
| KR100650857B1 (ko) * | 2005-12-23 | 2006-11-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100771418B1 (ko) * | 2006-03-31 | 2007-10-30 | 주식회사 엑셀반도체 | 자기 정렬형 플래시 메모리 셀의 제조 방법 |
| KR100833443B1 (ko) | 2006-05-29 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100870339B1 (ko) * | 2006-06-29 | 2008-11-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100800379B1 (ko) * | 2006-08-29 | 2008-02-01 | 삼성전자주식회사 | 비휘발성 메모리 소자의 게이트 제조방법 |
| US7589005B2 (en) * | 2006-09-29 | 2009-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming semiconductor structures and systems for forming semiconductor structures |
| JP2008098281A (ja) | 2006-10-10 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| KR101001466B1 (ko) * | 2007-03-06 | 2010-12-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| KR101683072B1 (ko) | 2010-09-13 | 2016-12-21 | 삼성전자 주식회사 | 반도체 소자의 형성 방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183169A (ja) * | 1991-12-27 | 1993-07-23 | Seiko Instr Inc | 半導体装置の製造方法 |
| US5879992A (en) * | 1998-07-15 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating step poly to improve program speed in split gate flash |
| JP2000357682A (ja) * | 1999-04-14 | 2000-12-26 | Seiko Epson Corp | 表面処理方法および装置 |
| KR100331556B1 (ko) * | 1999-10-05 | 2002-04-06 | 윤종용 | 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법 |
| JP2001148430A (ja) * | 1999-11-19 | 2001-05-29 | Nec Corp | 不揮発性半導体記憶装置 |
| KR20010066386A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 플래시 메모리의 게이트전극 제조방법 |
| JP4068286B2 (ja) * | 2000-06-30 | 2008-03-26 | 株式会社東芝 | 半導体装置の製造方法 |
| KR20020048616A (ko) | 2000-12-18 | 2002-06-24 | 윤종용 | 플래시 메모리 장치의 게이트 패턴 형성 방법 |
| US6563736B2 (en) * | 2001-05-18 | 2003-05-13 | Ibm Corporation | Flash memory structure having double celled elements and method for fabricating the same |
| KR20020096610A (ko) | 2001-06-21 | 2002-12-31 | 삼성전자 주식회사 | 플로팅 게이트를 갖는 불휘발성 메모리 장치 및 그 제조방법 |
| CN1192439C (zh) * | 2001-06-25 | 2005-03-09 | 旺宏电子股份有限公司 | 一种闪存的结构 |
| JP2003077900A (ja) * | 2001-09-06 | 2003-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
| KR100406177B1 (ko) * | 2001-11-23 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| JP2003309107A (ja) * | 2002-04-12 | 2003-10-31 | Tokyo Electron Ltd | 積層膜のエッチング方法 |
| KR20050009642A (ko) | 2003-07-18 | 2005-01-25 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
-
2003
- 2003-11-03 KR KR1020030077246A patent/KR100562674B1/ko active IP Right Grant
-
2004
- 2004-06-21 US US10/872,725 patent/US7259067B2/en active Active
- 2004-06-21 JP JP2004182821A patent/JP4707972B2/ja not_active Expired - Lifetime
- 2004-06-22 DE DE102004030172A patent/DE102004030172A1/de not_active Ceased
- 2004-06-30 TW TW093119315A patent/TWI258845B/zh active
- 2004-11-03 CN CNB2004100922212A patent/CN1323425C/zh active Active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101261959B (zh) * | 2007-03-05 | 2010-12-08 | 海力士半导体有限公司 | 制造快闪存储器件的方法 |
| CN103681302A (zh) * | 2012-09-25 | 2014-03-26 | 南亚科技股份有限公司 | 选择性蚀刻方法 |
| CN104157559A (zh) * | 2013-05-14 | 2014-11-19 | 中芯国际集成电路制造(上海)有限公司 | 控制栅及浮栅的制作方法 |
| CN103887224A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 一种形成浅沟槽隔离的方法 |
| CN103887224B (zh) * | 2014-03-20 | 2017-01-11 | 上海华力微电子有限公司 | 一种形成浅沟槽隔离的方法 |
| CN105448923A (zh) * | 2014-08-07 | 2016-03-30 | 旺宏电子股份有限公司 | 半导体元件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1323425C (zh) | 2007-06-27 |
| JP4707972B2 (ja) | 2011-06-22 |
| KR100562674B1 (ko) | 2006-03-20 |
| US20050095784A1 (en) | 2005-05-05 |
| US7259067B2 (en) | 2007-08-21 |
| TWI258845B (en) | 2006-07-21 |
| TW200516725A (en) | 2005-05-16 |
| JP2005142525A (ja) | 2005-06-02 |
| KR20050042543A (ko) | 2005-05-10 |
| DE102004030172A1 (de) | 2005-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1323425C (zh) | 制造闪存装置的方法 | |
| CN100547767C (zh) | 快闪存储器件的制造方法 | |
| US7211484B2 (en) | Method of manufacturing flash memory device | |
| KR100562657B1 (ko) | 리세스게이트 및 그를 구비한 반도체장치의 제조 방법 | |
| CN1303670C (zh) | 制造nand快闪器件的方法 | |
| CN1652324A (zh) | 半导体器件及其制造方法 | |
| CN1855445A (zh) | 非易失性存储器件及相关器件的制造方法 | |
| KR100549269B1 (ko) | 스플릿 게이트형 플래쉬 메모리 소자의 제조방법 | |
| WO1999031730A1 (en) | Formation of control and floating gates of semiconductor non-volatile memories | |
| KR100526476B1 (ko) | 스플릿 게이트형 플래쉬 메모리 소자의제조방법 | |
| KR20040061972A (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR101038378B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| CN1309049C (zh) | 制造闪存装置的方法 | |
| KR100671603B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100661216B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| CN1231949C (zh) | 形成栅极结构的方法、自对准接触孔结构及其形成方法 | |
| KR100602082B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US20050202638A1 (en) | Method of reducing step height | |
| KR100788364B1 (ko) | 반도체 소자의 제조 방법 | |
| CN1278425C (zh) | 快闪存储单元及其制造方法 | |
| KR100316527B1 (ko) | 플래시 메모리 제조방법 | |
| CN115312525A (zh) | 半导体结构及其形成方法 | |
| KR20010045239A (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
| KR20080086185A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20060118734A (ko) | 플래시 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |