DE102004029584A1 - Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages - Google Patents

Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages Download PDF

Info

Publication number
DE102004029584A1
DE102004029584A1 DE102004029584A DE102004029584A DE102004029584A1 DE 102004029584 A1 DE102004029584 A1 DE 102004029584A1 DE 102004029584 A DE102004029584 A DE 102004029584A DE 102004029584 A DE102004029584 A DE 102004029584A DE 102004029584 A1 DE102004029584 A1 DE 102004029584A1
Authority
DE
Germany
Prior art keywords
substrate
laminate layer
reliability
solder balls
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102004029584A
Other languages
English (en)
Inventor
Martin Dr. Rer. Nat. Reiss
Anton Dipl.-Ing. Legen
Manuel Dr. Carmona
Carsten Dr. phil. nat. Bender
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004029584A priority Critical patent/DE102004029584A1/de
Priority to US11/155,318 priority patent/US20050285266A1/en
Publication of DE102004029584A1 publication Critical patent/DE102004029584A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/281—Applying non-metallic protective coatings by means of a preformed insulating foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275—Fibers and reinforcement materials
    • H05K2201/029—Woven fibrous reinforcement or textile
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

Die Erfindung betrifft eine Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten Ball-Grid-Array-(BGA)-Packages, mit einem auf einem Substrat montierten Die (Chip), welches mit Leitbahnen des Substrates elektrisch verbunden ist und bei dem das Substrat mit in einem vorgegebenen Raster angeordneten Lötkugeln versehen ist. Der Erfindung liegt die Aufgabe zugrunde, eine besonders einfach zu realisierende und wirksame Anordnung zur Erhöhung der Zuverlässigkeit von sustratbasierten Ball-Grid-Array-Packages zu schaffen. Erreicht wird das dadurch, dass auf der Seite des mit den Leiterbahnen versehenen Substrates (2) eine Laminatlage (10) auflaminiert ist, die an den Positionen der Ballpads (6) mit Öffnungen (11) zur Aufnahme der Lotbälle (7) versehen ist.

Description

  • Die Erfindung betrifft eine Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten Ball-Grid-Array-(BGA)-Packages, mit einem auf einem Substrat montiertes Die (Chip), welches mit Leitbahnen des Substrates elektrisch verbunden ist und bei dem das Substrat mit in einem vorgegebenen Raster angeordneten Lötkugeln versehen ist.
  • Bei substratbasierten Ball-Grid-Array-Packages (BGA-Packages) ist die Zuverlässigkeit des auf einer Leiterplatte (PCB) aufgelöteten Packages (2nd-Level-Reliability) ein Problem, insbesondere beim thermischen Zykeln, also dem mehrfachen Durchfahren von erheblichen Temperaturänderungen, der aufgelöteten Packages können Ausfälle auf Grund des Versagens durch Ermüdungsbrüche der Lotverbindungen, also der Lotkugeln, fest gestellt werden.
  • Ein solches Package besteht beispielsweise aus einem Substrat, auf dem ein Die durch Chipbonden befestigt ist, wobei das Substrat mit einem zentralen Bondkanal versehen ist, durch den Drahtbrücken, die von den Bondpads des Die zu Kontaktinseln auf dem Substrat gezogen sind, mit dem Substrat elektrisch verbunden ist und bei dem auf der dem Die abgewandten Seite des Substrates ein Array von Lotkugeln angeordnet ist, dessen Lotkugeln jeweils über Ballpads mit Leitbahnen auf dem Substrat elektrisch verbunden sind.
  • Weiterhin ist der Bondkanal zum Schutz der empfindlichen Drahtbrücken mit einer Vergussmasse vergossen und die Seite des Substrates mit dem Die zu dessen Schutz mit einem Moldcompound umhüllt.
  • Die Ermüdung der Lotverbindungen beim Thermozykeln des Moduls wird im Wesentlichen durch das unterschiedliche thermische Ausdehnungsverhalten von Package und dem PCB (Printed Circuit Board/gedruckte Leiterplatte) während des thermischen Zykelns sowie durch eine mangelnde Flexibilität des Substrates verursacht.
  • Die beim thermischen Zykeln induzierten thermomechanischen Spannungen werden an der schwächsten Stelle im Verbund Package-PCB abgebaut, wobei die schwächste Stelle in der Regel die Lötverbindungen zwischen PCB und dem Package bilden.
  • Um diese thermomechanischen Beanspruchung beim thermischen Zykeln zu minimieren und damit eine Verbesserung der Zuverlässigkeit zu erreichen, wurde als eine mögliche Variante eine Die-Ausgleichsschicht vorgesehen. Diese Die-Ausgleichsschicht wurde zwischen Die und Substrat angeordnet.
  • Andere Möglichkeiten zur Erhöhung der Zuverlässigkeit bestehen darin, beispielsweise die Dicke des Dies anzupassen, z.B. das Die abzudünnen, was zwar zu positiven Effekten führt, aber nicht ausreichend ist.
  • Eine Verbesserung der Zuverlässigkeit der Lotverbindungen kann prinzipiell auch durch die Erhöhung der eingesetzten Lotmenge erreicht werden, indem der Lotkugeldurchmesser vergrößert wird und ggf. zusätzlich eine Verringerung der Kerbung des Lotes im Übergang zwischen Lotkugel und Lötstopp-Maskenöffnung auf dem Substrat vorgenommen wird, erreicht werden. Allerdings ist die Vergrößerung des Lotkugeldurchmessers im BGA-Baustein nur begrenzt möglich und durch den vorgegebenen Abstand der Lotkugeln limitiert. Bei Durchmessern der Lotkugeln oberhalb eines bauteilespezifischen Grenzwertes kann es zu Kurzschlüssen zwischen den Lotkugeln kommen.
  • Die Substrate werden üblicher Weise aus Gasfaserlaminaten in Verbindung mit Epoxydharzbindemitteln hergestellt, auf deren Unterseite in der Regel eine Kupferschicht auflaminiert ist, die durch übliche Strukturierungsverfahren (Photolithographie in Verbindung mit Ätzverfahren) so strukturiert sind, dass Leiterbahnen ausgebildet werden, die mit Ballpads zur Aufnahme und elektrischen Kontaktierung der Lotkugeln versehen sind. Üblicher Weise werden die Leiterbahnen durch eine Schicht aus einem Lötstopplack bedeckt, während die Ballpads nicht mit Lötstopplack bedeckt sind, sondern mit einem geeigneten Oberflächenschutz (z.B. eine organische Schutzschicht oder eine zusätzliche Metallisierung, z.B. einer Nickel-Gold-Schicht versehen werden.
    •
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine besonders einfach zu realisierende und wirksame Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten Ball-Grid-Array-Packages zu schaffen.
  • Ausgehend von einer Anordnung der eingangs genannten Art wird die der Erfindung zugrunde liegende Aufgabe dadurch gelöst, dass auf der Seite des mit den Leiterbahnen versehenen Substrates eine Laminatlage auflaminiert ist, die an den Positionen der Ballpads mit Öffnungen versehen ist.
  • In einer ersten Ausgestaltung der Erfindung besteht die zusätzliche Laminatlage aus einer Polyimidfolie.
  • Die der Erfindung zugrunde liegende Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten Ball-Grid-Array-Packages, enthaltend ein auf einem Substrat montiertes Die (Chip), welches mit Leiterbahnen eines Substrates elektrisch verbunden ist und bei dem das Substrat mit in einem vorgegebenen Raster angeordneten Lötkugeln versehen ist, die jeweils mit einem Ballpad auf dem Substrat verbunden sind, wird weiterhin auch dadurch gelöst, dass eine erste Laminatschicht eines einlagigen Sub strates aus einer oder mehreren Glasfasergewebelagen und mit strukturierter Kupferlaminatschicht mit einer zweiten Laminatschicht durch Verpressen miteinander verbunden ist, wobei die zweite Laminatlage an den Positionen der Ballpads mit Öffnungen versehen ist.
  • In einer Fortbildung der Erfindung sind die Öffnungen sich trichterförmig öffnend ausgebildet.
  • Schließlich ist vorgesehen, dass die Orientierung der Glasfasern der zweiten Substratlage gegenüber der ersten Substratlage um 90° verdreht ist.
  • Entsprechend der Erfindung wird auf das Leiterbahnen tragende Substrat eine weitere Laminatschicht auflaminiert, welche an den Positionen der Ballpads bevorzugt trichterförmig geöffnet ist. Durch die trichterförmige Öffnung in der zusätzlichen Laminatschicht wird es ermöglicht, die zur Verfügung stehende Menge an Lotmetall pro Lotball deutlich zu erhöhen und die Einschnürung/Kerbung des Lotkontaktes zu verringern, ohne den Durchmesser des sich ausbildenden Lotkontaktes auf einen kritischen Wert erhöhen zu müssen.
  • Durch das Aufbringen der zusätzlichen Laminatlage mit den trichterförmigen Öffnungen zur Aufnahme der Lotkugeln kann das für den Lotkontakt zur Verfügung stehende Lotvolumen deutlich erhöht werden. Das Ergebnis ist eine Verbesserung der Zuverlässigkeit der Lötverbindung beim Thermozykeln Wird eine trichterförmige Öffnung in der zusätzlichen Laminatlage vorgesehen, wird der beim Thermozykeln auf die Lötverbindung wirkende Stress reduziert, der sonst durch das Rollen der Lotkugel auf eine feste Kante des Lötstopplackes entsteht und einen Abriss der Lotkugel bewirken kann.
    •
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zei gen:
  • 1: den schematischen Aufbau eines Board-on-Chip BGA-Packages mit einer zusätzlichen Laminatlage auf dem Substrat; und
  • 2: eine Detailansicht eines erfindungsgemäß modifizierten Substrates, wobei hier die zweite Substratlage zur weiteren Stressreduzierung über den Kontaktpads einen Öffnungswinkel von größer 90° aufweist.
  • In 1 ist eine Hälfte eines FBGA-Packages und zwar eines Board-On-Chip-BGA-Packages 1 (BOC-Package) dargestellt. Dieses BOC-Package 1 besteht aus einem Substrat 2, auf dem ein Die 3 mittels eines Chipklebers 4 befestigt ist. Die Rückseite des Dies 3, einschließlich von Teilen des Substrates ist mit einer Moldkappe 5 zum Schutz des Dies 3 versehen.
  • Auf der dem Die 3 gegenüber liegenden Seite des Substrates 2 sind Ballpads 6 zur Aufnahme und elektrischen Kontaktierung von Lotkugeln 7 in einem Array angeordnet. Diese Ballpads 6 sind über nicht dargestellte Leiterbahnen mit Kontaktpads neben einem zentralen Bondkanal 8 im Substrat 2 verbunden, die ihrerseits über Drahtbrücken durch den Bondkanal 8 mit Bondpads auf dem Die 3 elektrisch verbunden sind. Der Bondkanal 8 ist zum Schutz der Drahtbrücken mit einer Vergussmasse 9 vergossen.
  • Um eine Erhöhung des Lotvolumens zu erreichen, ist auf der Ballseite des Substrates 2 eine zusätzliche Laminatlage 10 aufgebracht, die mit Öffnungen 11 über den Ballpads 6 versehen ist, in welche die Lotkugeln 7 eingesetzt sind. Die zusätzliche Laminatlage 10 ist wie üblich mit einem Lötstopplack 12 versehen, der die Öffnungen 11 ausspart.
  • Ein „einlagiges" Substrat 2 wird aus einer bzw. mehreren Glasfasergewebelagen gebildet, die mit einem Matrixmaterial (Harz), in der Regel Epoxydharz vergossen werden. Die zusätzliche Laminatlage 10 kann durch einfaches Verpressen mit dem Substrat 2 bei erhöhter Temperatur hergestellt werden.
  • Als zusätzliche Laminatlage 10 kann auch eine Polyimidfolie oder dergleichen, z.B. eine Lötstoppmaske, auf das Substrat 2 aufgebracht werden.
  • In 2 ist eine Detailansicht mit der zusätzlichen Laminatlage 10 präpariertes Substrat 2 dargestellt, bei der die Öffnungen 11 in der Laminatlage sich zur Lotkugel 7 in einem Winkel größer 90° öffnen, wodurch eine weitere Stressreduzierung erreicht wird.
  • Durch das Aufbringen der zusätzlichen Laminatlage 10 mit Öffnungen entsprechend der Anordnung der Lotkugeln 7 kann das für den Lotkontakt zur Verfügung stehende Lotvolumen vergrößert werden, wodurch die Zuverlässigkeit beim Thermozykeln erhöht wird.
  • Die Strukturierung der zusätzlichen Laminatlage 10 entsprechend 2 kann zusätzlich der während des Temperaturzykelns auf die Lötverbindungen wirkende Stress reduziert werden, welcher sonst das Rollen der Lotkugeln 7 auf eine feste Kante des Substrates 2 entsteht.
    • 1
    BOC-Package
    2
    Substrat
    3
    Die/Chip
    4
    Chipkleber
    5
    Moldkappe
    6
    Ballpad
    7
    Lotlugel
    8
    Bondkanal
    9
    Vergussmasse
    10
    Laminatlage
    11
    Öffnung

Claims (5)

  1. Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten Ball-Grid-Array-Packages, enthaltend ein auf einem Substrat montiertes Die (Chip), welches mit Leiterbahnen des Substrates elektrisch verbunden ist und bei dem das Substrat mit in einem vorgegebenen Raster angeordneten Lötkugeln versehen ist, die jeweils mit einem Ballpad auf dem Substrat verbunden sind, dadurch gekennzeichnet, dass auf der Seite des mit den Leiterbahnen versehenen Substrates (2) eine Laminatlage (10) auflaminiert ist, die an den Positionen der Ballpads (6) mit Öffnungen (11) zur Aufnahme der Lotbälle (7) versehen ist.
  2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Laminatlage (10) aus einer Polyimidfolie besteht.
  3. Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten Ball-Grid-Array-Packages, enthaltend ein auf einem Substrat montiertes Die (Chip), welches mit Leiterbahnen eines Substrates elektrisch verbunden ist und bei dem das Substrat mit in einem vorgegebenen Raster angeordneten Lötkugeln versehen ist, die jeweils mit einem Ballpad auf dem Substrat verbunden sind, dadurch gekennzeichnet, dass eine erste Laminatschicht eines einlagigen Substrates (2) aus einer oder mehreren Glasfasergewebelagen und mit strukturierter Kupferlaminatschicht mit einer zweiten Laminatlage (10) durch Verpressen miteinander verbunden ist, wobei die zweite Laminatlage (10) an den Positionen der Ballpads (6) mit Öffnungen (11) zur Aufnahme der Lotkugeln (7) versehen ist.
  4. Anordnung nach Anspruch 1, 2 oder 2, dadurch gekennzeichnet, dass die Öffnungen (11) sich trichterförmig öffnend ausgebildet sind.
  5. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Orientierung der Glasfasern der zweiten Laminatlage (10) gegenüber dem Substrat (2) um ca. 90° verdreht ist.
DE102004029584A 2004-06-18 2004-06-18 Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages Withdrawn DE102004029584A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102004029584A DE102004029584A1 (de) 2004-06-18 2004-06-18 Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages
US11/155,318 US20050285266A1 (en) 2004-06-18 2005-06-17 Arrangement for increasing the reliability of substrate-based BGA packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004029584A DE102004029584A1 (de) 2004-06-18 2004-06-18 Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages

Publications (1)

Publication Number Publication Date
DE102004029584A1 true DE102004029584A1 (de) 2006-01-12

Family

ID=35501711

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004029584A Withdrawn DE102004029584A1 (de) 2004-06-18 2004-06-18 Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages

Country Status (2)

Country Link
US (1) US20050285266A1 (de)
DE (1) DE102004029584A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7420282B2 (en) * 2004-10-18 2008-09-02 Sharp Kabushiki Kaisha Connection structure for connecting semiconductor element and wiring board, and semiconductor device
JP5971000B2 (ja) * 2012-07-20 2016-08-17 富士通株式会社 配線基板、配線基板の製造方法、電子機器及び電子機器の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19623826A1 (de) * 1996-06-14 1997-12-18 Siemens Ag Trägerelement für Halbleiterchips sowie Verfahren zur Herstellung eines Trägerelements
DE19702014A1 (de) * 1996-10-14 1998-04-16 Fraunhofer Ges Forschung Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
US5397917A (en) * 1993-04-26 1995-03-14 Motorola, Inc. Semiconductor package capable of spreading heat
TW368745B (en) * 1994-08-15 1999-09-01 Citizen Watch Co Ltd Semiconductor device with IC chip highly secured
JP3123638B2 (ja) * 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
US6011694A (en) * 1996-08-01 2000-01-04 Fuji Machinery Mfg. & Electronics Co., Ltd. Ball grid array semiconductor package with solder ball openings in an insulative base
US6093971A (en) * 1996-10-14 2000-07-25 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Chip module with conductor paths on the chip bonding side of a chip carrier
US6127724A (en) * 1996-10-31 2000-10-03 Tessera, Inc. Packaged microelectronic elements with enhanced thermal conduction
US6088901A (en) * 1997-06-10 2000-07-18 Siemens Aktiengesellschaft Method for producing a carrier element for semiconductor chips
JP3035734B2 (ja) * 1997-06-27 2000-04-24 東京瓦斯株式会社 Ｄｍｓ検知剤、その調製方法及びｄｍｓ用検知管
JP3147053B2 (ja) * 1997-10-27 2001-03-19 日本電気株式会社 樹脂封止型ボールグリッドアレイｉｃパッケージ及びその製造方法
US6157085A (en) * 1998-04-07 2000-12-05 Citizen Watch Co., Ltd. Semiconductor device for preventing exfoliation from occurring between a semiconductor chip and a resin substrate
EP1030366B1 (de) * 1999-02-15 2005-10-19 Mitsubishi Gas Chemical Company, Inc. Leiterplatte für Plastikhalbleitergehäuse
US6468643B1 (en) * 1999-04-14 2002-10-22 Mitsui Chemicals, Inc. Laminated product
DE10004647C1 (de) * 2000-02-03 2001-07-26 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelementes mit einem Multichipmodul und einem Silizium-Trägersubstrat
JP2002164358A (ja) * 2000-11-28 2002-06-07 Mitsubishi Electric Corp 半導体装置用基材および半導体装置の製造方法
EP1346411A2 (de) * 2000-12-01 2003-09-24 Broadcom Corporation Thermisch und elektrisch verbessertes kugelmatrixgehäuse (bga)
JP4034107B2 (ja) * 2002-04-17 2008-01-16 株式会社ルネサステクノロジ 半導体装置
US6919508B2 (en) * 2002-11-08 2005-07-19 Flipchip International, Llc Build-up structures with multi-angle vias for chip to chip interconnects and optical bussing
JP4458010B2 (ja) * 2005-09-26 2010-04-28 カシオ計算機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19623826A1 (de) * 1996-06-14 1997-12-18 Siemens Ag Trägerelement für Halbleiterchips sowie Verfahren zur Herstellung eines Trägerelements
DE19702014A1 (de) * 1996-10-14 1998-04-16 Fraunhofer Ges Forschung Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area

Also Published As

Publication number Publication date
US20050285266A1 (en) 2005-12-29

Similar Documents

Publication Publication Date Title
DE10333841B4 (de) Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE102005032489B3 (de) Leiterplatten-Mehrschichtaufbau mit integriertem elektrischem Bauteil und Herstellungsverfahren
DE10045043B4 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE102012107760B4 (de) Bauelement und Verfahren für Lötverbindungen
DE10339770B4 (de) Verfahren zum Herstellen einer FBGA-Anordnung
DE102007002707A1 (de) System-in Package-Modul
DE102006037538A1 (de) Elektronisches Bauteil bzw. Bauteilstapel und Verfahren zum Herstellen eines Bauteils
DE10251530A1 (de) Stapelanordnung eines Speichermoduls
DE102008031358A1 (de) Zwischenverbindungsstruktur für ein Halbleiterpackage und Verfahren zu deren Herstellung
DE102005056569A1 (de) Zwischenverbindung für Flip-Chip in Package Aufbauten
DE10223738B4 (de) Verfahren zur Verbindung integrierter Schaltungen
DE102008031511A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE10245451B4 (de) Elektronisches Bauteil mit einem Halbleiterchip, der flexible Chipkontakte aufweist, und Verfahren zur Herstellung desselben, sowie Halbleiterwafer
DE10010461A1 (de) Vorrichtung zum Verpacken elektronischer Bauteile mittels Spritzgußtechnik
DE10162676B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
DE10145468C1 (de) Verfahren und Vorrichtung zum Befestigen von Halbleitereinrichtungen auf einer Schalteinrichtung
DE10241589B4 (de) Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern
DE10221646A1 (de) Verfahren zur Verbindung von Schaltungseinrichtungen und entsprechender Verbund von Schaltungseinrichtungen
DE10233641B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE10244664A1 (de) Elektronisches Bauteil mit Halbleiterchips in einem Stapel und Verfahren zur Herstellung desselben
DE102005023949B4 (de) Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens
DE102004029584A1 (de) Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages
DE10261410B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE102007002807B4 (de) Chipanordnung
DE10133571B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8139 Disposal/non-payment of the annual fee