DE19623826A1 - Trägerelement für Halbleiterchips sowie Verfahren zur Herstellung eines Trägerelements - Google Patents

Trägerelement für Halbleiterchips sowie Verfahren zur Herstellung eines Trägerelements

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Description

Bei heutigen Chipkarten werden die Halbleiterchips mittels eines zumeist mit einem nicht-leitenden, flexiblen Substrat gebildeten Trägerelements in die üblicherweise aus Kunststoff bestehende Karte eingebracht. Auf dem Trägerelement ist nicht nur der Halbleiterchip sondern es sind auch die Kontaktflä­ chen, mit denen der Halbleiterchip von einem Lesegerät kon­ taktiert werden kann, angeordnet. Hierzu wird üblicherweise eine oberflächenveredelte Kupferfolie auf das nicht-leitende Substrat laminiert und beispielsweise durch Ätzen struktu­ riert. In das nicht-leitende Substrat werden vor dem Laminie­ ren Löcher gestanzt, durch die hindurch der Chip beispiels­ weise mittels Drähte in Wire-Bond-Technik mit den Kontaktflä­ chen elektrisch leitend verbunden werden kann. Der Halblei­ terchip und die Drähte werden dann durch eine schützende Ver­ gußmasse abgedeckt.
Die Chipkarten müssen bestimmte, durch die Anwender vorgege­ bene Biegebelastungen bestehen können. Die hierbei auftreten­ den Biegekräfte müssen jedoch vom Chip ferngehalten werden, da dieser wesentlich spröder als das Kartenmaterial ist. Dies trifft insbesondere für Chips zu, die größer als etwa 10 mm² sind. Aus der EP 0 484 353 B1 ist es bekannt, hierzu auf dem flexiblen Substrat einen Versteifungsrahmen vorzusehen, der eine wesentlich höhere Biegesteifigkeit aufweist als das fle­ xible Trägersubstrat.
Die Fig. 4 zeigt eine Ausführungsform gemäß der EP 0 484 353 B1. Das nicht-leitende, flexible Trägersubstrat 1 ist mit Ausnehmungen 2 versehen. Eine metallische Folie 3 ist auf das Substrat 1 mittels eines Klebers 4 laminiert. Die metallische Folie 3 ist in durch Rillen 5 voneinander elektrisch isolier­ te Kontaktflächen strukturiert. Ein Halbleiterchip 6 ist auf das Substrat 1 geklebt und mittels Drähte 7 mit den Kontakt­ flächen 3 elektrisch verbunden. Zur Versteifung des flexiblen Substrates 1 ist ein Versteifungsring 8 auf das Substrat 1 geklebt. Das Innere des Versteifungsringes 8 ist mit einer Vergußmasse 9 gefüllt, um den Chip 6 und die Drähte 7 zu schützen.
Das Aufbringen des Versteifungsrings ist problematisch, da relativ hohe Lagetoleranzen vorgegeben sind und außerdem spe­ zielle, aufwendige Werkzeuge hierfür notwendig sind. Insge­ samt ergibt sich eine sehr schwierige und aufwendige Prozeß­ führung. Außerdem wird durch den bekannten Versteifungsring die zur Klebung des Trägerelementes in die Karte nötige Flä­ che eingeschränkt.
Die Aufgabe der Erfindung ist es daher, ein Trägerelement an­ zugeben, daß einerseits eine genügend große Biegesteifigkeit aufweist und andererseits einfach herzustellen ist.
Die Aufgabe wird durch ein Trägerelement gemäß dem Anspruch 1 und einem Verfahren zur Herstellung des Trägerelement es gemäß dem Anspruch 6 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.
Die erfindungsgemäß ausgebildete Versteifungsfolie hat den Vorteil, daß zu ihrer Herstellung und Weiterverarbeitung die­ selben oder ähnliche Verfahrensschritte durchgeführt werden wie bei der Herstellung des Trägersubstrates oder des bekann­ ten Trägerelementes. Dies sind Stanz- bzw. Laminierverfah­ rensschritte. Da die Versteifungsfolie außerdem dieselbe Au­ ßenabmessung hat wie das Trägerelement, können zum Laminieren dieselben Maschinen benutzt werden wie zum Laminieren der die Kontaktflächen bildenden Kupferfolie.
Die Trägerelemente werden normalerweise in einem sehr langen Band gefertigt, wobei mehrere Trägerelemente sogar nebenein­ ander liegen können. Das Band weist an seinen Rändern Perfo­ rationen auf, mittels derer es in der Fertigungsmaschine wei­ terbefördert werden kann. Wenn auch die Versteifungsfolie diese Löcher aufweist, kann sie in gleicher Weise wie das flexible Trägersubstrat oder die Kontaktflächenfolie beför­ dert und verarbeitet werden.
Da der durch Tiefziehen und Stanzen entstandene Rahmen ent­ lang des Randes der Ausnehmung in der Versteifungsfolie nur dieselbe Dicke hat wie die Kupferfolie selbst, bleibt im Be­ reich außerhalb dieses Rahmens genügend Platz für einen Kle­ ber, um das Trägerelement in einer Karte befestigen zu kön­ nen. Die Dicke der Versteifungsfolie kann abhängig von der gewünschten Gesamtbiegesteifigkeit sowie den Materialeigen­ schaften der verwendeten Folie gewählt werden.
Die Erfindung wird nachfolgend anhand eines Ausführungsbei­ spieles mit Hilfe von Figuren näher erläutert. Dabei zeigen
Fig. 1a-1d die Verfahrensschritte zur Herstellung der erfin­ dungsgemäßen Versteifungsfolie sowie eine Drauf­ sicht der fertigen Folie,
Fig. 2a-2c das flexible Trägersubstrat, die Versteifungsfolie sowie die Verbindung dieser beiden Teile,
Fig. 3 einen Querschnitt durch ein erfindungsgemäßes Trä­ gerelement und
Fig. 4 ein Trägerelement gemäß dem Stand der Technik.
In der Fig. 1a ist der Querschnitt durch eine auf die ent­ sprechende Dicke gewalzte metallische Versteifungsfolie dar­ gestellt. In der Fig. 1b sind die durch einen Tiefziehvor­ gang entstandenen Wannen 11 gezeigt. In einem Stanzvorgang werden die Böden der Wannen 11 entfernt, so daß lediglich die Wände der Wannen 11 als Rahmen 12, die einstückig mit der Versteifungsfolie 10 verbunden sind und entlang des Randes der durch die vormaligen Wannen 11 definierten Ausnehmung in der Folie verlaufen.
Die Fig. 1d zeigt eine Draufsicht auf eine erfindungsgemäße Versteifungsfolie 10, die als langes Band ausgebildet ist. Entlang der beiden Ränder des Bandes sind Perforierungen 13 angebracht, die einen Weitertransport des Bandes mittels Zahnrädern erlauben. Die Folie 10 weist Ausnehmungen 14 auf, entlang deren Ränder die Rahmen 12 verlaufen. Strichliert ist der Schnitt dargestellt, der die Darstellung der Fig. 1c bildet.
In Fig. 2b ist diese erfindungsgemäße Versteifungsfolie nochmals gezeigt. Die Fig. 2a zeigt das flexible Träger­ substrat 15, das aus einem Kunststoff gebildet sein kann, wo­ bei heutzutage üblicherweise glasfaserverstärktes Epoxidharz verwendet wird. Auch das Trägersubstrat 15 ist als langes Band ausgebildet und weist an seinen Rändern Perforierungen 13 zum Weitertransport und exakten Positionieren bei Weiter­ verarbeitungen auf. Das Trägersubstrat 15 weist Stanzungen 16 auf, in die ein nicht dargestellter Halbleiterchip eingesetzt und durch die hindurch dieser Halbleiterchip mit nicht zu er­ kennenden Kontaktflächen auf der Rückseite des Trägersubstra­ tes 15 elektrisch verbunden werden kann. In der Fig. 2c ist schließlich die mit dem Trägersubstrat 15 verbundene Verstei­ fungsfolie 10 dargestellt. Die Stanzungen 16 des Träger­ substrates 15 befinden sich innerhalb des einstückig mit der Versteifungsfolie 10 verbundenen Rahmens 12, so daß ein nicht dargestellter Halbleiterchip problemlos in die zentrale Aus­ nehmung eingesetzt werden kann und durch die peripheren Aus­ nehmungen im Trägersubstrat 15 mit den auf der Rückseite des Trägersubstrates vorgesehenen, nicht zu sehenden, Kontaktflä­ chen verbunden werden kann.
Fig. 3 zeigt einen Querschnitt durch ein aus dem Band ausge­ stanztes Trägerelement. Das nicht-leitende, flexible Träger­ substrat 15 weist in diesem Fall nur periphere durch Stanzung entstandene Ausnehmungen 16 auf. Auf seiner Rückseite ist ei­ ne metallische Folie 20, die durch Rillen 22 in Kontaktflä­ chen strukturiert ist mittels eines Klebers 21 laminiert. Auf das Trägersubstrat 15 ist ein Halbleiterchip 23 angeordnet, der mittels Bonddrähte 24 durch die Ausnehmungen 16 des Trä­ gersubstrates 15 mit den Kontaktflächen 20 verbunden ist. Auf der dem Halbleiterchip 23 tragenden Vorderseite des Träger­ substrates 15 ist die erfindungsgemäße Versteifungsfolie 10 mittels eines Klebers auflaminiert. Der Bereich innerhalb des mit der Versteifungsfolie 10 einstückig verbundenen Rahmens 12 ist mit einer Vergußmasse 25 zum Schutz des Halbleiter­ chips 23 und der Bonddrähte 24 aufgefüllt.
Wie im Vergleich mit der Fig. 4 zu sehen ist, verbleibt beim erfindungsgemäßen Trägerelement eine größere Fläche im Be­ reich des Randes des Trägerelementes um dieses besser in eine Plastikkarte einkleben zu können.
Die Fig. 1 bis 4 zeigen ein nicht-leitendes Trägersubstrat 15 bzw. 1, das eine die Kontaktflächen bildende Metallka­ schierung 20 bzw. 3 aufweist. Prinzipiell ist es jedoch eben­ so möglich, ein leitendes, beispielsweise metallisches, Trä­ gersubstrat zu verwenden.
Außerdem ist es ebenso denkbar, für das Material der Verstei­ fungsfolie 10 Kunststoff zu wählen. Hierbei wären auch andere Herstellverfahren als Tiefziehen und Stanzen denkbar.

Claims (8)

1. Trägerelement für einen Halbleiterchip (23), insbesondere zum Einbau in Chipkarten, mit einem den Chip (23) tragenden Substrat (15) und einer auf der den Chip (23) tragenden Seite des Substrats (15) auflaminierten Versteifungsfolie (10), die eine den Chip (23) und seine Anschlußleitungen (24) aufneh­ mende Ausnehmung (14) aufweist, deren Rand mit einem einstückig mit der Folie (10) ausgebildeten Rahmen (12) versehen ist.
2. Trägerelement nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (15) eine nicht-leitende Folie ist, auf die auf der dem Chip (23) gegenüberliegenden Seite eine leitende, in Kontaktflächen strukturierte Folie (20) laminiert ist.
3. Trägerelement nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (15) eine Metallfolie ist.
4. Trägerelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Versteifungsfolie (10) aus Metall ist.
5. Trägerelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Versteifungsfolie (10) aus Kunststoff ist.
6. Verfahren zur Herstellung eines Trägerelements mit den Schritten:
  • - in eine Versteifungsfolie (10) wird durch Tiefziehen eine Wanne (11) geformt,
  • - der Boden der Wanne wird ausgestanzt,
  • - die somit eine Ausnehmung mit einem an deren Rand angeform­ ten Rahmen (12) aufweisende Versteifungsfolie (10) Wird auf ein Substrat (15) laminiert.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Versteifungsfolie (19) aus Metall ist.
8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß das Substrat (15) eine nicht-leitende Folie ist, auf die auf der der Versteifungsfolie (10) gegenüberliegenden Seite eine leitende, in Kontaktflächen strukturierte Folie (20) la­ miniert wird.
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JP50106598A JP3498800B2 (ja) 1996-06-14 1997-06-10 半導体チップの支持部材の製造方法
UA98126594A UA42106C2 (uk) 1996-06-14 1997-06-10 Спосіб виготовлення несучого елемента для напівпровідникового чипа
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RU99100202/28A RU2191446C2 (ru) 1996-06-14 1997-06-10 Способ изготовления несущего элемента для полупроводниковых чипов
DE59706247T DE59706247D1 (de) 1996-06-14 1997-06-10 Verfahren zur herstellung eines trägerelements für halbleiterchips
CNB971955042A CN1156002C (zh) 1996-06-14 1997-06-10 半导体芯片载体元件制作方法
BR9709717A BR9709717A (pt) 1996-06-14 1997-06-10 Processo para a fabricação de um elemento portador para para chips semicondutores
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19830540A1 (de) * 1998-07-08 2000-01-13 Siemens Ag Elektronischer Schaltungsträger
DE10016135A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Gehäusebaugruppe für ein elektronisches Bauteil
DE10024336A1 (de) * 2000-05-17 2001-11-22 Heidenhain Gmbh Dr Johannes Bauelementanordnung und Verfahren zur Herstellung einer Bauelementanordnung
DE10111028A1 (de) * 2001-03-07 2002-09-19 Infineon Technologies Ag Chipkartenmodul
US6519822B1 (en) 1998-04-27 2003-02-18 Epcos Ag Method for producing an electronic component
WO2003028044A2 (de) * 2001-09-17 2003-04-03 Infineon Technologies Ag Nicht-leitendes, ein band oder einen nutzen bildendes substrat, auf dem eine vielzahl von trägerelementen ausgebildet ist
WO2003030256A2 (en) * 2001-09-28 2003-04-10 Intel Corporation Arrangements to increase structural rigidity of semiconductor package
DE10200382A1 (de) * 2002-01-08 2003-07-24 Infineon Technologies Ag Chipmodul
DE102004029584A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages
DE102004029585A1 (de) * 2004-06-18 2006-01-19 Infineon Technologies Ag Chip-Package
US7173329B2 (en) 2001-09-28 2007-02-06 Intel Corporation Package stiffener
US7622802B2 (en) 2003-02-13 2009-11-24 Infineon Technologies Ag Electronic device with semiconductor chip including a radiofrequency power module
US7714454B2 (en) 2006-12-20 2010-05-11 Infineon Technologies Ag Chip module and method for producing a chip module

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006044525B3 (de) * 2006-09-21 2008-01-31 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von gemeinsam bereitstellbaren flexiblen integrierten Schaltkreisen
EP3314991A4 (de) * 2015-06-29 2019-03-27 Molex, LLC Verkapselungssysteme für anwendungsspezifische elektronik, verfahren und vorrichtungen
EP3159831B1 (de) * 2015-10-21 2018-10-03 Nxp B.V. Dual-interface ic-karte

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2644630A1 (fr) * 1989-03-20 1990-09-21 Sgs Thomson Microelectronics Procede d'encartage de micromodules et son application a la realisation de cartes a puces
WO1991001533A1 (de) * 1989-07-24 1991-02-07 Edgar Schneider Trägerelement mit wenigstens einem integrierten schaltkreis, insbesondere zum einbau in chip-karten
US5147982A (en) * 1989-04-07 1992-09-15 Sgs-Thomson Microelectronics S.A. Encapsulation of electronic modules

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2644630A1 (fr) * 1989-03-20 1990-09-21 Sgs Thomson Microelectronics Procede d'encartage de micromodules et son application a la realisation de cartes a puces
US5147982A (en) * 1989-04-07 1992-09-15 Sgs-Thomson Microelectronics S.A. Encapsulation of electronic modules
WO1991001533A1 (de) * 1989-07-24 1991-02-07 Edgar Schneider Trägerelement mit wenigstens einem integrierten schaltkreis, insbesondere zum einbau in chip-karten

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6519822B1 (en) 1998-04-27 2003-02-18 Epcos Ag Method for producing an electronic component
DE19818824B4 (de) * 1998-04-27 2008-07-31 Epcos Ag Elektronisches Bauelement und Verfahren zu dessen Herstellung
DE19830540A1 (de) * 1998-07-08 2000-01-13 Siemens Ag Elektronischer Schaltungsträger
DE10016135A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Gehäusebaugruppe für ein elektronisches Bauteil
DE10024336A1 (de) * 2000-05-17 2001-11-22 Heidenhain Gmbh Dr Johannes Bauelementanordnung und Verfahren zur Herstellung einer Bauelementanordnung
US6815263B2 (en) 2000-05-17 2004-11-09 Dr. Johannes Heidenhain Gmbh Component assembly and method for producing the same
DE10111028A1 (de) * 2001-03-07 2002-09-19 Infineon Technologies Ag Chipkartenmodul
WO2003028044A3 (de) * 2001-09-17 2003-11-20 Infineon Technologies Ag Nicht-leitendes, ein band oder einen nutzen bildendes substrat, auf dem eine vielzahl von trägerelementen ausgebildet ist
WO2003028044A2 (de) * 2001-09-17 2003-04-03 Infineon Technologies Ag Nicht-leitendes, ein band oder einen nutzen bildendes substrat, auf dem eine vielzahl von trägerelementen ausgebildet ist
WO2003030256A3 (en) * 2001-09-28 2003-08-28 Intel Corp Arrangements to increase structural rigidity of semiconductor package
US7045890B2 (en) 2001-09-28 2006-05-16 Intel Corporation Heat spreader and stiffener having a stiffener extension
US7173329B2 (en) 2001-09-28 2007-02-06 Intel Corporation Package stiffener
WO2003030256A2 (en) * 2001-09-28 2003-04-10 Intel Corporation Arrangements to increase structural rigidity of semiconductor package
DE10200382A1 (de) * 2002-01-08 2003-07-24 Infineon Technologies Ag Chipmodul
DE10200382B4 (de) * 2002-01-08 2006-05-04 Infineon Technologies Ag Chipmodul für Chipkarten
US7622802B2 (en) 2003-02-13 2009-11-24 Infineon Technologies Ag Electronic device with semiconductor chip including a radiofrequency power module
DE102004029584A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages
DE102004029585A1 (de) * 2004-06-18 2006-01-19 Infineon Technologies Ag Chip-Package
US7714454B2 (en) 2006-12-20 2010-05-11 Infineon Technologies Ag Chip module and method for producing a chip module

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