JP3498800B2 - 半導体チップの支持部材の製造方法 - Google Patents

半導体チップの支持部材の製造方法

Info

Publication number
JP3498800B2
JP3498800B2 JP50106598A JP50106598A JP3498800B2 JP 3498800 B2 JP3498800 B2 JP 3498800B2 JP 50106598 A JP50106598 A JP 50106598A JP 50106598 A JP50106598 A JP 50106598A JP 3498800 B2 JP3498800 B2 JP 3498800B2
Authority
JP
Japan
Prior art keywords
foil
reinforcing
substrate
chip
support member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP50106598A
Other languages
English (en)
Other versions
JP2000512045A (ja
Inventor
フーバー、ミヒャエル
シュタンプカ、ペーター
ホウドー、デトレフ
フィシャー、ユルゲン
ハイツァー、ヨーゼフ
グラーフ、ヘルムート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE19623826A external-priority patent/DE19623826C2/de
Priority claimed from DE29621837U external-priority patent/DE29621837U1/de
Application filed by Siemens AG filed Critical Siemens AG
Publication of JP2000512045A publication Critical patent/JP2000512045A/ja
Application granted granted Critical
Publication of JP3498800B2 publication Critical patent/JP3498800B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06KGRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745Mounting details of integrated circuit chips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Dispersion Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Credit Cards Or The Like (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Light Receiving Elements (AREA)
  • Turning (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 最近のチップカードでは、半導体チップは大抵非導電
性の可撓性基板で形成された支持部材によって通常プラ
スチックから成るカードに挿入される。支持部材上には
半導体チップばかりでなく読取り装置の半導体チップと
接触させることのできる接触面も配設されている。それ
には一般に表面をメッキされた銅箔が非導電性基板上に
ラミネートされ、例えばエッチングにより構造化され
る。この非導電性基板にはラミネートする前に孔がパン
チされ、それらの孔を通してチップが例えばワイヤボン
ディング法で導線により接触面と導電接続される。半導
体チップ及び導線は次に保護の作用をする注型コンパウ
ンドにより覆われる。
チップカードは使用者により設定された一定の曲げ負
荷に耐えることができなければならない。しかしチップ
がカードの材料よりも著しく脆いので、この場合に生じ
る曲げ力をチップから遠ざけるようにしなければならな
い。これは特に約10mm2以上の大きさのチップに当ては
まる。これに対して欧州特許第0484353号明細書から可
撓性基板上にこの可撓性基板よりも著しく曲げ剛性の大
きい補強枠を設けることが知られている。
図4は欧州特許第0484353号明細書による実施形態を
示すものである。この非導電性の可撓性支持基板1には
凹部2が設けられている。金属箔3はこの基板1上に接
着剤4によりラミネートされている。金属箔3は溝5に
より互いに電気的に絶縁されている接触面として構造化
されている。半導体チップ6は基板1上に接着され、導
線7により接触面3と電気的に接続されている。可撓性
基板1を補強するために補強リング8が基板1上に接着
されている。補強リング8の内側はチップ6と導線7を
保護するために注型コンパウンド9で満たされている。
補強リングを施すことは、比較的高い位置公差が設定
され、更にそのために経費を要する特別な工具を必要と
することから問題である。全体として極めて困難かつ高
出費の処理工程となる。更にこの公知の補強リングによ
り支持部材をカードに接着するのに必要な面が制限され
る。
米国特許第5147982号明細書は、接触面を構成するパ
ンチされた金属格子上に一体に形成された補強及び保護
枠を有するプラスチック箔がラミネートされる支持部材
を示している。
本発明の課題は、支持部材を簡単に製造する方法を提
供することにある。
この課題は、請求項1に記載の支持部材の製造方法に
より解決される。有利な実施態様は従属請求項に記載さ
れている。
本発明方法は、支持基板又は公知の支持部材を製造す
る場合と同じ又は類似の処理工程を行うことができる利
点を有する。即ちパンチもしくはラミネート処理工程が
行われる。更に補強箔が支持部材と同じ外寸を有するの
で、ラミネートには接触面を形成する銅箔をラミネート
するのと同じ機械を使用することができる。
支持部材は一般に極めて長いテープに形成され、その
際複数の支持部材を並列させることも可能である。この
テープはその縁部に穿孔を有し、それにより製造機械に
更に送ることができる。補強箔もこのような孔を有して
いれば可撓性支持基板又は接触面箔と同様に搬送及び加
工することができる。
凹部の深絞りにより比較的大きな応力が発生し、この
応力がテープが巻き付けられるリールの巻き上げ、巻き
戻し及び巻き付けの際の機械的負荷により少なくとも部
分的に放出され、それにより枠の露出する上方範囲の材
料を損傷する恐れがある。本発明の実施態様においては
テープ内の後にパンチにより形成される支持部材の範囲
近くに、スリットとして形成することのできる応力を軽
減する破口が備えられている。応力を軽減する破口の縁
部にミクロ大の亀裂を生じかねない切欠き効果を回避す
るために稜の推移部は有利に丸味をつけられている。応
力を軽減する裂口はテープからパンチされた後の支持部
材にはもはや見ることはできず、従って接触面の外観は
それにより損なわれることはない。枠内の角のない深絞
りによりテープ全体の可撓性を付加的に更に高めること
ができる。
深絞り及びパンチにより補強箔内の凹部の縁に沿って
形成された枠が銅箔自体と同じ厚さを有しているだけな
ので、この枠の外側の範囲には支持部材をカードに固定
することができる十分な接着材用の部位が残る。補強箔
の厚さは所望の全曲げ剛性並びに使用された箔の材料特
性に応じて選択することができる。
槽状部材の底部を完全にパンチせずに、枠の縁に曲げ
剛性を付加的に高めるウェブを残すと特に有利である。
本発明を図面を用いて実施例に基づき以下に詳述す
る。その際 図1a〜1dは本発明による補強箔の製造処理工程並びに
完成された箔の平面図、 図2a〜2cは可撓性支持基板、補強箔並びに両部材の接
合部、 図3は本発明による支持部材の断面、 図4は従来技術による支持部材、及び 図5は応力を軽減する破口を備えた補強枠 をそれぞれ示している。
図1aには適当な厚さに圧延された金属製の補強箔の断
面が示されている。図1bには深絞り工程により形成され
た槽状部材11が示されている。パンチ工程で槽状部材11
の底部が除去され、その結果槽状部材11の壁面のみが補
強箔10と一体に接続されて、もとの槽状部材11により画
成された箔の凹部の縁に沿って延びる枠12として残って
いる。槽状部材11の底部全体をパンチせずに付加的に曲
げ剛性を高めるウェブ17(破線により示されている)を
残すと有利である。
図1dは長いテープとして形成されている本発明による
補強箔10の平面を示している。テープの両側の縁部に沿
って歯車によりテープの搬送を可能にするための穿孔13
が施されている。箔10は枠12がその縁部に沿って延びる
凹部14を有している。図1cを形成する切断面は破線によ
り示されている。
図2bにはこの本発明による補強箔が再度示されてい
る。図2aはプラスチック(現在通常はガラス繊維で補強
されたエポキシ樹脂が使用される)から形成される可撓
性支持基板15を示している。この支持基板15も長いテー
プとして形成されており、その縁部に搬送及び更なる加
工時の精確な位置決めのための穿孔13を有する。この支
持基板15はパンチ部16を有しており、その中に図示され
ていない半導体チップが挿入され、パンチ部を通してこ
の半導体チップは支持基板15の裏側で図示されていない
接触面と電気的に接続可能である。最後に図2cには支持
基板15と接合された補強箔10が示されている。支持基板
15のパンチ部は補強箔10と一体に接続されている枠12の
内側にあり、従って図示されていない半導体チップは問
題なく中心部の凹部に装入可能であり、周辺部の凹部を
通って支持基板15の裏側に設けられている図示しない接
触面と接続可能である。
図3はテープからパンチされた支持部材の断面を示し
ている。この場合非導電性の可撓性支持基板15はパンチ
により形成された周辺部の凹部16のみを有している。そ
の裏側には接触面内に溝22により構造化されている金属
箔20が接着剤21によりラミネートされている。支持基板
15上にはボンド線24により支持基板15の凹部16を通して
接触面20と接続されている半導体チップ23が配設されて
いる。半導体チップ23を載せる支持基板15の前面には本
発明による補強箔10が接着剤によりラミネートされてい
る。補強箔10と一体に接続されている枠12の内側範囲は
半導体チップ23及びボンド線24を保護するための注型コ
ンパウンド25で満たされている。
図4との比較により判るように、本発明による支持部
材の場合支持部材の縁の範囲に支持部材をプラスチック
カードに一層良く接着することができるようにより大き
な面が残されている。
図5は後にパンチにより形成された支持部材の範囲19
(破線により暗示されている)の外側にある本発明によ
る補強箔内の応力を軽減するための破口18を示してい
る。
図3及び4は接触面を形成する金属箔20又は3を有す
る非導電性の支持基板15又は1を示している。しかし原
理的には同様に例えば金属製の導電性支持基板を使用す
ることも可能である。
更に同様に補強箔10の材料にプラスチックを選択する
ことも考えられる。その場合深絞り及びパンチ以外の製
造方法も考えられる。
フロントページの続き (72)発明者 ホウドー、デトレフ ドイツ連邦共和国 デー―84085 ラン グクアイト ブルーメンシュトラーセ 28 (72)発明者 フィシャー、ユルゲン ドイツ連邦共和国 デー―93180 ドイ エルリング アム ハスラッハ 17アー (72)発明者 ハイツァー、ヨーゼフ ドイツ連邦共和国 デー―93090 バッ ハ アレーシュトラーセ 6 (72)発明者 グラーフ、ヘルムート ドイツ連邦共和国 デー―93051 レー ゲンスブルク シュトレンヴェーク 2 (56)参考文献 特開 平6−29427(JP,A) 特開 昭63−182198(JP,A) 特開 平3−52255(JP,A) 実開 昭55−86342(JP,U) 実開 昭55−14785(JP,U) 欧州特許484353(EP,B1) (58)調査した分野(Int.Cl.7,DB名) G06K 19/077 H01L 23/12 H01L 23/28

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】補強箔(10)に深絞りにより槽状部材(1
    1)を形成し、 槽状部材(11)の底部をパンチし、チップ(23)及びそ
    の接続導線(24)を収容する凹部を補強箔(10)から一
    体に形成された囲み枠(12)を有するようにし、 補強箔(10)をチップ(23)を載せる基板(15)の側面
    上にラミネートする 工程を有する、特にチップカードに取り付けるための半
    導体チップ(23)用支持部材の製造方法。
  2. 【請求項2】基板(15)が非導電性箔であり、この箔上
    にチップ(23)に対向する側面上の接触面内に構造化さ
    れた導電性箔(20)をラミネートすることを特徴とする
    請求項1記載の方法。
  3. 【請求項3】基板(15)が金属箔であることを特徴とす
    る請求項1記載の方法。
  4. 【請求項4】補強箔(10)が金属製であることを特徴と
    する請求項1乃至3のいずれか1つに記載の方法。
  5. 【請求項5】補強箔(10)がプラスチック製であること
    を特徴とする請求項1乃至3のいずれか1つに記載の方
    法。
  6. 【請求項6】基板(15)が非導電性箔であり、この箔上
    に補強箔(10)に対向する側面上の接触面内に構造化さ
    れた導電性箔(20)をラミネートすることを特徴とする
    請求項1乃至5のいずれか1つに記載の方法。
  7. 【請求項7】箔(10)と接続されていない枠(12)の縁
    部に、枠(12)にほぼ垂直に延び枠(12)と一体に形成
    されているウェブ(17)が残るように槽状部材の底部全
    体は打ち抜かないことを特徴とする請求項1乃至6のい
    ずれか1つに記載の方法。
  8. 【請求項8】後の支持部材範囲(19)の外側の補強箔
    (10)内に応力を軽減する破口(18)を設置することを
    特徴とする請求項1乃至7のいずれか1つに記載の方
    法。
JP50106598A 1996-06-14 1997-06-10 半導体チップの支持部材の製造方法 Expired - Fee Related JP3498800B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE19623826.9 1996-06-14
DE19623826A DE19623826C2 (de) 1996-06-14 1996-06-14 Verfahren zur Herstellung eines Trägerelements für Halbleiterchips
DE29621837U DE29621837U1 (de) 1996-12-16 1996-12-16 Trägerelement für Halbleiterchips
DE29621837.5 1996-12-16
PCT/DE1997/001170 WO1997048133A1 (de) 1996-06-14 1997-06-10 Verfahren zur herstellung eines trägerelements für halbleiterchips

Publications (2)

Publication Number Publication Date
JP2000512045A JP2000512045A (ja) 2000-09-12
JP3498800B2 true JP3498800B2 (ja) 2004-02-16

Family

ID=26026591

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50106598A Expired - Fee Related JP3498800B2 (ja) 1996-06-14 1997-06-10 半導体チップの支持部材の製造方法

Country Status (11)

Country Link
EP (1) EP0904602B1 (ja)
JP (1) JP3498800B2 (ja)
CN (1) CN1156002C (ja)
AT (1) ATE212752T1 (ja)
BR (1) BR9709717A (ja)
DE (1) DE59706247D1 (ja)
ES (1) ES2171948T3 (ja)
IN (1) IN192422B (ja)
RU (1) RU2191446C2 (ja)
UA (1) UA42106C2 (ja)
WO (1) WO1997048133A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2790850B1 (fr) * 1999-03-12 2004-02-27 Gemplus Card Int Procede de fabrication de dispositif electronique portable de type carte a puce
CN100401510C (zh) * 2003-03-07 2008-07-09 Nxp股份有限公司 半导体装置、半导体主体及其制造方法
CN102144291B (zh) * 2008-11-17 2015-11-25 先进封装技术私人有限公司 半导体基板、封装与装置
CN102171815B (zh) * 2008-11-21 2014-11-05 先进封装技术私人有限公司 半导体封装件及其制造方法
FR2974969B1 (fr) * 2011-05-03 2014-03-14 Alstom Transport Sa Dispositif d'interconnexion electrique d'au moins un composant electronique avec une alimentation electrique comprenant des moyens de diminution d'une inductance de boucle entre des premiere et deuxieme bornes
US20140239428A1 (en) * 2013-02-28 2014-08-28 Infineon Technologies Ag Chip arrangement and a method for manufacturing a chip arrangement

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61204788A (ja) * 1985-03-08 1986-09-10 Dainippon Printing Co Ltd 携持用電子装置
FR2645680B1 (fr) * 1989-04-07 1994-04-29 Thomson Microelectronics Sa Sg Encapsulation de modules electroniques et procede de fabrication
DE3924439A1 (de) * 1989-07-24 1991-04-18 Edgar Schneider Traegerelement mit wenigstens einem integrierten schaltkreis, insbesondere zum einbau in chip-karten, sowie verfahren zur herstellung dieser traegerelemente

Also Published As

Publication number Publication date
ES2171948T3 (es) 2002-09-16
DE59706247D1 (de) 2002-03-14
WO1997048133A1 (de) 1997-12-18
EP0904602A1 (de) 1999-03-31
EP0904602B1 (de) 2002-01-30
CN1156002C (zh) 2004-06-30
UA42106C2 (uk) 2001-10-15
IN192422B (ja) 2004-04-24
JP2000512045A (ja) 2000-09-12
RU2191446C2 (ru) 2002-10-20
CN1222253A (zh) 1999-07-07
BR9709717A (pt) 1999-08-10
ATE212752T1 (de) 2002-02-15

Similar Documents

Publication Publication Date Title
US4549247A (en) Carrier element for IC-modules
US5637858A (en) Method for producing identity cards
JP5840115B2 (ja) 表面が拡張したモジュールを有するスマートカード
KR20000029830A (ko) 칩카드,칩카드의제조방법및칩카드에사용하기위한반도체칩
US8389334B2 (en) Foil-based method for packaging intergrated circuits
KR100358579B1 (ko) 반도체칩용캐리어엘리먼트제조방법
US6088901A (en) Method for producing a carrier element for semiconductor chips
JP3498800B2 (ja) 半導体チップの支持部材の製造方法
KR100269850B1 (ko) 반도체 장치의 제조 방법(method of manufacturing semiconductor device)
WO1998013858A2 (en) Lead finger immobilization apparatus
US6717822B1 (en) Lead-frame method and circuit module assembly including edge stiffener
JPH11282996A (ja) 複合型icカードとそのモジュールの固着方法
JP3000976B2 (ja) 有機基板を用いた半導体装置
JP2004519860A (ja) 低ループ高の接着配線接続部を備えるチップモジュール
JPH11213119A (ja) 複合型icカード
CA2008553A1 (en) Arrangement of a semiconductor component suitable for surface mounting and a method for the surface mounting thereof on carrier plates
JP2946568B2 (ja) データ担体
JP3225163B2 (ja) テープキャリアの製造方法
JP2796641B2 (ja) リードフレームの製造方法
JP2522094B2 (ja) 半導体パッケ―ジのリ―ドカット方法
JPS60200586A (ja) フレキシブル電気回路基板
JP2568606Y2 (ja) 表面実装型電子部品
JPS62224033A (ja) テ−プキヤリア装置
JPH1111062A (ja) Icカードの製造方法
MXPA98010255A (es) Procedimiento para fabricar un elemento portador para chips semiconductores

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees