KR20010072971A - 관통 구멍 범프 접점 - Google Patents

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KR20010072971A
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solder ball
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클라타노프윌리엄제이.
슈베르트로버트제이.
쉴러게일알.티.
사이또유스끼
야마자끼히데오
야스이히데아끼
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스프레이그 로버트 월터
미네소타 마이닝 앤드 매뉴팩춰링 캄파니
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Abstract

회로는 제1 표면 및 제2 표면이 있는 유전층을 구비한 기판을 포함한다. 전도층은 제1 표면 상에 형성된다. 베벨형 바이어는 기판의 유전층 내에 형성된다. 바이어는 제1 표면 내에 제1 폭의 제1 개구부와, 제2 표면 내에 제1 폭보다 큰 제2 폭의 제2 개구부를 가진다. 전도성 플러그는 전도층과 연결된다. 플러그는 바이어 내에 형성되고, 인접한 제1 개구부에서 제2 개구부로 연장되고, 제2 개구부에 인접한 플러그 접속면에서 단부를 형성한다. 전도성 땜납볼은 플러그 접속면에 연결되고 제2 표면에서 돌출되도록 연장된다.

Description

관통 구멍 범프 접점{THROUGH HOLE BUMP CONTACT}
회로층 간에 수직 상호 연결은 잘 알려져 있다. 미국 특허 제3,541,222호는 회로 기판 또는 모듈에 인접 정렬된 전극을 상호 연결하기 위한 커넥터 스크린을 기술하고 있다. 커넥터 스크린은 양측에서 돌출된 전도성 커넥터 요소로 지지용 비전도성 재료 내에 끼워진 일정한 간격으로 배치된 전도성 커넥터 요소의 매트릭스를 포함한다. 커넥터 요소의 사이즈나 간격은 선택적이어서 커넥터 스크린은 기판이나 모듈에 대해 정렬될 필요없이 전극간에 요구되는 상호 연결을 제공하도록 회로 기판 또는 모듈간에 배치될 수 있다. 커넥터 스크린을 만드는 양호한 방법은 비전도성 기부 내에 격자형 리지를 가지는 전도성 주형을 형성하는 것이다. 웨브의 양측에서 돌출된 일정한 간격의 전도성 요소들의 매트릭스를 지지하는 비전도성 재료의 웨브를 형성하도록 주형의 선택된 부분이 제거되고 전도성 재료가 주형의 리지 사이에 주조된다.
미국 특허 제4,830,264호는 핀이 없는 모듈용, 특히 핀이 없는 금속 피복 세라믹 모듈용 땜납 단자 형성 방법을 설명하고 있다. 상기 방법은 다음의 단계들:상부면에 형성된 도체의 형태와 상부면에서 하부면으로 연장된 사전 형성된 바이어 구멍을 가지는 기판을 형성하는 단계; 모세관 현상에 의해 용제로 바이어 구멍을 채우고 하부 개구부에 용제의 액적을 형성하도록 기판 하부면의 사전 형성된 바이어 구멍 개구부 중 적어도 하나에 용제의 액적을 도포하는 단계; 땜납 사전 형성물, 즉 부착될 용제의 각각의 액적 위의 땜납볼을 사전 형성물의 체적이 바이어 구멍의 내부 체적과 형성될 범프의 체적의 합과 대략 일치하도록 도포하는 단계; 바이어 구멍및 땜납이 있는 아이릿(eyelet)의 내부 체적을 충진하기 위해 땜납 사전 형성물이 땜납 재유동하도록 가열하는 단계 및; 용융 땜납을 응고시켜 바이어 구멍 내에 땜납 칼럼을 형성하면서 바이어 구멍 위치에 땜납 단자를 형성하도록 땜납의 용융점 이하로 냉각하는 단계를 포함한다. 결과적으로 생기는 핀이 없는 금속 피복 세라믹 모듈은 일체형 납땜 단자로 구성된, 패키징의 다음 레벨과 결부된 입출력 모듈(즉, 인쇄 회로 기판) 사이에 연결된다. 각각의 일체형 땜납 단자는 금속 피복 세라믹 기판의 바이어 내에 칼럼과, 기판의 상부면에 땜납 마운드와, 패키징의 다음 레벨과 상호 연결을 이루도록 하부 레벨 상에 구형 땜납 범프를 포함한다.
미국 특허 제5,401,913호에서 다층 회로 기판은 다층 기판의 인접 회로 기판층 사이에 전기적 상호 연결을 포함한다. 바이어 구멍은 회로 기판층을 관통하여 제공된다. 바이어 구멍은 바이어 금속으로 충진된다. 바이어 금속은 저용융점 금속으로 도금된다. 접착성 필름이 회로 기판층 상에 침적된다. 다층 회로 기판의 인접 층들은 서로 겹겹이 적층되어 배열된다. 이 층들은 열과 가압 하에 박판화된다. 저용융점 금속은 인접 층들 사이에 전기적 상호 연결을 제공한다.
미국 특허 제5,491,303호는 각각의 양측상에 둘 이상의 땜납 패드가 있는 회로 송전 기판을 포함하는 둘 이상의 인쇄 회로 기판을 연결하기 위한 개재물을 공개한다. 각각의 땜납 패드는 기판 내에서 전기적 전도성 바이어와 연결되어, 일측에서 타측으로 전기적 상호 연결을 제공한다. 각각의 땜납 패드는 그 위에 땜납 범프를 가진다. 회로 조립체는 개재물의 일측상의 땜납 범프를 인쇄 회로 기판 상의 대응 땜납 패드에 땜납하여 만들어진다. 마찬가지로 개재물의 타측 상의 땜납 범프는 제2 인쇄 회로 기판의 대응 땜납 패드에 땜납된다.
미국 특허 제5,600,884호는 전기 연결 부재를 설명하는데, 그것의 일면은 제1 전기 회로 부재의 연결 섹션에 연결되고 타면은 제2 전기 회로 부재의 연결 섹션에 연결된다. 전기 연결 부재는 전기적 절연성 부재로 구성된 지지 부재를 포함한다. 지지 부재는 다수의 리세스 구멍이 있다. 또한 연결 부재는 상호간에 절연된 전기적 절연성 부재 내에 제공되는 다수의 전기적 전도성 부재를 포함한다. 전기적 전도성 부재의 일단부는 제1 전기 회로 부재의 연결 섹션에 연결되도록 지지 부재의 일면 상에 노출된다. 전기적 전도성 부재의 타단부는 제2 전기 회로 부재의 연결 섹션에 연결되도록 지지 부재의 타면 상에 노출된다.
미국 특허 제5,726,497호는 반도체 기판 상에 제1 스트레스층의 형성과, 제1 스트레스층에 걸쳐 상호 연결층의 형성과, 상호 연결층 상에 제2 스트레스층의 형성과, 제2 스트레스층에 걸쳐 상호 금속 유전(IMD)층의 형성을 포함하는 실리콘 반도체 기판 상의 반도체 장치의 제조 방법과, 상호 금속 유전층 및 제2 스트레스층을 관통하는 바이어 개구부의 패터닝 및 에칭 방법과, 금속 상호 연결층의 표면 상에 접촉 영역의 노출 방법 및, 바이어 내부 상에 금속 상호 연결층을 압착하기 충분한 온도로 장치를 가열하는 방법을 공개한다.
미국 특허 제5,757,078호는 전극 패드를 가지는 반도체 칩과, 다수의 절연 필름으로 구성되고 접착제로 반도체 칩에 부착된 패키지를 포함하는 반도체 장치를 공개한다. 패키지는 다수의 절연 필름 사이에 개재된 배선 형태를 포함한다. 배선 형태는 바이어 구멍에 의해 일단부에서 전극 패드와, 그리고 타단부에서 다수의 전기적 전도성 돌출부와 선택적으로 연결된다. 또한 반도체 장치는 최외곽 절연 필름 내에 제공된 바이어 구멍을 경유하여 최외곽 배선 형태로부터 연장된 다수의 전기적 전도성 돌출부를 포함한다.
일본 특허 공고 평10-41356호는 반도체 부품이 BGA 응용용 기판의 외부에 접합될 때 접합 매개로서 사용되는 테이프 캐리어를 공개한다. 절연 필름은 곧은 또는 테이퍼 없는 벽을 구비한 바이어를 포함한다. 전도성 영역이 바이어 내에 형성되고 땜납볼은 바이어의 내부에서 일측이 그 영역과 결합한다. 각각의 땜납볼의 잔여 부분은 절연 필름으로부터 돌출된다.
가요성 회로 유전체를 관통한 바이어 연결의 사용이 테이프 볼 격자 배열(TBGA) IC 패키징 응용과 최근에 칩 스케일 패키징(CSP) 응용의 적용에서 IC 패키징 내 가요성 회로 소자의 사용이 다년간 증가 추세에 있다. 볼 격자 배열(BGA) 응용에서, 바이어 상호 연결은 전통적으로 우선 바이어를 통해 가요성 회로 소자와 연결되도록 재유동된 땜납볼을, 그리고 차선으로 종례의 표면 마운트 조립 과정으로 인쇄 회로 기판 상에 재유동된 땜납볼을 사용한다.
땜납볼 연결은 가요성 회로 소자부터 인쇄 회로 기판까지 신뢰할 수 있는 전기적 상호 연결을 만들어야 한다. 이 신뢰도는 이 상호 연결의 종례의 실패 모드가 최소 단면 영역 지점에서 땜납 재료를 관통하는 땜납볼 전단인 것처럼, 이 신뢰도는 종종 가요성 회로 소자에 땜납 연결 영역과 직접 연관된다. 따라서, 땜납볼 상호 연결 최소 요구 신뢰도를 만족하도록 전단력이 분포된 영역을 증가시키는 보다 큰 바이어가 바람직하다.
역으로, 보다 작은 전자 패키지 및 보다 높은 입출력(I/O's)의 요구sms ,땜납볼 바이어 영역 사이에 배치된 전자 트레이스를 허용하도록 보다 작은 바이어 사이즈를 포함하는 배치 밀도의 증가를 필요로 한다. 따라서, 보다 작은 바이어는 인쇄 회로 기판 상호 연결 바이어 사이에 전자 트레이스를 배치하도록 보다 많은 공간을 허용하는 보다 작은 바이어 포획 패드를 요구한다.
종례에, 유전체 내 바이어는 직선 벽이 있는 유전체를 관통하는 바이어를 남기도록, 펀칭에 의해 만들어진다. 다른 방법으로는 화학적으로 유전체를 용융시키는 것과 가요성 회로 소자의 금속 전도체가 노출되도록 레이저 드릴링하는 것이 있다. 이런 바이어 방법 중 어떤 것의 직접적인 땜납볼 부착은 바이어 사이즈에 의해 땜납볼 상호 연결 신뢰도를 제어하기 때문에, 바이어는 전형적으로 전자 패키지용 최소 요구 신뢰도를 만족시키도록 직경 0.200㎜ 이상이어야 한다.
따라서, 보다 많은 전자 트레이스를 배치하도록 보다 많은 공간을 허용하기 위해 작은 직경의 바이어와 바이어 포획 패드를 가지는 가요성 회로 소자에 강하고 신뢰성 있는 땜납볼 연결을 제공하는 장치와 방법이 필요하다.
본 공개는 땜납볼 전자 상호 연결에 관한 것으로 특히 베벨형 바이어(via) 내에 땜납볼 연결을 강화하기 위한 바이어 플러그 어댑터에 관한 것이다.
도1은 다수의 땜납볼에 의해 회로 기판에 상호 연결된 기판의 실시예를 도시한 측면도이다.
도1a는 원형 바이어 개구부를 도시한 평면도이다.
도1b는 타원형 바이어 개구부를 도시한 평면도이다.
도2는 테이퍼가 있는 바이어 내에 플러그의 실시예를 도시한 측면도이다.
도3은 테이퍼가 있는 바이어 내에 플러그의 실시예를 도시한 또 다른 측면도이다.
도4는 테이퍼가 있는 바이어 내에 플러그의 실시예를 도시한 또 다른 측면도이다.
도5는 땜납볼에 의해 회로 기판에 상호 연결된 기판의 실시예를 도시한 측면도이다.
도6은 땜납볼에 의해 회로 기판에 상호 연결된 2층 기판의 실시예를 도시한 측면도이다.
도7은 기판에 연결된 IC칩을 포함하는 칩 스케일 패키지의 실시예를 도시한 측면도이다.
도8은 도7의 선8-8을 따라 취한 기판의 도면이다.
일 실시예에 따르면, BGA 패키징 응용에 기초한 보다 높은 입출력 및 보다 미세한 피치 플렉스(pitch flex)를 전송하는 가요성 회로의 배치 능력을 향상시키는 작은 직경 바이어로 가요성 회로 소자에 강화된 땜납볼 연결 강도를 제공한다. 회로는 이 단부에, 제1 표면과 제2 표면을 구비한 유전층을 가지는 기판을 포함한다. 전도층은 제1 표면 상에 있다. 베벨형 바이어는 유전층 내에 형성되고, 제1 표면 내에 제1 폭의 제1 개구부를 가지고, 제2 표면 내에 제1 폭보다 큰 제2 폭의 제2 개구부를 가진다. 전도성 플러그는 바이어 내에 형성되고, 전도층에 연결되고, 인접한 제1 개구부에서 제2 개구부로 연장된다. 플러그는 제2 개구부에 인접한 플러그 접속면에 단부를 형성한다. 전도성 땜납볼은 플러그 접속면과 연결되고 제2 표면에서 돌출되도록 연장된다.
이 실시예의 주요 잇점은 바이어 어댑터 플러그가 작은(직경 0.200㎜ 미만) 바이어가 있는 가요성 회로 소자에 신뢰성 있는 땜납볼 연결을 가능하게 한다는 것이다. 바이어 플러그 어댑터 개념을 사용함으로써, 땜납볼 상호 연결 신뢰도는 IC 패키징 응용에 기초한 높은 입출력 및 미세한 피치 플렉스 요구 배열을 수용하도록 절충될 필요가 없다. 가요성 회로 소자용 종례 설계 규칙을 사용하여, 보다 작은 바이어는 보다 작은 바이어 포획 패드를 허용하고, 따라서, 바이어 포획 패드 사이에 전자 트레이스가 배치될 보다 많은 공간을 허용한다.
도1의 한 실시예에 따르면, 가요성 회로(10)는 가요성 유전체 물질로 형성된 기판(12)을 포함한다. 기판(12)은 12마이크로미터 내지 25마이크로미터의 두께(T1)를 가지는 폴리머 또는 다른 적합한 재료이다. 폴리머는 폴리마이드, 폴리에스테르, 또는 다른 잘 알려진 전자 응용용 폴리머일 수 있다. 또한 기판(12)은 제1 표면(14) 및 제2 대향면(16)을 포함한다. 구리, 구리 도금 금, 금 또는 다른 적합한 물질의 전도층(18)은 제1 표면(14) 상에 형성되고 다수의 전도성 포획 패드(20)와 포획 패드(20) 사이에 배치된 다수의 전도성 트레이스(22)를 포함한다.
다수의 베벨형 바이어(24)가 기판(12) 내에 형성된다. 각각의 바이어(24)는 제1 표면(14) 내에 제1 폭(W1)의 제1 개구부(26)와, 제2 표면(16) 내에 제2 폭(W2)의 제2 개구부(28)를 갖는다. 제2 폭(W2)은 제1 폭(W1)보다 크다. 베벨형 바이어(24)는 제1 표면(14)으로부터 20°내지 80°의 각도(α)로 경사진 측벽(30)을 포함하는데, 20°내지 45°의 각도가 바람직하다. 제1 개구부(26)는 도1a에서 원형, 또는 도1b에서 타원형이며 또는 다른 적합한 형태일 수 있고 제1 폭(W1)은 0.05㎜ 내지 0.5㎜ 이다.
도1 및 도2에서 전도성 플러그(32)는 베벨형 바이어(24) 내에 형성되며, 제1 개구부(26)에 인접한 제1 플러그 접속면(34)에서 제2 개구부(28)로 연장된다. 플러그(32)는 제2 개구부(28)에 인접한 제2 플러그 접속면(36)에서 단부를 형성한다. 제1 플러그 접속면(34)은 전도성 포획 패드(20)와 연결된다. 제2 플러그 접속면(36)은 돔 형상이다. 제2 플러그 접속면(36)은 제1 표면(14)과 제2 표면(16) 사이에서 단부를 형성하도록 형성될 수 있고, 도3과 같이 돔 일부분이 제2 표면(16)의 표면상으로 연장되도록 형성될 수도 있으며, 또는 도4와 같이 돔형 표면 전체가 제2 표면의 표면상으로 연장되도록 형성될 수도 있다. 따라서, 제1 플러그 접속면(34)으로부터 제2 플러그 접속면(36)까지 연장된 플러그의 두께 또는 높이(T2)의 범위는 다양할 수 있지만, 도2에서는 최소한 5마이크로미터이다.
도5에서, 전도성 땜납볼(38)은 제1 땜납볼면(40)에서 제2 플러그 접속면(36)과 연결되고, 제2 기판 표면(16)으로부터 돌출된다. 땜납볼(38)은 인쇄 회로 기판(44)과 결합할 수 있는 제2 땜납볼면(42)에서 단부를 형성한다. 플러그(32)와 땜납볼(38)은 다양한 적합한 재료로 형성될 수 있다. 예를 들어, 플러그(32)는 공정 주석-납 땜납으로 형성된 땜납볼(38)과 결합하는 고온 주석-납 땜납으로 형성될 수 있다. 또한, 플러그(32)는 주석-납 땜납으로 형성된 땜납볼(38)과 결합하는 구리로 형성될 수도 있다. 요구 전도율을 만족하고 땜납볼 재료보다 더 강력한 전단력의 플러그 재료를 공급하는 조건을 만족하는 다른 조합체들이 사용될 수 있다. 또한 예에서처럼, 플러그(32)는 주석-납 땜납으로 형성된 땜납볼(38)과 결합하는 니켈로 형성될 수 있다. 또한, 보다 나은 결합을 위해, 포획 패드(20)와 제1 플러그 접속면(34) 사이에 접촉면 코팅(46)을 제공할 수도 있다. 코팅(46)은 금, 팔라듐(paladium) 및 니켈-금에서 선택된 적합한 재료로 형성될 수 있다. 또한 플러그(32)와 땜납볼(38)간의 결합은 그들 사이에 타접촉면 코팅(48)에 의해 향상될 수 있다. 또한 코팅(48)은 금, 팔라듐 및 니켈-금에서 선택된 적합한 재료로 형성될 수도 있다.
도1에서, 베벨형 바이어(24)는 일정한 간격을 두고 나란히 배치된다. 포획 패드(20)는 각각의 제1 개구부(26)에 형성된다. 따라서, 포획 패드(20) 또한 일정한 간격을 두고 나란히 배치된다. 바이어(24)간의 일정 간격은 중심간 거리(D)이며 대략 0.25㎜ 내지 1.27㎜ 이다. 이 일정 간격은 나란한 포획 패드(20)간의 통로에 최소한 세 개의 트레이스(22)를 허용한다.
도6에서, 회로(10)는 제1 유전층(12a)과 제2 유전층(13)을 구비한 기판을 포함한다. 제1 유전층(12a)은 제1 표면(14a)과 제2 표면(16a)을 포함한다. 전도층(18a)은 제1 유전층(12a)과 제2 유전층(13) 사이에서 제1 표면(14a) 상에 제공된다. 베벨형 바이어(24)는 상술한 바와 같이 제1 유전층(12a) 내에 형성된다. 또한, 제2 유전층(13)은 상술한 바와 같이 폴리머 재료로 형성될 수 있다. 층(12a, 13)중 하나가 타층에 대해 보호 피복으로 제공될 수 있다.
잘 알려진 테이프 볼 격자 배열(TBGA) 패키지는 전형적으로 바이어의 배열로 둘러싸인 공동 내에 장착된 집적 회로(IC)를 구비하는 기판을 포함한다. 도선이 IC로부터 바이어에 상호 연결된다. 도7 및 도8의 한 실시예는 기판이 실제로 IC와 같은 표면 영역인 상당히 진보한 것을 공개한다. 이것은 상술한 바와 같이 테이퍼가 있는 바이어의 개구부 사이즈를 감소함으로써 가능하다. 따라서, 개구부 사이즈를 감소시킴으로써 바이어간에 배치되는 트레이스가 증가하는 것을 허용하는 잇점을 얻는다. 또한, 대향 또는 보다 큰 바이어 개구부는 표면 접촉을 증가시켜서 땜납볼 전단력을 향상시킨다. 도7에서, 칩 스케일 패키지(100)는 제1 표면(114)과 제2 표면(116)을 구비한 기판(112)을 포함한다. 제1 표면(114)의 표면 영역(A1)은 기판(112)상에 장착된 IC(150)의 제2 표면 영역(A2)과 대체로 동일하다. 제1 표면(114)의 일부 영역 상의 전도층(118)은 도선(152)으로 IC(150)와 연결된다. 기판(112)의 표면(114) 상의 점착층(155)과 IC(150) 상의 점착층(157)은 그 사이의 개재물층(154)에 의해 상호 연결된다. 개재물층(154)은, 예를 들어, 포움(foam)이나 탄성 중합체 재료와 같은 유연성 재료이거나, 또는 세라믹이나 박판 구리와 같은 비유연성 재료일 수 있다. 상술한 바와 같이, 기판(112)은 다수의 베벨형 바이어(124)를 포함한다. 각각의 바이어는 제1 표면(114) 내에 제1 개구부(126)를 포함하고 제2 표면(116) 내에 제2 개구부(128)를 포함한다. 상술한 바와 같이 제2 폭은 제1 폭보다 크다. 플러그(132)는 각각의 바이어 내에 인접한 제1 개구부(126)에서 인접한 제2 개구부(128)까지 연장되도록 제공되며 플러그 접속면(136)에서 단부를 형성한다. 전도성 땜납볼(138)은 플러그 접속면(136)에 연결되고 인쇄 회로 기판(144)에 연결하기 위해 제2 표면(116)으로부터 돌출되도록 연장된다. 따라서, 다수의 땜납볼(138)은 종래에 알고 있던 대향면(114) 상의 IC 패키지 장착용 요구 공간의 방해없이 기판(112)의 제2 표면(116)을 가로지르는 일정한 배열을 제공한다.
상술한 바와 같이, 이 실시예의 주요 잇점은 바이어 플러그 어댑터가 작은(직경 0.200㎜ 미만) 바이어로 가요성 회로 소자에 신뢰성 있는 땜납볼 연결을 할 수 있다는 것이다. 바이어 플러그 어댑터 개념을 사용함으로써, 땜납볼 상호 연결 신뢰도는 IC 패키징 응용에 기초한 높은 입출력 및 미세한 피치 플렉스의 요구 배열을 수용하도록 절충될 필요가 없다. 가요성 회로 소자용 일반 설계 규칙을 사용함으로써, 보다 작은 바이어가 보다 작은 바이어 포획 패드를 허용하고, 따라서, 바이어 포획 패드 사이에 전자 트레이스가 배치될 보다 많은 공간을 허용한다. 예와 같이, 직경 0.085㎜의 베벨형 바이어 내에 바이어 플러그 어댑터를 사용함으로써, 단독 트레이스의 배치만을 허용한 직경 0.300㎜의 바이어와 유사한 땜납볼 상호 연결 신뢰도로 4개의 트레이스가 포획 패드 사이에 배치될 수 있다.
상술은 바이어 플러그 어댑터를 참신하게 사용하여 미세한 가요성 회로 소자와 전통적인 땜납볼을 사용한 큰 인쇄 회로 기판 땜납볼 패드 사이에 z-축 바이어 상호 연결이 있는 가요성 회로를 설명하고 있다. 이 바이어 플러그 어댑터의 이와 같은 응용들 중 하나는 BGA용 IC 패키징 내에서 인쇄 회로 기판 상호 연결에 가요성 회로 응용이다.
바이어 플러그 어댑터는 베벨형 바이어 내에 추가적으로 도금된 금속 플러그이다. 추가적인 도금 과정을 사용하는 플러그 형성 과정 외에, 땜납 재유동과 같은 과정이 바이어 플러그를 형성하도록 사용될 수 있다. 이 바이어 플러그 어댑터는 제2 접촉면에서 약간 돔형의 특성을 가지는 원뿔대(두 평행면 사이에 속이 찬 원뿔) 형상의 금속이다. 원뿔대의 z-방향 두께가 베벨형 바이어 내부로 커짐에 따라, 큰 바이어 응용에서와 유사한 땜납볼 상호 연결 신뢰도를 가지는 작은 바이어를 허용하는 기계적 어댑터를 생성하도록 종례의 땜납볼 접촉용 표면 영역이 급격히 커진다.
가요성 회로 내에 작은 바이어를 허용하는 것은 BGA 패키징 응용에 기초한 보다 높은 입출력 및 보다 미세한 피치 플렉스를 전송하는 가요성 회로의 배치 능력을 향상시킨다.
결과적으로, 일 실시예는 제1 표면과 제2 표면을 구비한 유전층을 가지는 기판을 포함하는 회로를 제공한다. 전도층은 제1 표면 상에 있다. 베벨형 바이어는 유전층 내에 형성된다. 바이어는 제1 표면 내에 제1 폭의 제1 개구부를 가지고, 제2 표면 내에 제1 폭보다 큰 제2 폭의 제2 개구부를 가진다. 전도성 플러그는 전도층에 연결되고 바이어 내에 형성되며 인접한 제1 개구부에서 제2 개구부로 연장된다. 플러그는 제2 개구부에 인접한 플러그 접속면에서 단부를 형성한다. 전도성 땜납볼은 플러그 접속면과 연결되며, 제2 표면에서 돌출되도록 연장된다.
또 다른 실시예는 제1 표면과 제2 표면을 구비한 유전층을 가지는 기판을 포함하는 회로를 제공한다. 전도층은 제1 표면 상에 있다. 베벨형 바이어는 유전층 내에 형성된다. 바이어는 제1 표면 내에 제1 폭의 제1 개구부를 가지고 제2 표면 내에 제1 폭보다 큰 제2 폭의 제2 개구부를 가진다. 전도성 플러그는 전도층과 연결되고 바이어 내에 형성되며 인접한 제1 개구부에서 제2 개구부로 연장된다. 플러그는 제2 개구부에 인접한 플러그 접속면에서 단부를 형성한다. 전도성 땜납볼은 플러그 접속면과 연결된 제1 땜납볼면을 가진다. 땜납볼은 제2 표면에서 돌출되도록 연장되며 제2 땜납볼면에서 단부를 형성한다. 인쇄 회로 기판은 제2 땜납볼면과 결합한다.
또 다른 실시예에서, 회로는 제1 표면과 제2 표면을 구비한 유전층을 가지는 기판을 포함한다. 한 쌍의 나란한 베벨형 바이어가 유전층 내에 형성된다. 각각의 바이어는 제1 표면 내에 제1 폭의 제1 개구부를 가지고 제2 표면 내에 제1 폭보다 큰 제2 폭의 제2 개구부를 가진다. 각각의 바이어는 제1 개구부에 인접한 제1 플러그 접속면을 가지는 전도성 플러그를 포함한다. 각각의 플러그는 인접한 제1 플러그 접속면에서 제2 개구부로 연장된다. 각각의 플러그는 제2 개구부에 인접한 제2 플러그 접속면에서 단부를 형성한다. 전도성 땜납볼은 각각의 바이어에 형성되며 각각의 제2 플러그 접속면과 결합하는 제1 땜납볼면을 가지고, 제2 표면에서돌출되도록 연장된다. 각각의 땜납볼은 제2 땜납볼면에서 단부를 형성한다. 인쇄 회로 기판은 제2 땜납볼면과 결합한다. 전도성 포획 패드층은, 일정 간격으로 배치된 포획 패드층을 나란히 형성하도록 각각의 플러그의 제1 접촉면과 결합한다. 다수의 전도성 트레이스가 나란히 놓인 포획 패드층 사이에 연장된다.
또한 실시예는 가요성 회로 기판 내의 바이어에 땜납볼을 부착시키는 방법을 제공한다. 이것은 제1 표면 및 제2 표면을 구비한 가요성 회로 기판 내에 베벨형 바이어를 형성함으로써 달성된다. 제1 바이어 개구부는 제1 표면 내에 형성되며 제1 폭을 가진다. 제2 바이어 개구부는 제2 표면 내에 형성되며 제1 폭보다 큰 제2 폭을 가진다. 전도층은 제1 개구부에 형성된다. 전도성 플러그는 인접한 제1 표면에서 제2 표면으로 연장되도록 전도층과 연결된 베벨형 바이어 내에 형성된다. 플러그는 제2 표면에 인접한 플러그 접속면에서 단부를 형성한다. 전도성 땜납볼은 플러그 접속면과 결합한다. 땜납볼은 제2 표면에서 돌출되도록 연장된다.
설명에 도움이 되는 실시예가 도시되고 상술되었지만, 상술한 공개 및 몇 가지 예에 있어서 광범위한 수정, 변형 및 대체가 가능하고, 실시예의 어떤 특징은 부수적인 다른 특징을 사용하지 않고 적용될 수 있다. 따라서, 청구항은 여기에 공개된 실시예의 범위와 일치하는 방법 내에서 폭 넓게 해석되는 것이 타당하다.

Claims (13)

  1. 제1 표면과 제2 표면을 구비한 유전층을 가지는 기판과,
    제1 표면 상에 배치된 전도층과,
    상기 유전층 내에 형성되고 제1 표면 내에 제1 폭의 제1 개구부를 가지고, 제2 표면 내에 제1 폭보다 큰 제2 폭의 제2 개구부를 가지는 베벨형 바이어와,
    상기 전도층과 접속되며, 바이어 내에 형성되고, 제1 개구부 부근에서 제2 개구부를 향해 연장되고, 플러그 접속면에서 제2 개구부 부근에 접속하는 전도성 플러그와,
    플러그 접속면에 접속되고 제2 표면으로부터 돌출 연장되는 전도성 땜납볼을 포함하고,
    상기 유전층과 상기 전도층은 가요성 회로를 형성하며,
    상기 플러그 접속면은 제1 표면과 제2 표면 사이에 돔을 형성하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 유전층은 폴리마이드 및 폴리에스테르에서 선택된, 12마이크로미터 내지 125마이크로미터의 두께의 폴리머 재료로 형성되는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 베벨형 바이어는 제1 표면으로부터 20°내지 80°각도로 경사진 측벽을 가지는 것을 특징으로 하는 회로.
  4. 제1항에 있어서, 플러그 접속면은 돔을 형성하는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 돔은 제1 표면과 제2 표면 사이에 있는 것을 특징으로 하는 회로.
  6. 제4항에 있어서, 돔의 일부는 제2 표면의 표면상으로 연장되는 것을 특징으로 하는 회로.
  7. 제1항에 있어서, 플러그는 제1 표면에서 돔으로 연장된, 최소 5 마이크로미터의 두께를 가지는 것을 특징으로 하는 회로.
  8. 제1항에 있어서, 볼은 주석-납 땜납으로 형성되고 플러그는 땜납볼과 전도성 물질로 형성되고 주석-납 땜납보다 강한 전단력을 가지는 것을 특징으로 하는 회로.
  9. 제1항에 있어서, 전도층은 구리 또는 금으로 형성되는 것을 특징으로 하는 회로.
  10. 제9항에 있어서, 전도층과 플러그 사이의 접촉면 코팅은 금, 팔라듐 및 니켈-금으로 구성된 계열에서 선택된 코팅을 포함하는 것을 특징으로 하는 회로.
  11. 제9항에 있어서, 플러그 접속면과 볼 사이에 접촉면 코팅은 금, 팔라듐 및 니켈-금으로 구성된 계열에서 선택된 코팅을 포함하는 것을 특징으로 하는 회로.
  12. 제1 표면과 제2 표면을 구비한 유전층을 가지는 기판과,
    상기 유전층 내에 형성되고 각각의 바이어는 제1 표면에는 제1 폭의 제1 개구부를, 제2 표면에는 제1 폭보다 큰 제2 폭의 제2 개구부를 가지는 한 쌍의 병치된 베벨형 바이어와,
    각각의 바이어에 형성되고 각각의 땜납볼은 각각 제2 플러그 접속면과 결합하는 제1 솔더볼면을 가지고 제2 표면으로부터 돌출되도록 연장되고, 각각이 제2 땜납볼면까지 이어지는 전도성 땜납볼과,
    제2 땜납볼면과 결합하는 인쇄 회로 기판과,
    일정한 간격으로 배치된 포획 패드층을 나란히 형성하도록 각각의 플러그의 제1 접촉면과 결합한 전도성 포획 패드층과,
    나란히 배열된 포획 패드층 사이에 연장된 다수의 전도성 트레이스를 포함하며, 상기 각각의 바이어는 제1 개구부에 인접한 제1 플러그 접속면을 구비하고 제1 플러그 접속면 부근에서 제2 개구부를 향해 연장되고, 각각의 플러그는 제2 플러그 접속면의 제2 개구부 부근까지 이어지는 전도성 플러그를 포함하는 것을 특징으로하는 회로.
  13. 제12항에 있어서, 다수의 전도성 트레이스는 적어도 3개의 트레이스를 포함하는 것을 특징으로 하는 회로.
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