JP5772970B2 - 多層配線基板、プローブカード及び多層配線基板の製造方法 - Google Patents

多層配線基板、プローブカード及び多層配線基板の製造方法 Download PDF

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Description

本発明は、多層配線基板、それを備えるプローブカード及び多層配線基板の製造方法に関する。
従来、主面上にICなどが搭載される多層配線基板が広く用いられている。多層配線基板には、実装面から裏面にまで至る配線が複数配されている。複数の配線のそれぞれは、電気的に接続された複数のビア導体により構成されている。
例えば特許文献1及び特許文献2には、実装面における配線ピッチが裏面における配線ピッチよりも小さな多層配線基板が記載されている。
特開2008−300482号公報 特開2008−164577号公報
近年、多層配線基板に実装されるIC等の電子部品の小型化がさらに進んできている。これに伴い、実装面における配線ピッチをさらに小さくしたいという要望がある。
本発明は、実装面における配線ピッチが小さな多層配線基板を提供することにある。
本発明に係る第1の多層配線基板は、基板本体と、複数の配線とを備える。基板本体は、第1及び第2の主面を有する。複数の配線は、基板本体内において、第1の主面から第2の主面側に向かって設けられている。基板本体は、積層された複数の絶縁体層を有する。配線は、複数の絶縁体層のそれぞれに設けられたビア導体を含む。複数の配線の少なくとも一つにおいて、基板本体の第1の主面を構成している絶縁体層である第1の絶縁体層に設けられたビア導体の径は、複数の絶縁体層の第1の絶縁体層以外の絶縁体層の少なくとも一つに設けられているビア導体の径よりも小さい。
本発明に係る第1の多層配線基板のある特定の局面では、複数の配線の少なくともひとつにおいて、第1の絶縁体層に設けられたビア導体の径は、複数の絶縁体層の第1の絶縁体層以外の絶縁体層のいずれに設けられたビア導体の径よりも小さい。
本発明に係る第1の多層配線基板の別の特定の局面では、第1の絶縁体層の厚みは、複数の絶縁体層の第1の絶縁体層以外の絶縁体層の少なくともひとつの厚みよりも小さい。
本発明に係る第1の多層配線基板の他の特定の局面では、第1の絶縁体層の厚みは、複数の絶縁体層の第1の絶縁体層以外の絶縁体層のそれぞれの厚みよりも小さい。
本発明に係る第1の多層配線基板のさらに他の特定の局面では、第1の主面には、隣り合う配線間に位置する凹部が設けられている。
本発明に係る第1の多層配線基板のさらに別の特定の局面では、凹部は当該隣り合う配線のそれぞれが壁面に露出するように設けられている。
本発明に係る第2の多層配線基板は、基板本体と、複数の配線とを備える。基板本体は、第1及び第2の主面を有する。複数の配線は、基板本体内において、第1の主面から第2の主面側に向かって設けられている。第1の主面には、隣り合う配線間に位置する凹部が設けられている。
本発明に係る第2の多層配線基板のある特定の局面では、凹部は当該隣り合う配線のそれぞれが壁面に露出するように設けられている。
本発明に係る第1及び第2の多層配線基板のそれぞれのある特定の局面では、凹部は、配線の第1の主面の露出部を包囲するように設けられている。
本発明に係る第2の多層配線基板の別の特定の局面では、基板本体は、積層された複数の絶縁体層を有する。配線は、複数の絶縁体層のそれぞれに設けられたビア導体を含む。
本発明に係る第2の多層配線基板の他の特定の局面では、第1の主面を構成している絶縁体層に設けられたビア導体は、絶縁体層の第1の主面とは反対側の表面から第1の主面側に向かって太くなる形状を有する部分を有する。
本発明に係る第1及び第2の多層配線基板のそれぞれのある特定の局面では、凹部は、第1の主面を構成している絶縁体層の第1の主面とは反対側の表面にまで至るように設けられている。
本発明に係る第1及び第2の多層配線基板のそれぞれの他の特定の局面では、隣り合う配線間の距離は、第1の主面側から第2の主面側に向かって広がっている。
本発明に係る第1及び第2の多層配線基板のそれぞれの別の特定の局面では、複数のビア導体の少なくともひとつは、第2の主面側から第1の主面側に向かって先細るテーパ状である。
本発明に係る第1及び第2の多層配線基板のそれぞれのさらに他の特定の局面では、各配線は、複数のビア導体が直接電気的に接続されることにより構成されている。
本発明に係る第1及び第2の多層配線基板のそれぞれのさらに別の特定の局面では、ビア導体は、ビア導体の中心軸が絶縁体層の厚み方向に沿うように設けられている。
本発明に係る第1及び第2の多層配線基板のそれぞれのさらにまた他の特定の局面では、複数の配線の少なくともひとつは、厚み方向に隣り合うビア導体の壁面の少なくとも一部が連続している部分を含む。
本発明に係る第1及び第2の多層配線基板のそれぞれのさらにまた別の特定の局面では、複数の配線の少なくともひとつは、厚み方向に隣り合うビア導体が全体として第2の主面側から第1の主面側に向けて先細るテーパ状となっている部分を含む。
本発明に係るプローブカードは、本発明に係る第1または第2の多層配線基板を備えている。
本発明に係る多層配線基板の製造方法は、本発明に係る第1または第2の多層配線基板の製造方法に関する。本発明に係る多層配線基板の製造方法では、絶縁体層を構成するためのセラミックグリーンシートを複数用意する。複数のセラミックグリーンシートに貫通孔を形成する。貫通孔内に、ビア導体を構成するための導電性ペーストを充填する。導電性ペーストが貫通孔内に充填された複数のセラミックグリーンシートを積層し、生の積層体を作製する。生の積層体を焼成することにより多層配線基板を得る。貫通孔を、セラミックグリーンシートにレーザー光を照射することにより行う。
本発明に係る多層配線基板の製造方法のある特定の局面では、一のセラミックグリーンシートに対して、貫通孔を、隣り合う貫通孔が一主面側において接続されるように複数形成する。一のセラミックグリーンシートを、一主面が生の積層体の主面を構成するように、最外層に積層する。
本発明によれば、実装面における配線ピッチが小さな多層配線基板を提供することができる。
図1は、第1の実施形態に係る多層配線基板の略図的断面図である。 図2は、第1の実施形態におけるプローブカードの略図的断面図である。 図3(a)は、厚い第1の絶縁体層の略図的断面図である。図3(b)は、薄い第1の絶縁体層の略図的断面図である。 図4は、第2の実施形態に係る多層配線基板の略図的断面図である。 図5は、第3の実施形態に係る多層配線基板の略図的断面図である。 図6は、第4の実施形態に係る多層配線基板の略図的断面図である。 図7は、第5の実施形態に係る多層配線基板の略図的断面図である。 図8は、第6の実施形態に係る多層配線基板の略図的断面図である。 図9は、第7の実施形態に係る多層配線基板の略図的断面図である。 図10は、第7の実施形態に係る多層配線基板の一部分の略図的平面図である。 図11(a)は、比較例に係る多層配線基板の第1の絶縁体層の略図的断面図である。図11(b)は、第7の実施形態に係る多層配線基板の第1の絶縁体層の略図的断面図である。 図12は、第8の実施形態に係る多層配線基板の略図的断面図である。 図13は、第7の実施形態に係る多層配線基板の製造工程を説明するための略図的断面図である。 図14は、第7の実施形態に係る多層配線基板の製造工程を説明するための略図的断面図である。 図15は、第8の実施形態に係る多層配線基板の製造工程を説明するための略図的断面図である。 図16は、第8の実施形態に係る多層配線基板の製造工程を説明するための略図的断面図である。 図17は、第1の変形例に係る第1の絶縁体層の略図的断面図である。 図18は、第2の変形例に係る第1の絶縁体層の略図的断面図である。 図19は、第9の実施形態に係る多層配線基板の略図的断面図である。 図20は、第10の実施形態に係る多層配線基板の略図的断面図である。 図21は、第11の実施形態に係る多層配線基板の略図的断面図である。 図22は、第12の実施形態に係る多層配線基板の略図的断面図である。 図23は、第13の実施形態に係る多層配線基板の略図的断面図である。 図24は、第2の実施形態の変形例に係る多層配線基板の略図的断面図である。
以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。
また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
(第1の実施形態)
(多層配線基板1の構成)
図1は、第1の実施形態に係る多層配線基板1の略図的断面図である。多層配線基板1は、実装面1aと、裏面1bとを有する。多層配線基板1は、例えば、実装面1aにICチップなどの電子部品10が実装されて使用される。また、図2に示されるように、多層配線基板1は、例えば、実装面1aにプローブユニット11が取り付けられ、プローブカード2として使用されることもある。
多層配線基板1は、基板本体12を有する。基板本体12は、第1及び第2の主面12a、12bを有する。基板本体12の第1の主面12aは、実装面1aを構成している。基板本体12の第2の主面12bは、裏面1bを構成している。
基板本体12は、絶縁性を有する。基板本体12は、積層された複数の絶縁体層13を有する。絶縁体層13の構成材料は、絶縁体である限りにおいて特に限定されない。絶縁体層13は、例えば、絶縁性を有するセラミック材料、樹脂等により構成することができる。以下、ここでは、絶縁体層13がセラミック材料により構成されている場合について説明する。
好ましく用いられるセラミック材料の具体例としては、例えば、低温焼結セラミック(LTCC:Low Temperature Co−fired Ceramic)材料や高温焼結セラミック(HTCC:High Temperature Co−fired Ceramic)材料等が挙げられる。ここで、低温焼結セラミック材料とは、1050℃以下の温度で焼結可能であって、比抵抗の小さなAu、AgやCu等と同時焼成が可能なセラミック材料である。
低温焼結セラミック材料の具体例としては、例えば、アルミナやジルコニア、マグネシア、フォルステライトなどのセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系LTCC材料、ZnO−MgO−Al−SiO系の結晶化ガラスを用いた結晶化ガラス系LTCC材料、BaO−Al−SiO系セラミック粉末やAl−CaO−SiO−MgO−B系セラミック粉末などを用いた非ガラス系LTCC材料などが挙げられる。
高温焼結セラミック材料の具体例としては、例えば、アルミナ、窒化アルミニウム、ムライト、その他のセラミックスにガラスなどの焼結助材を加えた材料であって、1100℃以上の高温で焼結可能なセラミック材料などが挙げられる。
なお、絶縁体層13の積層数や厚みは、多層配線基板1の回路構成等に応じて適宜設定することができる。絶縁体層13の積層数は、例えば、5層〜30層程度とすることができる。絶縁体層13の一層の厚みは、例えば、5μm〜50μm程度とすることができる。なお、プローブカード2として基板本体12を用いる時には、絶縁体層13の積層数は、例えば、20層〜100層程度とすることができる。絶縁体層13の一層の厚みは例えば5μm〜200μm程度とすることができる。
本実施形態では、複数の絶縁体層13のうち、第1の主面12aを構成している絶縁体層である第1の絶縁体層13aの厚みは、複数の絶縁体層の第1の絶縁体層13a以外の絶縁体層13bの少なくともひとつの厚みよりも小さい。具体的には、本実施形態では、第1の絶縁体層13aは、複数の絶縁体層13bのいずれよりも薄い。
絶縁体層13aの厚みは、複数の絶縁体層13bのうち最も厚い絶縁体層の厚みの3/4以下であることが好ましく、1/2以下であることが好ましい。具体的には、絶縁体層13aの厚みは、75μm以下であることが好ましく、50μm以下であることがより好ましい。但し、絶縁体層13aの厚みが小さすぎると、絶縁体層13aの形成が困難となる。従って、絶縁体層13aの厚みは、5μm以上であることが好ましく、10μm以上であることがより好ましい。
なお、複数の絶縁体層13の厚みは、すべて同じであってもよいし、異なっていてもよい。即ち、複数の絶縁体層13には、厚みの異なる複数種類の絶縁体層が含まれていてもよい。
基板本体12の内部には、複数の配線14が設けられている。複数の配線14は、第1の主面12aから第2の主面12bに至るように設けられている。隣り合う配線14間の距離は、第1の主面12a側(x1側)から第2の主面12b側(x2側)に向かって広がっている。従って、第2の主面12bにおける隣り合う配線14間の距離は、第1の主面12aにおける隣り合う配線14間の距離よりも大きい。
配線14は、複数の絶縁体層13のそれぞれに設けられたビア導体15を含む。具体的には、複数の配線14の一部は、複数の絶縁体層13のそれぞれに設けられたビア導体15により構成されており、残りの一部は、複数の絶縁体層13のそれぞれに設けられたビア導体15と、厚み方向xにおいて隣り合う絶縁体層13の界面に設けられた電極16とにより構成されている。
なお、ビア導体15及び電極16の構成材料は、導電材料である限りにおいて特に限定されない。ビア導体15及び電極16のそれぞれは、例えば、Ag、Cu、Ni、Pt、Pd、W、Mo及びAuの少なくとも1種を主成分とする金属により構成することができる。Ag、Cu、Ni、Pt、Pd、W、Mo及びAuの複数を主成分とする金属としては、例えば、Ag−Pt合金、Ag−Pd合金等が挙げられる。なかでも、Ag、Ag−Pt合金、Ag−Pd合金及びCuは、比抵抗が小さいため、配線14の材料として好ましく用いられ、特に、高周波用途旨の多層配線基板1の配線14の材料としてより好ましく用いられる。
なお、絶縁体層13を、高温焼結セラミック材料により構成した場合は、Mo、Pt、Pd、W、及びNiからなる群から選ばれた少なくとも一種を含む金属が配線14の構成材料として好ましく用いられる。
ビア導体15は、ビア導体15の中心軸が絶縁体層13の厚み方向に沿うように設けられている。即ち、ビア導体15の中心軸と絶縁体層13の厚み方向とは平行である。
ビア導体15は、第2の主面12b側(x2側)から第1の主面12a側(x1側)に向かって先細るテーパ状である。
複数の配線14の少なくともひとつにおいて、第1の絶縁体層13aに設けられたビア導体15aの径は、複数の絶縁体層13bの少なくともひとつに設けられているビア導体15の径よりも小さい。より具体的には、複数の配線14の少なくともひとつにおいて、第1の絶縁体層13aに設けられたビア導体15aの、第1の絶縁体層13aの第2の主面12b側の表面における径は、複数の絶縁体層13bの少なくともひとつに設けられているビア導体15の、当該絶縁体層13bの第2の主面12b側の表面における径よりも小さい。詳細には、複数の配線14の少なくともひとつにおいて、第1の絶縁体層13aに設けられたビア導体15aの、第1の絶縁体層13aの第2の主面12b側の表面における径は、いずれの絶縁体層13bに設けられているビア導体15の、当該絶縁体層13bの第2の主面12b側の表面における径よりも小さい。さらに詳細には、複数の配線14のすべてにおいて、第1の絶縁体層13aに設けられたビア導体15aの、第1の絶縁体層13aの第2の主面12b側の表面における径は、いずれの絶縁体層13bに設けられているビア導体15の、当該絶縁体層13bの第2の主面12b側の表面における径よりも小さい。
なお、ビア導体15aの直径は、例えば、20μm〜100μm程度とすることができる。ビア導体15a以外のビア導体15の直径は、例えば、40μm〜200μm程度とすることができる。ビア導体15aの直径は、ビア導体15a以外のビア導体15の直径の1/2倍以下であることが好ましく、1/5倍以下であることがより好ましい。
(多層配線基板1の製造方法)
次に、多層配線基板1の製造方法の一例について説明する。まず、絶縁体層13を構成するためのセラミックグリーンシートを複数用意する。本実施形態では、少なくとも絶縁体層13aと絶縁体層13bとで厚みが異なる。このため、絶縁体層13aを構成するためのセラミックグリーンシートと、絶縁体層13bを構成するためのセラミックグリーンシートとを別個に用意する必要がある。絶縁体層13aを構成するためのセラミックグリーンシートは、絶縁体層13bを構成するためのセラミックグリーンシートよりも薄い。
セラミックグリーンシートは、例えば、キャリアフィルム上にセラミックスラリーを塗布し、乾燥させることにより作製することができる。セラミックスラリーの塗布は、例えば、ドクターブレード法などの印刷法により行うことができる。
次に、セラミックグリーンシートにビア導体を形成するための貫通孔(ビアホール)を形成する。貫通孔は、例えば、レーザー光を照射することにより形成したり、パンチを用いて形成したりすることができる。中でも、レーザー光を用いて貫通孔を形成することが好ましい。高い位置精度及び形状精度で貫通孔を形成できるためである。なお、レーザー光による貫通孔形成は、貫通孔がセラミックグリーンシートの厚み方向に対して傾斜している場合にも可能であるが、貫通孔がセラミックグリーンシートの厚み方向に沿っている場合に特に好適である。
なお、レーザー光により形成した貫通孔は、レーザー光の進行方向に向かって先細るテーパ状となる。
次に、セラミックグリーンシートに形成された貫通孔内にビア導体を形成する。ビア導体は、例えば、導電性ペーストを貫通孔内に充填することにより形成することができる。導電性ペーストの貫通孔内への充填は、例えば、吸引や真空印刷により行うことができる。
次に、複数のセラミックグリーンシートを、絶縁体層13aを構成するためのセラミックグリーンシートが最表層となるように適宜積層し、生の積層体を作製する。生の積層体にプレスを施してもよい。
その後、生の積層体を焼成することにより多層配線基板1を完成させることができる。
以上説明したように、本実施形態では、基板本体12の第1の主面12aを構成している第1の絶縁体層13aの厚みが、複数の絶縁体層13の第1の絶縁体層13a以外の絶縁体層13bの少なくともひとつ、より具体的には全ての絶縁体層13bの厚みよりも小さい。従って、実装面1aにおける配線14のピッチを小さくすることができる。この理由について、図3(a)及び図3(b)を参照しながら詳細に説明する。
図3(a)に示されるように、第1の絶縁体層113aが厚い場合は、主面113a2におけるビア導体115aの径R2が、主面113a1におけるビア導体115aの径R1に対して大きいため、径R2を大きくする必要がある。これは、確実な電気的接続を確保するために、径R1をある程度以上の大きさにしなければならないためである。
一方、図3(b)に示されるように、第1の絶縁体層13aが薄い場合は、主面13a2におけるビア導体15aの径R3は、主面13a1におけるビア導体15aの径R1に対して、図3(a)に示す場合ほど大きくない。即ち、R3<R2とすることができる。よって、ビア導体15aの中心間距離L3=L2+R3<ビア導体115aの中心間距離L1=L2+R2となる。このことより、絶縁体層13aの厚みを絶縁体層13bの少なくともひとつの厚みよりも小さくすることにより、実装面1aにおける配線14のピッチを小さくできることが分かる。実装面1aにおける配線14のピッチをより小さくする観点からは、絶縁体層13aの厚みをいずれの絶縁体層13bの厚みよりも小さくすることが好ましい。なお、中心間距離L2は穴あけのメカパンチやレーザーの加工精度により決まる因子であり同じ値となる。
また、実装面1aにおける配線14のピッチをより小さくする観点からは、配線14において、第1の絶縁体層13aに設けられたビア導体15aの径(詳細には、絶縁体層13aの第2の主面12b側の表面におけるビア導体15aの径R3)が、ビア導体15a以外のビア導体15の少なくともひとつの径(詳細には、絶縁体層13bの第2の主面12b側の表面におけるビア導体15の径)よりも小さいことが好ましく、ビア導体15a以外のいずれのビア導体15の径よりも小さいことがより好ましい。この場合、隣り合うビア導体15aの中心間距離L3(=L2+R3)をより小さくできるためである。
また、本実施形態では、ビア導体15が第2の主面12b側から第1の主面12a側に向かって先細るテーパ状である。このため、第1の主面12aにおける配線14間の距離を狭くしつつ、第2の主面12bにおける配線14間の距離を広くしやすい。
以下、本発明の好ましい実施形態の他の例について説明する。以下の説明において、上記第1の実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。
(第2及び第3の実施形態)
図4は、第2の実施形態に係る多層配線基板の略図的断面図である。図5は、第3の実施形態に係る多層配線基板の略図的断面図である。
第1の実施形態では、配線14に、厚み方向において隣り合う絶縁体層13bの界面に配された電極16が含まれている。第2の実施形態に係る多層配線基板3は、図4に示されるように、配線14が、相互に直接電気的に接続された複数のビア導体15によって構成されており、界面電極を有さない点において第1の実施形態に係る多層配線基板1と異なる。
本実施形態では、配線14が複数のビア導体15のみによって構成されているため、優れた高周波特性を実現することができる。
但し、本発明は、この構成に限定されない。例えば、図5に示す第3の実施形態に係る多層配線基板4のように、厚み方向において隣接するビア導体15が、電極16を介して電気的に接続されていてもよい。
また、図24に示されるように、最上層に位置するビア導体15aの全体が、その下層に位置するビア導体15の上に設けられていてもよい。
(第4の実施の形態)
図6は、第4の実施形態に係る多層配線基板の略図的断面図である。第4の実施の形態においては、絶縁体層13は全て同じ厚みであり、最上層に配置される絶縁層を除く他の絶縁体層13には、絶縁体層13の少なくとも2層にわたって、連続して形成されるビア導体15が複数配置されている。このような構成を備えることにより、同じ厚みの絶縁層13を用いることにより、第1の絶縁体層13aに設けられたビア導体15aのビア径を他のビア導体15と比較して、相対的に小さくすることができる。
(第5及び第6の実施形態)
図7は、第5の実施形態に係る多層配線基板の略図的断面図である。図8は、第6の実施形態に係る多層配線基板の略図的断面図である。
図7及び図8に示されるように、第5及び第6の実施形態に係る多層配線基板5,6では、複数の配線14の少なくともひとつは、厚み方向において隣り合うビア導体15の壁面の少なくとも一部が連続している部分を含んでいる。このため、より優れた高周波特性が実現されている。
さらに、多層配線基板6では、複数の配線14の少なくともひとつは、厚み方向において隣り合うビア導体15が全体として第2の主面12b側から第1の主面12a側に向けて先細るテーパ状となっている部分を含んでいる。このため、さらに優れた高周波特性が実現されている。
なお、さらに優れた高周波特性を実現する観点からは、配線14の全体が、第2の主面12b側から第1の主面12a側に向けて先細るテーパ状となっていることが好ましい。但し、この場合は、配線14の第2の主面12bにおける径が大きくなりすぎる場合がある。このため、配線14は、厚み方向において隣り合うビア導体15が全体として第2の主面12b側から第1の主面12a側に向けて先細るテーパ状となっている部分を複数含むことが好ましい。
(第7及び第8の実施形態)
図9は、第7の実施形態に係る多層配線基板7の略図的断面図である。図10は、第7の実施形態に係る多層配線基板の一部分の略図的平面図である。図12は、第8の実施形態に係る多層配線基板の略図的断面図である。なお、第8の実施形態において、図10を第7の実施形態と共通に参照する。
第7及び第8の実施形態に係る多層配線基板7,8は、第1の絶縁性基板13a及びビア導体15aの構成を除いては、第1の実施形態に係る多層配線基板1と実質的に同様の構成を有する。従って、ここでは、多層配線基板7,8と多層配線基板1との相違点のみを説明し、その他に関しては、第1の実施形態の記載を援用するものとする。
第7及び第8の実施形態では、実装面1aを構成している第1の主面12aには、少なくともひとつの凹部21が設けられている。凹部21は、第1の主面12aにおいて、隣り合う配線14間に位置している。具体的には、図10に示されるように、第1の主面12aにおいて、配線14は、マトリクス状に配されている。配線14のy方向に沿ったピッチが相対的に狭く、配線14のz方向に沿ったピッチが相対的に広い。本実施形態では、凹部21は、y方向において隣り合う配線14間に配されており、z方向において隣り合う配線14間には配されていない。もっとも、本発明においては、凹部は、隣り合う配線14の間のすべてに設けられていてもよい。また、凹部は、配線の第1の主面の露出部を包囲するように、例えば格子状に設けられていてもよい。
本実施形態では、凹部の平面視における形状は円形であるが、凹部の形状は特に限定されない。凹部は、例えば、矩形状、多角形状、楕円形状、長円形状であってもよいし、配線14に沿った形状であってもよい。
凹部21は、図9に示されるように、第1の絶縁体層13aの第1の主面12aとは反対側の表面にまで至らないように設けられていてもよいし、図12に示されるように、第1の絶縁体層13aの第1の主面12aとは反対側の表面に至るように設けられていてもよい。
なお、本実施形態においても、第1〜第6の実施形態と同様に、第1の絶縁体層13aの厚みが、複数の絶縁体層13bの少なくとも一つの厚みより小さいことが好ましく、いずれの絶縁体層13bの厚みよりも小さいことがさらに好ましい。但し、第1の絶縁体層13aの厚みが、複数の絶縁体層13bの少なくとも一つの厚みよりも小さい必要は必ずしもない。例えば、第1の絶縁体層13aの厚みは、絶縁体層13bの厚みと同じであってもよい。
本実施形態では、第1の絶縁体層13aに設けられているビア導体15aは、実装面1a(第1の主面12a)側(x1側)から裏面1b(第2の主面12b)側(x2側)に向かって先細る部分を有する。具体的には、ビア導体15aは、x1側からx2側に向かって、一旦太くなった後に、細くなる形状を有している。ビア導体15aのx2側に向かって太くなっている部分は、凹部21に露出している部分である。
例えば、図11(a)に示されるように、絶縁体層213aに、表面213a1から離れるに従って先細る形状のビア導体215aを設けた場合、表面213a1における隣り合うビア導体215a間の距離L11は、表面213a1におけるビア導体215aの直径よりも大きくする必要がある。隣り合うビア導体215a同士が短絡してしまうためである。従って、距離L11を小さくすることが困難である。
それに対して本実施形態では、図11(b)に示されるように、隣り合うビア導体15a間に凹部21が設けられているため、隣り合うビア導体15a間の距離L12を短くした場合であっても、隣り合うビア導体15a同士が短絡しない。このため、距離L12を短くすることができる。例えば、距離L12を表面13a1におけるビア導体15aの直径よりも短くすることができる。従って、実装面1aにおける隣り合う配線14間のピッチを小さくすることができる。
多層配線基板7,8の製造に際しては、図13または図15に示されるように、まず、第1の絶縁体層13aを構成するためのセラミックグリーンシート22に複数のビア導体15aを形成する。その後、図14または図16に示されるように、凹部21を形成する。ビア導体15aは、まず貫通孔を形成した後に、導電ペーストを貫通孔に充填することにより形成することができる。貫通孔を形成するに際しては、図13に示されるように、隣り合う貫通孔が接触しないように複数の貫通孔を形成してもよい。また、図14に示されるように、貫通孔を、隣り合う貫通孔がセラミックグリーンシート22の表面において接続されるように複数の貫通孔を形成してもよい。そのようにすることによって、配線14のピッチをより狭くすることができる。なお、この場合は、導電剤を充填した直後は、隣り合うビア導体同士が接続された状態となる。しかしながら、凹部21を形成するため、最終的には、隣り合うビア導体同士は、電気的に絶縁された状態となる。
なお、凹部21の形成を、積層体を形成する前に行ってもよいし、積層体を形成した後に行ってもよい。
なお、本実施形態においては、隣り合うビア導体の一部を除去するように凹部を形成する構成を説明しているが、図17、図18のように、隣り合うビア導体15aを除去することなく、隣り合うビア導体15a間に凹部21を設けてもよい。多層配線基板を作製する際、隣り合うビア導体15a間の距離を短くすると、セラミックグリーンシートの貫通孔に一方主面側から導電性ペーストを充填する工程において、セラミックグリーンシートの他方主面側において、導電性ペーストが滲み短絡するという問題があったため、隣り合うビア導体15a間の距離を短くするには限界がある。しかし、本実施形態においては、貫通孔に導電性ペーストを充填した後、セラミックグリーンシートの他方主面側の隣り合うビア導体間に凹部を形成する工程を経ることにより、隣り合うビア導体間を電気的に絶縁された状態とすることができるため、従来よりも隣り合うビア導体15a間の距離を短くすることができる、すなわち、配線ピッチを小さくすることができる。
(第9〜第11の実施形態)
図19は、第9の実施形態に係る多層配線基板の略図的断面図である。図20は、第10の実施形態に係る多層配線基板の略図的断面図である。図21は、第11の実施形態に係る多層配線基板の略図的断面図である。
図19に示されるように、第9の実施形態では、第2の実施形態と同様に、配線14が、相互に直接電気的に接続された複数のビア導体15によって構成されており、界面電極を有さない点において第7の実施形態に係る多層配線基板7と異なる。
本実施形態では、配線14が複数のビア導体15のみによって構成されているため、優れた高周波特性を実現することができる。
図20に示されるように、第10の実施形態では、複数の配線14の少なくともひとつは、厚み方向において隣り合うビア導体15の壁面の少なくとも一部が連続している部分を含んでいる。このため、より優れた高周波特性が実現されている。
さらに、第11の実施形態では、複数の配線14の少なくともひとつは、厚み方向において隣り合うビア導体15が全体として第2の主面12b側から第1の主面12a側に向けて先細るテーパ状となっている部分を含んでいる。ビア導体15の側面に折れ曲がりがなく直線状であるため、さらに優れた高周波特性が実現されている。
(第12の実施形態)
図22は第12の実施形態に係る多層配線基板の略図的断面図である。図22に示されるように、第12の実施形態では、第1の実施形態と同様に、基板本体12の内部に複数の配線14を構成するビア導体15が配置されているが、基板本体12の途中でビア導体15のテーパの向きが反転していることが異なる。少なくとも、第2の主面12bを構成する絶縁体層13のビア導体15が第1の主面12a側(x1側)から第1の主面12a側(x2側)に向かって細るテーパ状にすることにより、第2の主面12bにおける配線14間の距離をより広くすることができる。
(第13の実施形態)
図23は、第13の実施形態に係る多層配線基板の略図的断面図である。図23に示されるように、複数の配線14を、第1の主面12aから第2の主面12b側に向かって基板本体12の内部に形成するものの、第2の主面12bには至らないようにしてもよい。この場合、複数の配線14が形成されていない少なくともひとつの絶縁体層13cに、他の回路17a、17bを設けることができる。このような場合であっても、上記実施形態等と同様の効果が奏される。
1,3〜8…多層配線基板
1a…実装面
1b…裏面
2…プローブカード
10…電子部品
11…端子部
12…基板本体
12a…第1の主面
12b…第2の主面
13、13a、13b…絶縁体層
14…配線
15…ビア導体
16…電極
21…凹部
22…セラミックグリーンシート

Claims (11)

  1. 第1及び第2の主面を有する基板本体と、前記基板本体内において、前記第1の主面から前記第2の主面側に向かって設けられている複数の配線とを備える多層配線基板であって、
    前記基板本体は、積層された複数の絶縁体層を有し、
    前記配線は、前記複数の絶縁体層のそれぞれに設けられたビア導体を含み、
    前記複数の配線の少なくとも一つにおいて、前記基板本体の前記第1の主面を構成している絶縁体層である第1の絶縁体層に設けられた前記ビア導体の径は、前記複数の絶縁体層の内の前記第1の絶縁体層以外の残りの複数の絶縁体層のいずれに設けられたビア導体の径よりも小さく、
    前記第1の絶縁体層の厚みは、前記複数の絶縁体層の前記第1の絶縁体層以外の残りの複数の絶縁体層のそれぞれの厚みよりも小さく、かつ前記第1の絶縁体層以外の前記絶縁体層は同等の厚みを有し、
    前記第1の主面には、隣り合う前記配線間に位置する凹部が設けられており、
    前記各配線は、前記複数のビア導体が直接電気的に接続されることにより構成されている、多層配線基板。
  2. 前記凹部は当該隣り合う配線のそれぞれが壁面に露出するように設けられている、請求項に記載の多層配線基板。
  3. 前記凹部は、前記配線の前記第1の主面の露出部を包囲するように設けられている、請求項1または2に記載の多層配線基板。
  4. 前記第1の主面を構成している絶縁体層に設けられたビア導体は、前記絶縁体層の前記第1の主面とは反対側の表面から前記第1の主面側に向かって太くなる形状を有する部分を有する、請求項のいずれか一項に記載の多層配線基板。
  5. 前記凹部は、前記第1の主面を構成している前記絶縁体層の前記第1の主面とは反対側の表面にまで至るように設けられている、請求項のいずれか一項に記載の多層配線基板。
  6. 隣り合う前記配線間の距離は、前記第1の主面側から前記第2の主面側に向かって広がっている、請求項1〜のいずれか一項に記載の多層配線基板。
  7. 前記複数のビア導体の少なくともひとつは、前記第2の主面側から前記第1の主面側に向かって先細るテーパ状である、請求項1〜のいずれか一項に記載の多層配線基板。
  8. 前記ビア導体は、前記ビア導体の中心軸が前記絶縁体層の厚み方向に沿うように設けられている、請求項1〜のいずれか一項に記載の多層配線基板。
  9. 前記複数の配線の少なくともひとつは、厚み方向に隣り合う前記ビア導体の壁面の少なくとも一部が連続している部分を含む、請求項1〜のいずれか一項に記載の多層配線基板。
  10. 前記複数の配線の少なくともひとつは、厚み方向に隣り合う前記ビア導体が全体として前記第2の主面側から前記第1の主面側に向けて先細るテーパ状となっている部分を含む、請求項1〜のいずれか一項に記載の多層配線基板。
  11. 請求項1〜10のいずれか一項に記載の多層配線基板を備えるプローブカード。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105766069B (zh) * 2013-11-20 2019-04-16 株式会社村田制作所 多层布线基板及具备该多层布线基板的探针卡
KR102033317B1 (ko) * 2014-09-30 2019-11-08 가부시키가이샤 무라타 세이사쿠쇼 다층 기판
WO2017150232A1 (ja) * 2016-03-03 2017-09-08 株式会社村田製作所 プローブカード用積層配線基板およびこれを備えるプローブカード
JP6712765B2 (ja) * 2016-05-31 2020-06-24 パナソニックIpマネジメント株式会社 高周波基板
JP6777525B2 (ja) 2016-12-21 2020-10-28 日本碍子株式会社 電流検出用の耐熱性素子
JP2018163901A (ja) * 2017-03-24 2018-10-18 イビデン株式会社 プリント配線板
CN111741592B (zh) 2020-06-17 2021-09-21 珠海越亚半导体股份有限公司 多层基板及其制作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04258198A (ja) * 1991-02-13 1992-09-14 Fujitsu Ltd 大電流処理用多層プリント基板
JP3724468B2 (ja) * 1995-04-28 2005-12-07 日本ビクター株式会社 多層印刷配線板
TW323432B (ja) 1995-04-28 1997-12-21 Victor Company Of Japan
JP3629348B2 (ja) 1997-04-16 2005-03-16 新光電気工業株式会社 配線基板
JPH11284334A (ja) 1998-03-27 1999-10-15 Kyocera Corp セラミックグリーンシートの貫通孔への金属ペースト充填方法
JP2000133934A (ja) 1998-10-23 2000-05-12 Matsushita Electric Ind Co Ltd セラミック基板への導体充填装置
JP2005072328A (ja) * 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
JP2005072508A (ja) * 2003-08-27 2005-03-17 Kyocera Corp 回路基板
JP2005108950A (ja) * 2003-09-29 2005-04-21 Matsushita Electric Ind Co Ltd セラミックモジュール部品およびその製造方法
JP2005268692A (ja) * 2004-03-22 2005-09-29 Mitsubishi Electric Corp 多層基板の製造方法
JP4272568B2 (ja) * 2004-03-24 2009-06-03 京セラ株式会社 多数個取り配線基板
US20060289202A1 (en) * 2005-06-24 2006-12-28 Intel Corporation Stacked microvias and method of manufacturing same
US7834273B2 (en) * 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
US7875810B2 (en) 2006-12-08 2011-01-25 Ngk Spark Plug Co., Ltd. Electronic component-inspection wiring board and method of manufacturing the same
JP4897961B2 (ja) * 2006-12-08 2012-03-14 日本特殊陶業株式会社 電子部品検査用配線基板およびその製造方法
JP5092547B2 (ja) 2007-05-30 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法
JP5289880B2 (ja) * 2007-10-12 2013-09-11 新光電気工業株式会社 配線基板
KR101489798B1 (ko) * 2007-10-12 2015-02-04 신꼬오덴기 고교 가부시키가이샤 배선 기판
JP2009188362A (ja) 2008-02-08 2009-08-20 Japan Electronic Materials Corp セラミック積層基板およびその製造方法
JP2010056482A (ja) * 2008-08-29 2010-03-11 Fujitsu Ltd プリント配線板および導電材料
JP5083906B2 (ja) 2008-10-30 2012-11-28 京セラSlcテクノロジー株式会社 配線基板の製造方法
JPWO2011089936A1 (ja) * 2010-01-22 2013-05-23 日本電気株式会社 機能素子内蔵基板及び配線基板

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