KR101537448B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101537448B1
KR101537448B1 KR1020130117740A KR20130117740A KR101537448B1 KR 101537448 B1 KR101537448 B1 KR 101537448B1 KR 1020130117740 A KR1020130117740 A KR 1020130117740A KR 20130117740 A KR20130117740 A KR 20130117740A KR 101537448 B1 KR101537448 B1 KR 101537448B1
Authority
KR
South Korea
Prior art keywords
controller
semiconductor memory
memory
terminal
package
Prior art date
Application number
KR1020130117740A
Other languages
English (en)
Other versions
KR20140048041A (ko
Inventor
사토루 이타쿠라
아키오 카츠마타
아키히로 우메키
야스시 시라이시
준이치로 아베
Original Assignee
가부시키가이샤 제이디바이스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 제이디바이스 filed Critical 가부시키가이샤 제이디바이스
Publication of KR20140048041A publication Critical patent/KR20140048041A/ko
Application granted granted Critical
Publication of KR101537448B1 publication Critical patent/KR101537448B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

전원 IC나 각종 수동 소자를 모듈화해, 콘트롤러 전원 전압의 저전압화나 콘트롤러 및 NAND형 플래시 메모리의 복수 전원화에 대응한 반도체 기억 장치를 제공한다.
이면에 BGA 단자를 가지는 콘트롤러 패키지(110)과 각각 반도체 기억 소자를 복수 가지고, 콘트롤러 패키지 상에 탑재된, 하나 또는 복수의 메모리 패키지(120)과로부터 구성된 반도체 기억 장치(100)이다. 콘트롤러 패키지는, 이면에 BGA 단자를 가지는 기판과 바텀(Bottom) 기판 상에 탑재된 복수 전원을 공급하는 전원 IC와 바텀 기판 상에 탑재되어 전원 IC로부터 공급된 복수의 전원에 의해 동작해, BGA 단자를 통해 외부 시스템과의 인터페이스를 제공함과 동시에, 반도체 기억 소자에 대한 독출(Read) 및 서입(Write) 동작을 제어하는 콘트롤러를 포함한다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것이다. 특히, NAND형 플래시 메모리 등의 불휘발성 반도체 기억 소자, 콘트롤러, 전원 IC, 각종 수동 소자 등을 포함한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래부터, NAND형 플래시 메모리와 콘트롤러를 포함한 반도체 기억 장치가 제조, 판매되고 있었다. 이러한 반도체 기억 장치에 대해서는, 시스템과 NAND형 플래시 메모리와의 인터페이스를 콘트롤러가 제공한다. 보다 상세하게는, 콘트롤러는, NAND형 플래시 메모리의 논리·물리 주소의 변환, 데이터 캐싱, 인터페이스 등을 제공한다. 콘트롤러가 제공하는 인터페이스에는, USB 인터페이스나 SATA 인터페이스 등이 있다.
이러한 반도체 기억 장치에 대해서는, NAND형 플래시 메모리와 콘트롤러를 적층하여 모듈화하는 것이 실시되어 왔다. 모듈화가 선행한 것은, USB 인터페이스를 제공하는 콘트롤러를 포함한 반도체 기억 장치였다. 한편, 콘트롤러가 SATA 인터페이스를 제공하는 곳의 SSD(Solid State Drive)에서는, 비교적 최근이 되어, NAND형 플래시 메모리와 콘트롤러와의 적층에 의한 모듈화가 시도되었다. 그 이유는, SSD는 HDD(Hard Disk Drive)의 치환이 기대되고 있어, NAND형 플래시 메모리를 복수 적층한 구성이 필요했기 때문이다.
최근에는, SATA 인터페이스의 SSD이며, 기판에 직접 실장(實裝)하는 것이 제조 판매되기에 이르고 있다. SATA 인터페이스의 SSD는, 모듈의 이면(裏面)에 다수의 땜납 볼 전극이 늘어선 BGA 패턴을 가진다. 이러한 SSD는, NAND형 플래시 메모리와 콘트롤러를 적층한 멀티 칩 패키지로 구성되어 있다.
특허 문헌 1: 일본 특개 2001-35994호 공보
그렇지만, 종래의 SATA 인터페이스의 SSD에서는, 전원 IC나 각종 수동 소자를 가지지 않기 때문에, 콘트롤러를 NAND형 플래시 메모리와 동일한 외부 전원으로 구동 하지 않을 수 없어, 콘트롤러 전원 전압의 저전압화나 콘트롤러 및 NAND형 플래시 메모리의 복수 전원화에 대응할 수 없다는 문제가 있었다. 또, 멀티 칩 패키지로 구성되어 있는 관계상, 테스트는 수지 봉지가 종료한 뒤에 실시하지 않으면 안되어, 그 결과, 콘트롤러의 수율 및 NAND형 플래시 메모리의 수율이 합쳐진 토탈 수율을 충분히 확보하는 것이 곤란했다.
본 발명은, 상기 과제를 감안하여 이루어진 것이며, 전원 IC나 각종 수동 소자를 모듈화해, 콘트롤러 전원 전압의 저전압화나 콘트롤러 및 NAND형 플래시 메모리의 복수 전원화에 대응한 반도체 기억 장치를 제공하는 것을 목적으로 한다. 또, 본 발명은, 충분한 토탈 수율을 얻는 것을 가능하게 하는 반도체 기억 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 일실시 형태와 관련되는 반도체 기억 장치는, 이면에 BGA 단자를 가지는 콘트롤러 패키지와, 각각 반도체 기억 소자를 복수 가지고, 콘트롤러 패키지 상에 탑재된, 하나 또는 복수의 메모리 패키지로 구성된 반도체 기억 장치에 있어서, (A) 콘트롤러 패키지는, 이면에 BGA 단자를 가지는 기판과, 바텀(Bottom) 기판 상에 탑재된 복수 전원을 공급하는 전원 IC와, 바텀 기판 상에 탑재되어 전원 IC로부터 공급된 복수의 전원에 의해 동작하고, BGA 단자를 통해 외부 시스템과의 인터페이스를 제공함과 동시에, 반도체 기억 소자에 대한 독출(Read) 및 서입(Write) 동작을 제어하는 콘트롤러를 포함하고, 하나 또는 복수의 메모리 패키지를 탑재하기 위한 메모리 단자 패턴에 있어서, 콘트롤러와 접속된 메모리 단자 패턴이 상면에 형성되어 있고, (B) 메모리 패키지는, 메모리 단자 패턴과 전기적으로 접속해 실장되어 있는, 것을 특징으로 한다.
콘트롤러는, 외부 시스템의 인터페이스를 제공하는 외부 인터페이스 유닛과, 독출 및 서입 동작을 제어하는 코어 유닛을 포함하고, 외부 인터페이스 유닛에는 전원 IC로부터 제1 전원 전압이 공급되고, 코어 유닛에는 전원 IC로부터 제2 전원 전압이 공급될 수 있다.
콘트롤러는, 게다가, 반도체 기억 소자와의 인터페이스를 제공하는 메모리 인터페이스 유닛을 가지고, 반도체 기억 소자는 콘트롤러와의 인터페이스를 제공하는 콘트롤러 인터페이스 유닛 및 정보의 기억을 제공하는 메모리 코어 유닛을 가지고, 메모리 인터페이스 유닛과 콘트롤러 인터페이스 유닛은, 전원 IC로부터 제3 전원 전압이 공급될 수 있다.
BGA 단자는 소정의 패턴으로 배치된 복수의 단자로 이루어지고, 이 복수의 단자의 일부는 외부 시스템과의 인터페이스 또는 전원의 공급에 이용되고, 다른 일부는 외부 시스템과의 인터페이스 및 전원 중 어느 것에도 이용되지 않는 더미 단자일 수 있다.
또한, 상기 과제를 해결하기 위해서, 본 발명의 일실시 형태에 따른 반도체 기억 장치의 제조 방법은, 이면에 BGA 단자를 가지는 콘트롤러 패키지와, 각각 반도체 기억 소자를 복수 가지고, 콘트롤러 패키지 상에 탑재된, 하나 또는 복수의 메모리 패키지로 구성되어, 콘트롤러 패키지는, 이면에 BGA 단자를 가지는 기판과, 바텀(Bottom) 기판 상에 탑재된 복수 전원을 공급하는 전원 IC와, 바텀 기판 상에 탑재되어 전원 IC로부터 공급된 복수의 전원에 의해 동작하고, BGA 단자를 통해 외부 시스템과의 인터페이스를 제공함과 동시에, 반도체 기억 소자에 대한 독출(Read) 및 서입(Write) 동작을 제어하는 콘트롤러를 포함하고, 하나 또는 복수의 메모리 패키지를 탑재하기 위한 메모리 단자 패턴에 있어서, 콘트롤러와 접속된 단자 패턴이 상면에 형성된 반도체 기억 장치의 제조 방법에 있어서, 제1 테스트에 의해 양품으로서 선별된 콘트롤러 패키지와, 제2 테스트에 의해 양품으로서 선별된 하나 또는 복수의 메모리 패키지를 적층하여 메모리 단자 패턴과 하나 또는 복수의 메모리 패키지를 접속하는 것을 특징으로 한다.
본 발명에 의하면, 전원 IC나 각종 수동 소자를 모듈화해, 콘트롤러 전원 전압의 저전압화나 콘트롤러 및 NAND형 플래시 메모리의 복수 전원화에 대응한 반도체 기억 장치를 제공할 수 있다. 또, 본 발명은, 충분한 토탈 수율을 얻는 것이 가능해진다.
[도 1] 본 발명의 일실시 형태의 반도체 기억 장치의 단면도이다.
[도 2] 본 발명의 일실시 형태의 반도체 기억 장치에 대해 탑재하는 NAND형 플래시 메모리의 용량을 줄인 예의 단면도이다.
[도 3] 본 발명의 일실시 형태의 회로 구성도이다.
[도 4] 본 발명의 일실시 형태의 콘트롤러의 회로 구성도이다.
[도 5] 본 발명의 일실시 형태의 NAND형 플래시 메모리의 회로 구성도이다.
[도 6] 본 발명의 일실시 형태의 콘트롤러 패키지의 상면 패턴이다.
[도 7] 본 발명의 일실시 형태의 콘트롤러 패키지 내의 부품 배치 패턴이다.
[도 8] 본 발명의 일실시 형태의 콘트롤러 패키지의 이면 패턴이다.
이하, 본 발명의 실시 형태를, 도 1~8을 참조하면서 설명한다. 덧붙여 실시 형태에 있어서, 동일 원가 요소에는 동일 부호를 붙여 실시 형태 간에 중복되는 설명은 생략한다.
도 1은, 본 발명의 일실시 형태의 반도체 기억 장치(100)의 단면도이다. 이 반도체 기억 장치는, 콘트롤러 패키지(110)와 메모리 패키지(120)를 적층하는 것에 의해 구성되어 있다.
콘트롤러 패키지(110)는, 유리 강화 에폭시 기판(PCB)으로 이루어지는 바텀 기판(111)을 포함한다. 이 바텀(Bottom) 기판의 이면(도면 중하면)에는, 다수의 땜납 볼(112)이 늘어선 BGA 패턴이 형성되어 있다. 이 BGA 패턴의 예는 도 8에 도시한 대로이다. 이 반도체 기억 장치(100)는, 도시하지 않는 기판에 땜납 볼(112)을 통해 표면 실장한다.
바텀 기판(111) 상에는, 전원 IC(113), 콘트롤러(114), 수동 소자(115) 등의 각종 회로 소자가 표면 실장 되고 있다. 이 표면 실장의 부품 배치의 예는 도 7에 도시한 대로이다. 이들 회로 소자는, 에폭시 수지 등의 수지에 의해 봉지(封止)되고 있다. 콘트롤러 패키지(110)의, 회로 소자가 형성되어 있지 않은 영역의 표리(表裏)를 관통하도록, 도전체의 상하 접속 기둥(필라(pillar)(116))이 형성되어 있고, 이 필라(116)는 바텀 기판(111)의 전극 패턴과 접속되고 있다.
콘트롤러 패키지(110)의 상면에는, 탑(Top) 기판이 형성되어 있고, 탑 기판의 표면에는 메모리 패키지(120)를 실장하기 위한 전극 패턴이 다수 형성되고 있다. 이 전극 패턴의 예는 도 6에 도시한 대로다. 이 탑 기판의 전극 패턴은, 필라(116)와 접속되고 있다. 탑 기판 상에는, 하나 또는 복수의 메모리 패키지(121, 122)가 탑재된다. 도 1에는, 두 개의 메모리 패키지가 탑재된 예가 도시되어 있고, 도 2에는 하나의 메모리 패키지가 탑재된 예가 도시되어 있다.
메모리 패키지(121)는, 각각 8개의 NAND형 플래시 메모리(123)가 적층되어 구성되어 있다. 두 개의 NAND형 플래시 메모리를, 전극 부분이 노출하도록 번갈아 적층하여, 플립 칩 본딩(flip chip bonding) 한다. 이와 같이 형성한 세트를 4세트 분 적층하여 메모리 패키지(121)로 한다. 이러한 칩 간의 접속은, 필라(124)로 실시한다. 메모리 패키지(121)의 하면에는 땜납 볼(125)이 형성되어 있다.
도 3은 본 발명의 일실시 형태의 반도체 기억 장치(100)의 회로 구성도(200)이다. 콘트롤러 패키지(110)는, 외부로부터 공급되는 3.3V의 전원에서, VSATA(5V), Core1.1(1.1V), I/F1.8(1.8V) 및 VREF0.9(0.9V)의 4 전원을 발생시키는 전원 IC(202)와 도시하지 않는 인덕터를 포함한다. 게다가, 콘트롤러 패키지(110)는, 이 전원 IC(202)로부터 공급된 전원에 의해 동작하여, 바텀 기판의 BGA 단자를 통해 외부 시스템과의 인터페이스를 제공함과 동시에, NAND형 플래시 메모리(123)에 대한 독출(Read) 및 서입(Write) 동작을 제어하는 콘트롤러(201)를 포함한다. 게다가, 콘트롤러(201)에는, 수정 발진기(203) 및 도시하지 않는 콘덴서와, 온도 센서(204)가 접속되어 있다.
메모리 패키지(120)는, 외부로부터 공급되는 3.3V의 전원과, 전원 IC(202)로부터 공급되는 I/F1.8(1.8V) 및 VREF0.9(0.9V)에 의해 동작한다.
도 4는 콘트롤러(201)의 회로 구성도이다. 콘트롤러(201)는, SATA 인터페이스 유닛(211), 콘트롤러 코어 유닛(212), NAND 인터페이스 유닛(213)으로 구성되어 있다.
SATA 인터페이스 유닛(211)은, 바텀 기판의 BGA 단자를 통해 외부 시스템과 접속되어, 해당 외부 시스템과는 SATA 규격의 프로토콜로 통신을 실시한다. SATA 인터페이스 유닛(211)에는 VSATA(5V)가 공급된다.
콘트롤러 코어 유닛(212)은, NAND형 플래시 메모리에 대한 각종 제어 신호를 생성하여, 데이터의 캐싱을 실시하고, 논리 주소/물리 주소의 변환을 수행한다. 게다가, NAND형 플래시 메모리의 서입·소거가 균등하게 행해지도록, 데이터 서입의 분산(웨어 레벨링)을 실시한다. 이와 같이, 콘트롤러 코어 유닛이 많은 기능을 실장하는 점에서, 회로 규모는 방대하게 되고, 전원 전압을 1.1V로 저하시키고 있다. 그래서, 콘트롤러 코어 유닛(212)에는 Core1.1(1.1V)이 공급된다.
NAND 인터페이스 유닛(213)은, NAND형 플래시 메모리와의 인터페이스를, 탑 기판의 단자를 통해 실시한다. NAND형 플래시 메모리와의 제어 신호 및 데이터의 교환은, 하이레벨에서 1.8V, 로우레벨에서 0V의 신호를 이용하고, VREF0.9(0.9V)를 참조 전압 내지 임계치 전압으로서 이용하고 있다. 그래서, NAND 인터페이스 유닛(213)에는, I/F1.8(1.8V) 및 VREF0.9(0.9V)가 공급된다.
도 5는 메모리 패키지(120)의 회로 구성도이다. 메모리 패키지(120)는, NAND 인터페이스 유닛(214)과 NAND 코어(215)로 이루어진다.
NAND 인터페이스 유닛(214)은, 콘트롤러(201)의 NAND 인터페이스 유닛(213)과 NAND 인터페이스 프로토콜을 이용해 통신을 실시한다. 이 제어 신호 및 데이터의 교환은, 하이레벨에서 1.8V, 로우레벨에서 0V의 신호를 이용하고, VREF0.9(0.9V)를 참조 전압 내지 임계치 전압으로서 이용하고 있다. 그래서, NAND 인터페이스 유닛(214)에는, I/F1.8(1.8V) 및 VREF0.9(0.9V)가 공급된다.
NAND 코어(215)는, 행렬 형상으로 배치된 NAND형 메모리 셀과, 이것을 구동하기 위한 행 디코더, 센스 앰프(Sense Amplifier)·래치(Latch), 이러한 제어 회로 및 각종 전원 회로 구성된다. 독출(Read), 서입(Write), 소거(Delete)의 각 동작에는 3.3V의 전원 전압이 필요하기 때문에, 시스템의 SATA 단자로부터, 직접 3.3V가 공급되고 있다.
도 6은 콘트롤러 패키지(110)의 상면 패턴(300)이다. 메모리 패키지(121)를 두 개 탑재 가능하다. 메모리 패키지(121)는 8개의 NAND형 플래시 메모리(123)를 병렬해 동시에 동작시켜, 동시에 신호의 교환을 한다. 그 때문에, 필요한 수만큼의 단자(301)가 상면 패턴(300)에 포함되고 있다. 게다가, 8개의 NAND형 플래시 메모리(123)를 병렬해 동시에 동작시키기 위해서, 전원, 특히 3.3V 전원에 잡음이 실리는 것을 막기 위해서, 비교적 대용량의 콘덴서(302)를 다수 형성하고 있다. 이 콘덴서(302)는, 메모리 패키지(121)가 콘트롤러 패키지(110) 상에 실장되는 것과 동시에 실장된다.
도 7은 콘트롤러 패키지(110) 내의 부품 배치 이미지이다. 거의 중앙부에 콘트롤러(201)를 실장하는 단자 패턴(401)이, 그 근방에, 수정 발진기(203)를 실장하는 단자 패턴(406), 온도 센서(204)를 실장하는 단자 패턴(405)이 배치되고 있다. 게다가, 전원 IC(202)를 실장하는 단자 패턴(402)과, 그 근방에, 인덕터를 실장하는 단자 패턴(403)이 각각 배치되고 있다. 게다가, 바텀 기판과 탑 기판과의 전기적 접속을 수행하는 필라(116)를 배치하는 영역(407)이 확보되어 있다.
도 8은 바텀 기판의 BGA 패턴이다. 내부가 성긴 행렬 형상의 패턴(501)과, 그 주위를 둘러싸는 패턴(502)으로 구성되어 있다. 이 패턴 가운데, 실제로 SATA 신호 단자 내지 전원 단자로서 이용되는 것은 매우 적으며, 대부분은 더미 패턴이다.
이상의 구성을 가지는 것에 의해, 본 발명의 일실시 형태에 있어서, 반도체 기억 장치(100)는, 다음 중 하나의 효과를 나타낸다.
(1) 본 발명에 의하면, 전원 IC나 각종 수동 소자를 모듈화해, 콘트롤러 전원 전압의 저전압화나 콘트롤러 및 NAND형 플래시 메모리의 복수 전원화에 대응한 반도체 기억 장치를 제공할 수 있다. 구체적으로는, 외부 시스템으로부터 공급되는 전압은, 3.3V 같은 하나의 전원이라도, SATA 인터페이스, 콘트롤러 코어, NAND 인터페이스와 다른 전원 전압을 콘트롤러 패키지 내부에서 발생시킬 수 있다. 그 결과, 콘트롤러 유닛의 저전압화, 저소비 전력화 및 고기능화를 동시에 달성하는 것이 가능하다.
(2) 발열원이 될 수 있는 콘트롤러가 하부에 존재하고, 또한, 더미 패턴을 다수 가지는 BGA 패턴에 의해 기판과 접속되고 있는 점에서, 콘트롤러 패키지를 상부에 배치하는 것에 비해 방열성이 좋다.
게다가 (3) 본 발명의 일실시 형태의 반도체 기억 장치의 제조 방법은, 콘트롤러 패키지와 복수의 메모리 패키지를 따로 따로 테스트해 양품 선별하고, 양품으로서 선별된 콘트롤러 패키지와 복수의 메모리 패키지를 적층하여 접속한다. 그 결과, 토탈 수율이 향상된다. 이하, 구체적으로 설명한다.
콘트롤러 패키지의 원가 요소인 콘트롤러(114)는, 우선, 웨이퍼(wafer) 상태로 테스트가 이루어지고, 양품만 선별된 뒤 BGA 패키지로 수지 봉지된다. 전원 IC(113)도 마찬가지이다.
이어서, 콘트롤러(114), 전원 IC(113) 및 각종 수동 소자가 바텀 기판 상에 실장되어, 콘트롤러 패키지(110)로 수지 봉지된다. 그리고, 이 상태로, 양품 선별을 위한 테스트(테스트 1)를 실시한다.
한편, NAND형 플래시 메모리도 웨이퍼 상태로 테스트가 이루어지고, 양품만이 선별된 뒤, 메모리 패키지(120)로 적층된다. 여기서, 적층된 메모리 패키지(120)의 상태에서, 양품 선별을 위한 테스트(테스트 2)를 실시한다.
이상의 테스트 1에서 선별된 콘트롤러 패키지(110)와, 테스트 2에서 선별된 메모리 패키지(120)를 적층하여, 반도체 기억 장치(100)를 얻는다.
이상의 구성을 가지는 것에 의해, 본 발명의 일실시 형태의 반도체 기억 장치의 제조 방법에 있어서는, (3) 충분한 토탈 수율을 얻는 것이 가능하다는 효과를 나타낸다.
100: 반도체 기억 장치 110: 콘트롤러 패키지
111: 바텀 기판 112, 125: 땜납 볼
113: 전원 IC 114: 콘트롤러
115: 수동 소자 120, 121, 122: 메모리 패키지
123: NAND형 플래시 메모리 116, 124: 필라

Claims (5)

  1. 이면에 BGA 단자를 가지는 콘트롤러 패키지와,
    각각 반도체 기억 소자를 복수 가지고, 상기 콘트롤러 패키지 상에 탑재된, 하나 또는 복수의 메모리 패키지로 구성된 반도체 기억 장치에 있어서,
    (A) 상기 콘트롤러 패키지는,
    이면에 상기 BGA 단자를 가지는 바텀 기판과,
    상기 바텀 기판 상에 탑재된 복수 전원을 공급하는 전원 IC와,
    상기 바텀 기판 상에 탑재되어, 상기 전원 IC로부터 공급된 복수의 전원에 의해 동작하고, 상기 BGA 단자를 통해 외부 시스템과의 인터페이스를 제공함과 동시에, 상기 반도체 기억 소자에 대한 독출(Read) 및 서입(Write) 동작을 제어하는 콘트롤러를 포함하고,
    상기 콘트롤러는, 상기 외부 시스템의 인터페이스를 제공하는 외부 인터페이스 유닛과, 상기 독출 및 서입 동작을 제어하는 코어 유닛을 포함하고, 상기 외부 인터페이스 유닛에는 상기 전원 IC로부터 제1 전원 전압이 공급되고, 상기 코어 유닛에는 상기 전원 IC로부터 제2 전원 전압이 공급되고,
    상기 하나 또는 복수의 메모리 패키지를 탑재하기 위한 메모리 단자 패턴에 있어서, 상기 콘트롤러와 접속된 메모리 단자 패턴이 상면에 형성되어 있고,
    (B) 상기 메모리 패키지는,
    상기 메모리 단자 패턴과 전기적으로 접속해 실장(實裝)되어 있는,
    것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 콘트롤러는, 게다가, 상기 반도체 기억 소자와의 인터페이스를 제공하는 메모리 인터페이스 유닛을 가지고, 상기 반도체 기억 소자는 상기 콘트롤러와의 인터페이스를 제공하는 콘트롤러 인터페이스 유닛 및 정보의 기억을 제공하는 메모리 코어 유닛을 가지고, 상기 메모리 인터페이스 유닛과 상기 콘트롤러 인터페이스 유닛은, 상기 전원 IC로부터 제3 전원 전압이 공급되는 것을 특징으로 하는 반도체 기억 장치.
  3. 이면에 BGA 단자를 가지는 콘트롤러 패키지와,
    각각 반도체 기억 소자를 복수 가지고, 상기 콘트롤러 패키지 상에 탑재된, 하나 또는 복수의 메모리 패키지로 구성된 반도체 기억 장치에 있어서,
    (A) 상기 콘트롤러 패키지는,
    이면에 상기 BGA 단자를 가지는 바텀 기판과,
    상기 바텀 기판 상에 탑재된 복수 전원을 공급하는 전원 IC와,
    상기 바텀 기판 상에 탑재되어, 상기 전원 IC로부터 공급된 복수의 전원에 의해 동작하고, 상기 BGA 단자를 통해 외부 시스템과의 인터페이스를 제공함과 동시에, 상기 반도체 기억 소자에 대한 독출 및 서입 동작을 제어하는 콘트롤러를 포함하고,
    상기 BGA 단자는 패턴으로 배치된 복수의 단자로 이루어지고, 이 복수의 단자의 일부는 외부 시스템과의 인터페이스 또는 전원의 공급에 이용되고, 다른 일부는 외부 시스템과의 인터페이스 및 전원 중 어느 것에도 이용되지 않는 더미 단자이고,
    상기 하나 또는 복수의 메모리 패키지를 탑재하기 위한 메모리 단자 패턴에 있어서, 상기 콘트롤러와 접속된 메모리 단자 패턴이 상면에 형성되어 있고,
    (B) 상기 메모리 패키지는,
    상기 메모리 단자 패턴과 전기적으로 접속해 실장되어 있는,
    것을 특징으로 하는 반도체 기억 장치.
  4. 이면에 BGA 단자를 가지는 콘트롤러 패키지와,
    각각 반도체 기억 소자를 복수 가지고, 상기 콘트롤러 패키지 상에 탑재된, 하나 또는 복수의 메모리 패키지로 구성되어, 상기 콘트롤러 패키지는, 이면에 상기 BGA 단자를 가지는 바텀 기판과, 상기 바텀 기판 상에 탑재된 복수 전원을 공급하는 전원 IC와, 상기 바텀 기판 상에 탑재되어 상기 전원 IC로부터 공급된 복수의 전원에 의해 동작하고, 상기 BGA 단자를 통해 외부 시스템과의 인터페이스를 제공함과 동시에, 상기 반도체 기억 소자에 대한 독출 및 서입 동작을 제어하는 콘트롤러를 포함하고, 상기 콘트롤러는, 상기 외부 시스템의 인터페이스를 제공하는 외부 인터페이스 유닛과, 상기 독출 및 서입 동작을 제어하는 코어 유닛을 포함하고, 상기 외부 인터페이스 유닛에는 상기 전원 IC로부터 제1 전원 전압이 공급되고, 상기 코어 유닛에는 상기 전원 IC로부터 제2 전원 전압이 공급되고, 상기 하나 또는 복수의 메모리 패키지를 탑재하기 위한 메모리 단자 패턴에 있어서, 상기 콘트롤러와 접속된 단자 패턴이 상면에 형성된 반도체 기억 장치의 제조 방법에 있어서,
    제1 테스트에 의해 양품으로서 선별된 상기 콘트롤러 패키지와, 제2 테스트에 의해 양품으로서 선별된 상기 하나 또는 복수의 메모리 패키지를 적층하여 상기 메모리 단자 패턴과 상기 하나 또는 복수의 메모리 패키지를 접속하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  5. 이면에 BGA 단자를 가지는 콘트롤러 패키지와,
    각각 반도체 기억 소자를 복수 가지고, 상기 콘트롤러 패키지 상에 탑재된, 하나 또는 복수의 메모리 패키지로 구성되어, 상기 콘트롤러 패키지는, 이면에 상기 BGA 단자를 가지는 바텀 기판과, 상기 바텀 기판 상에 탑재된 복수 전원을 공급하는 전원 IC와, 상기 바텀 기판 상에 탑재되어 상기 전원 IC로부터 공급된 복수의 전원에 의해 동작하고, 상기 BGA 단자를 통해 외부 시스템과의 인터페이스를 제공함과 동시에, 상기 반도체 기억 소자에 대한 독출 및 서입 동작을 제어하는 콘트롤러를 포함하고, 상기 BGA 단자는 패턴으로 배치된 복수의 단자로 이루어지고, 이 복수의 단자의 일부는 외부 시스템과의 인터페이스 또는 전원의 공급에 이용되고, 다른 일부는 외부 시스템과의 인터페이스 및 전원 중 어느 것에도 이용되지 않는 더미 단자이고, 상기 하나 또는 복수의 메모리 패키지를 탑재하기 위한 메모리 단자 패턴에 있어서, 상기 콘트롤러와 접속된 단자 패턴이 상면에 형성된 반도체 기억 장치의 제조 방법에 있어서,
    제1 테스트에 의해 양품으로서 선별된 상기 콘트롤러 패키지와, 제2 테스트에 의해 양품으로서 선별된 상기 하나 또는 복수의 메모리 패키지를 적층하여 상기 메모리 단자 패턴과 상기 하나 또는 복수의 메모리 패키지를 접속하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
KR1020130117740A 2012-10-15 2013-10-02 반도체 기억 장치 및 그 제조 방법 KR101537448B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012227643A JP2014082245A (ja) 2012-10-15 2012-10-15 半導体記憶装置及びその製造方法
JPJP-P-2012-227643 2012-10-15

Publications (2)

Publication Number Publication Date
KR20140048041A KR20140048041A (ko) 2014-04-23
KR101537448B1 true KR101537448B1 (ko) 2015-07-16

Family

ID=49328411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130117740A KR101537448B1 (ko) 2012-10-15 2013-10-02 반도체 기억 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US8897051B2 (ko)
EP (2) EP2720267B1 (ko)
JP (1) JP2014082245A (ko)
KR (1) KR101537448B1 (ko)
CN (1) CN103730457B (ko)
TW (1) TWI520137B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015135875A (ja) * 2014-01-16 2015-07-27 株式会社東芝 半導体パッケージおよび電子機器
KR102324628B1 (ko) 2015-07-24 2021-11-10 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템
US10109617B2 (en) * 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
JP2018152147A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法
CN108695284A (zh) * 2017-04-07 2018-10-23 晟碟信息科技（上海）有限公司 包括纵向集成半导体封装体组的半导体设备
US10445259B2 (en) * 2017-04-18 2019-10-15 Western Digital Technologies, Inc. Bit reordering for memory devices
CN112335035A (zh) 2018-07-10 2021-02-05 爱信艾达株式会社 电路模块及电源芯片模块
WO2020063720A1 (en) * 2018-09-27 2020-04-02 Changxin Memory Technologies, Inc. Power supply system and semiconductor package assembly

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363450B1 (en) * 1999-03-17 2002-03-26 Dell Usa, L.P. Memory riser card for a computer system
WO2008076790A2 (en) * 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device
US20120089766A1 (en) * 2010-10-08 2012-04-12 Phison Electronics Corp. Non-volatile memory storage apparatus, memory controller and data storing method

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2501266B2 (ja) 1991-11-15 1996-05-29 株式会社東芝 半導体モジュ―ル
JP3139882B2 (ja) 1993-06-03 2001-03-05 株式会社東芝 封止型半導体装置
JPH0730009A (ja) 1993-07-15 1995-01-31 Toshiba Corp 半導体装置および半導体装置の製造方法
JPH09139441A (ja) 1995-11-15 1997-05-27 Toshiba Corp 半導体装置およびその製造方法
JPH09153561A (ja) 1995-11-30 1997-06-10 Toshiba Corp 半導体装置およびその実装方法
JPH09321203A (ja) 1996-05-30 1997-12-12 Toshiba Corp 樹脂封止型半導体装置及びこの方法を用いて製造した半導体装置、並びにリードフレーム
JP3351706B2 (ja) 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
JP2001035994A (ja) 1999-07-15 2001-02-09 Toshiba Corp 半導体集積回路装置およびシステム基板
JP2001210954A (ja) * 2000-01-24 2001-08-03 Ibiden Co Ltd 多層基板
JP2003264268A (ja) 2002-03-08 2003-09-19 Toshiba Corp 半導体装置用リードフレーム及び半導体装置
JP2004311795A (ja) * 2003-04-09 2004-11-04 Sumitomo Metal Electronics Devices Inc 半導体素子収納用パッケージ
JP2006287080A (ja) * 2005-04-04 2006-10-19 Hitachi Ltd メモリモジュール
JP2007258381A (ja) 2006-03-22 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
JP5087870B2 (ja) * 2006-07-12 2012-12-05 富士通セミコンダクター株式会社 半導体メモリ、コントローラおよび半導体メモリの動作方法
JP2008053319A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体装置
WO2008157084A1 (en) * 2007-06-14 2008-12-24 Sandisk Corporation Programmable chip enable and chip address in semiconductor memory
JP4561783B2 (ja) * 2007-06-21 2010-10-13 ソニー株式会社 半導体メモリ装置、半導体メモリ装置の動作方法
JP2010118369A (ja) 2008-11-11 2010-05-27 J Devices:Kk 多層プリント配線基板用柱部品、その製造方法、及び電子部品モジュール
KR20100105147A (ko) * 2009-03-20 2010-09-29 삼성전자주식회사 멀티 칩 패키지 및 관련된 장치
JP2011180848A (ja) * 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
JP2013528324A (ja) * 2010-06-08 2013-07-08 モサイド・テクノロジーズ・インコーポレーテッド ピラー接続を有するマルチチップパッケージ
JP2012033559A (ja) 2010-07-28 2012-02-16 J Devices:Kk 半導体装置
US8811101B2 (en) * 2011-02-21 2014-08-19 SK Hynix Inc. SIP semiconductor system
JP2013030593A (ja) 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP5912616B2 (ja) 2012-02-08 2016-04-27 株式会社ジェイデバイス 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363450B1 (en) * 1999-03-17 2002-03-26 Dell Usa, L.P. Memory riser card for a computer system
WO2008076790A2 (en) * 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device
KR20090088455A (ko) * 2006-12-14 2009-08-19 램버스 인코포레이티드 멀티 다이 메모리 디바이스
US20120089766A1 (en) * 2010-10-08 2012-04-12 Phison Electronics Corp. Non-volatile memory storage apparatus, memory controller and data storing method

Also Published As

Publication number Publication date
EP2720267B1 (en) 2020-12-23
US8897051B2 (en) 2014-11-25
US20140104953A1 (en) 2014-04-17
JP2014082245A (ja) 2014-05-08
TW201415464A (zh) 2014-04-16
EP3855492A3 (en) 2021-08-18
TWI520137B (zh) 2016-02-01
EP2720267A1 (en) 2014-04-16
KR20140048041A (ko) 2014-04-23
CN103730457A (zh) 2014-04-16
EP3855492A2 (en) 2021-07-28
CN103730457B (zh) 2017-04-12

Similar Documents

Publication Publication Date Title
KR101537448B1 (ko) 반도체 기억 장치 및 그 제조 방법
US9853016B2 (en) Systems and methods for high-speed, low-profile memory packages and pinout designs
KR101539464B1 (ko) 반도체 장치
JP2017022241A (ja) 半導体装置及び電子機器
US11107795B2 (en) Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
CN109524349A (zh) 半导体封装
US9679853B2 (en) Package-on-package type package including integrated circuit devices and associated passive components on different levels
US20060232288A1 (en) Semiconductor device and manufacturing method thereof
JP2006351664A (ja) 半導体装置
US10028380B2 (en) Semiconductor package with dual second level electrical interconnections
JP5834108B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190627

Year of fee payment: 5