KR101539464B1 - 반도체 장치 - Google Patents

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KR101539464B1
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미노루 시노하라
마꼬또 아라끼
미찌아끼 스기야마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

배선 기판 상에 메모리 칩과 컨트롤러 칩을 적층한 패키지 구조를 구비한 반도체 장치에서, 메모리 칩과 컨트롤러 칩을 접속하는 배선의 자유도를 향상시킨다. 메모리 카드(1A)는, 배선 기판(2)과 그 주면 상에 적층된 4매의 메모리 칩(M1∼M4)과 최상층의 메모리 칩(M4)의 표면 상에 실장된 컨트롤러 칩(3) 및 인터포저(4)를 구비하고 있다. 메모리 칩(M1∼M4)의 각각은, 그 긴 변을 배선 기판(2)의 긴 변과 동일한 방향을 향한 상태에서 배선 기판(2)의 표면 상에 적층되어 있다. 최하층의 메모리 칩(M1)은 배선 기판(2)의 패드(9)와 겹치지 않도록, 메모리 카드(1A)의 선단부 방향으로 소정 거리 어긋나게 한 상태에서 배선 기판(2) 상에 실장되어 있다. 메모리 칩(M1) 상에 적층된 3매의 메모리 칩(M2∼M4)은, 패드(6)가 형성되어 있는 측의 짧은 변이 메모리 카드(1A)의 선단부에 위치하도록 배치되어 있다.
Figure R1020090005586
메모리 카드, 배선 기판, 메모리 칩, 컨트롤러 칩, 인터포저, 패드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 배선 기판 상에 메모리 칩과 컨트롤러 칩을 적층한 패키지 구조를 구비한 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
최근, 반도체 메모리의 대용량화와 장치 치수의 소형화를 도모하기 위해, 배선 기판 상에 복수의 메모리 칩을 적층한 각종 반도체 장치가 개발되어 있다.
일본 특허 공개 제2006-351664호 공보(특허 문헌 1)는, 배선 기판 상에 복수의 메모리 칩과 마이크로 컴퓨터 칩을 적층한 SIP(System In Package)를 개시하고 있다. 이 SIP는 배선 기판의 표면에 복수의 메모리 칩과 마이크로 컴퓨터 칩을 적층하고, 마이크로 컴퓨터 칩에 인접하여 메모리 칩의 표면에 실리콘 기판으로 이루어지는 인터포저 칩을 배치하고 있다. 또한, 마이크로 컴퓨터 칩의 패드는, 인터포저 칩 및 본딩 와이어를 통하여 배선 기판의 패드에 접속되어 있다.
일본 특허 공개 제2002-33442호 공보(특허 문헌 2), 일본 특허 공개 제2002-217356호 공보(특허 문헌 3) 및 일본 특허 공개 제2007-59541호 공보(특허 문헌 4)는, 한 변에 복수의 본딩 패드가 형성된 반도체 칩을 배선 기판 상에 적층한 반도 체 장치를 개시하고 있다. 반도체 칩의 각각은, 본딩 패드가 형성된 한 변이 서로 반대 방향을 향하도록 배치되고, 상기 한 변과 직교하는 방향으로 교대로 어긋나게 한 상태로 적층되어 있다.
일본 특허 공개 제2006-86149호 공보(특허 문헌 5)는, 배선 기판 상에 복수의 반도체 칩과 재배선용 소자(인터포저)를 적층하여 탑재한 스택형 멀티 칩 패키지 구조의 반도체 장치를 개시하고 있다. 재배선용 소자는 복수의 반도체 칩 사이나 배선 기판과 반도체 칩 사이를 접속하는 배선을 갖고 있고, 복수의 반도체 칩 사이의 상호 접속이나 반도체 칩의 패드의 재배치 등은, 재배선용 소자에 의해 실시되어 있다.
일본 특허 공개 제2005-244143호 공보(특허 문헌 6)는, 적층된 복수의 반도체 칩 상에 인터페이스 칩이 적층된 반도체 장치를 개시하고 있다. 복수의 반도체 칩 하에는, Si 인터포저와 수지 인터포저가 배치되어 있다. Si 인터포저는, 수지 인터포저와 복수의 반도체 칩 사이에 배치되고, 반도체 칩의 두께보다도 두껍고, 또한 수지 인터포저의 선팽창 계수보다도 작아, 복수의 반도체 칩의 선팽창 계수 이상의 선팽창 계수를 갖고 있다.
일본 특허 공개 제2007-66922호 공보(특허 문헌 7)는, 스택드 구조의 패키지를 구비한 반도체 집적 회로 장치를 개시하고 있다. 이 반도체 집적 회로 장치는, 프린트 배선 기판 상에 복수의 반도체 칩이 적층된 스택드 구조를 갖고 있고, 최하부에 탑재된 반도체 칩에는 인터페이스 회로가 설치되어 있다. 이 인터페이스 회로는 버퍼 및 정전 보호 회로 등으로 이루어지고, 복수의 반도체 칩에 입출력되는 신호는, 모두 이 인터페이스 회로를 통하여 입출력되도록 되어 있다.
일본 특허 공개 제2007-128953호 공보(특허 문헌 8)는, 접속 패드를 갖는 배선 기판 상에, 각각 긴 변 편측 패드 구조를 갖는 제1 및 제2 반도체 칩이 적층되어 실장된 반도체 장치를 개시하고 있다. 제2 반도체 칩은, 제1 반도체 칩보다 소형이고 또한 가늘고 긴 형상을 갖고 있다. 제1 및 제2 반도체 칩은, 본딩 와이어를 통하여 배선 기판의 접속 패드와 전기적으로 접속되어 있고, 제2 반도체 칩은 와이어 본딩 시의 초음파 인가 방향 X에 대해 긴 변 L이 평행하게 되도록 배치되어 있다.
일본 특허 공개 제2007-96071호 공보(특허 문헌 9)는, 대용량의 불휘발성 메모리 칩을 탑재하는 것이 가능한 반도체 메모리 카드를 개시하고 있다. 이 반도체 메모리 카드는 사각형의 회로 기판과, 회로 기판 상에 재치되고, 제1 변만을 따라서 복수의 제1 본딩 패드가 형성됨과 함께, 이 제1 본딩 패드와 제1 변에 근접하게 형성된 복수의 제1 기판 단자가 와이어 본딩된 사각형의 불휘발성 메모리 칩과, 제1 변에 인접하는 불휘발성 메모리 칩의 제2 변의 방향과 긴 변의 방향이 대략 평행하게 되도록 불휘발성 메모리 칩 상에 재치되어 있다. 또한, 긴 변의 방향으로 복수의 제2 본딩 패드가 형성됨과 함께, 이 제2 본딩 패드와 긴 변에 근접하게 회로 기판 상에 형성된 복수의 제2 기판 단자가 와이어 본딩된 사각형의 컨트롤러 칩을 구비하고 있다.
일본 특허 공개 제2004-63579호 공보(특허 문헌 10)는, 서로 직교하는 2변에 본딩 패드가 형성된 2매의 반도체 칩을 적층한 반도체 장치를 개시하고 있다. 제1 반도체 칩 상에 적층된 제2 반도체 칩은, 제1 반도체 칩의 2변의 본딩 패드가 노출되도록, X 및 Y 방향으로 어긋나게 한 상태로 적층되어 있다.
일본 특허 공개 제2005-339496호 공보(특허 문헌 11)는, 배선 기판의 주면 상에 복수매의 플래시 메모리 칩을 적층하여 실장하고, 최상층의 플래시 메모리 칩 상에 컨트롤러 칩과, 시큐러티 컨트롤러로서의 IC 카드 마이크로 컴퓨터 칩을 실장한 멀티 펑션 메모리 카드를 개시하고 있다. 복수매의 플래시 메모리 칩의 각각은, 한쪽의 짧은 변에 본딩 패드가 형성되어 있고, 이 본딩 패드가 노출되도록, 긴 변 방향으로 소정의 거리만큼 어긋나게 하여 적층되어 있다.
[특허 문헌 1] 일본 특허 공개 제2006-351664호 공보
[특허 문헌 2] 일본 특허 공개 제2002-33442호 공보
[특허 문헌 3] 일본 특허 공개 제2002-217356호 공보
[특허 문헌 4] 일본 특허 공개 제2007-59541호 공보
[특허 문헌 5] 일본 특허 공개 제2006-86149호 공보
[특허 문헌 6] 일본 특허 공개 제2005-244143호 공보
[특허 문헌 7] 일본 특허 공개 제2007-66922호 공보
[특허 문헌 8] 일본 특허 공개 제2007-128953호 공보
[특허 문헌 9] 일본 특허 공개 제2007-96071호 공보
[특허 문헌 10] 일본 특허 공개 제2004-63579호 공보
[특허 문헌 11] 일본 특허 공개 제2005-339496호 공보
메모리 카드는 휴대 전화, 디지털 카메라, 디지털 오디오 플레이어 등, 각종 포터블 전자 기기의 기록 매체로서 이용되고 있다.
메모리 카드의 일반적 구성은, 상기 특허 문헌 11과 같이, 배선 기판의 주면 상에 복수매의 플래시 메모리 칩을 적층하여 실장하고, 최상층의 플래시 메모리 칩 상에 컨트롤러 칩을 실장한 것이다. 복수매의 플래시 메모리 칩의 각각은, 칩의 한 변에 형성된 본딩 패드가 노출되도록, 이 한 변과 직교하는 방향으로 소정의 거리만큼 어긋나게 하여 적층되어 있다.
최근, 휴대 전화를 비롯한 각종 포터블 전자 기기의 기록 매체에 요구되는 기억 용량의 증가에 수반하여, 메모리 카드에 탑재되는 플래시 메모리 칩의 적층 매수가 증가함과 함께, 플래시 메모리 칩의 사이즈가 대형화하고 있다. 그 한편, 각종 포터블 전자 기기는 소형ㆍ박형화가 진행되고 있으므로, 메모리 카드의 소형ㆍ박형화도 요구되고 있다.
이 때문에, 플래시 메모리 칩의 사이즈가 메모리 카드의 배선 기판의 사이즈에 근접하고 있으므로, 배선 기판 상에 복수매의 플래시 메모리 칩을 실장하는 경우, 상기 특허 문헌 11과 같이 플래시 메모리 칩을 한 방향으로 어긋나게 하여 적층하는 방법으로는, 플래시 메모리 칩을 메모리 카드에 수용할 수 없게 된다.
또한, 메모리 카드는 적층한 플래시 메모리 칩의 최상층에 플래시 메모리를 제어하는 컨트롤러 칩을 탑재하고, 배선 기판에 형성한 배선과 Au 와이어를 통하여 플래시 메모리 칩과 컨트롤러 칩을 전기적으로 접속하고 있다. 그런데, 플래시 메 모리 칩의 사이즈가 메모리 카드의 배선 기판의 사이즈에 근접하면, 배선 기판의 표면에 메모리 칩 접속용 본딩 패드와 컨트롤러 칩 접속용 본딩 패드를 배치하는 스페이스가 없어지게 된다.
본 발명의 목적은, 배선 기판 상에 메모리 칩과 컨트롤러 칩을 적층한 패키지 구조를 구비한 반도체 장치에서, 배선 기판 상에 적층하여 실장하는 메모리 칩의 수를 늘릴 수 있는 기술을 제공하는 데에 있다.
본 발명의 다른 목적은, 배선 기판 상에 메모리 칩과 컨트롤러 칩을 적층한 패키지 구조를 구비한 반도체 장치에서, 메모리 칩과 컨트롤러 칩을 접속하는 배선의 자유도를 향상시킬 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 주면 및 이면을 갖고, 상기 이면에 외부 접속 단자가 형성된 배선 기판과, 상기 배선 기판의 상기 주면 상에 실장된 메모리 칩과, 상기 메모리 칩 상에 실장된 상기 메모리 칩을 제어하는 컨트롤러 칩과, 상기 메모리 칩 상에 실장되고, 상기 컨트롤러 칩에 전기적으로 접속된 인터포저를 갖는 반도체 장치로서,
상기 메모리 칩의 제1 변에는 제1 단자가 형성되어 있고, 상기 인터포저는, 상기 메모리 칩의 상기 제1 변과 상기 컨트롤러 칩 사이에 배치되어 있고, 상기 인 터포저의 제1 변에는 제2 단자가 형성되고, 상기 제1 변과 직교하는 제2 변에는 제3 단자가 형성되고, 상기 제1 변과 대향하는 제3 변에는 제4 단자가 형성되어 있고, 상기 인터포저의 제1 변에 형성된 상기 제2 단자는, 상기 메모리 칩의 제1 변에 형성된 상기 제1 단자에 전기적으로 접속되어 있고, 상기 인터포저의 제2 변에 형성된 상기 제3 단자는, 상기 배선 기판의 상기 주면 상의 한 변에 설치된 제5 단자를 통하여 상기 외부 접속 단자에 전기적으로 접속되어 있고, 상기 인터포저의 제3 변에 형성된 상기 제4 단자는, 상기 컨트롤러 칩과 전기적으로 접속되어 있는 것이다.
(2) 주면 및 이면을 갖고, 상기 이면에 외부 접속 단자가 형성된 배선 기판과, 상기 배선 기판의 상기 주면 상에 실장된 메모리 칩과, 상기 메모리 칩 상에 실장된 컨트롤러 칩을 갖는 반도체 장치로서,
상기 메모리 칩의 제1 변에는 제1 단자가 형성되어 있고, 상기 컨트롤러 칩의 제1 변에는 제2 단자가 형성되고, 상기 제1 변과 직교하는 제2 변에는 제3 단자가 형성되어 있고, 상기 컨트롤러 칩의 제1 변에 형성된 상기 제2 단자는, 상기 메모리 칩의 제1 변에 형성된 상기 제1 단자에 전기적으로 접속되어 있고, 상기 컨트롤러 칩의 제2 변에 형성된 상기 제3 단자는, 상기 메모리 칩의 제1 변과 직교하는 제2 변측에 설치된 상기 배선 기판의 상기 주면 상의 제4 단자를 통하여 상기 외부 접속 단자에 전기적으로 접속되고, 상기 배선 기판의 상기 주면 상에는, 복수매의 상기 메모리 칩이 적층된 상태로 실장되고, 상기 복수매의 메모리 칩은, 각각의 상기 제1 변에 설치된 제1 단자가 노출되도록, 상기 제1 변과 직교하는 방향으로 어 긋나게 하여 적층되고, 상기 복수매의 메모리 칩 중 최하층의 메모리 칩과, 그 밖의 메모리 칩은, 상기 제1 단자가 형성된 상기 제1 변이 서로 반대 방향을 향하도록, 상기 배선 기판의 상기 주면 내에서 180도 어긋난 상태로 적층되어 있고, 상기 최하층의 메모리 칩의 상기 제1 단자는, 상기 제4 단자에 접속된 상기 배선 기판의 배선을 통하여, 상기 컨트롤러 칩에 전기적으로 접속되고, 상기 그 밖의 메모리 칩의 상기 제1 단자는, 상기 컨트롤러 칩의 상기 제2 단자에 전기적으로 접속되어 있는 것이다.
(3) 배선 기판의 주면 상에 복수매의 메모리 칩이 적층된 상태로 실장된 반도체 장치로서,
상기 복수매의 메모리 칩의 각각의 제1 변에 제1 단자가 형성되고, 상기 복수매의 메모리 칩은, 각각의 상기 제1 변의 제1 단자가 노출되도록, 상기 제1 변과 직교하는 방향으로 어긋나게 하여 적층되고, 상기 복수매의 메모리 칩 중 최하층의 메모리 칩의 제1 변은 상기 배선 기판의 제1 변과 나란하도록 배치되고, 상기 복수매의 메모리 칩의 매수를 n매(n은 4 이상)로 하였을 때에, 동일 방향으로 연속해서 어긋나게 한 메모리 칩의 매수는 (n/2)매 이하이고, 또한 2매 이상이며, 상기 복수매의 메모리 칩 중 최상층의 메모리 칩을 제외하고, 동일 방향으로 연속해서 어긋나게 한 복수매의 메모리 칩 그룹 중, 최상층의 메모리 칩은, 그룹 중의 다른 메모리 칩과 상기 제1 변이 180도 어긋난 상태로 적층되어 있는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설 명하면 이하와 같다.
배선 기판 상에 메모리 칩과 컨트롤러 칩을 적층한 패키지 구조를 구비한 반도체 장치에서, 배선 기판 상에 적층하여 실장하는 메모리 칩의 수를 늘릴 수 있다.
배선 기판 상에 메모리 칩과 컨트롤러 칩을 적층한 패키지 구조를 구비한 반도체 장치에서, 메모리 칩과 컨트롤러 칩을 접속하는 배선의 자유도를 향상시킬 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
<실시 형태 1>
본 실시 형태는, 휴대 전화용 기록 매체로서 이용되는 메모리 카드에 적용한 것이다.
<적층 구조의 개요>
도 1은 본 실시 형태의 메모리 카드의 내부 구조를 도시하는 개략 평면도, 도 2는 이 메모리 카드의 이면의 외관을 도시하는 평면도, 도 3은 도 1의 A-A선 단면도이다.
본 실시 형태의 메모리 카드(1A)는 휴대 전화기의 카드 슬롯에 장착하여 사용되는 것이며, 그 외형 치수는, 예를 들면 긴 변×짧은 변이 15㎜×12.5㎜, 두께 는 1.2㎜이다. 이 메모리 카드(1A)는 글래스 에폭시 수지를 주체로 하여 구성된 배선 기판(2)과, 그 주면(표면) 상에 적층된 4매의 메모리 칩 M1, M2, M3, M4와, 최상층의 메모리 칩 M4의 표면 상에 실장된 컨트롤러 칩(3) 및 인터포저(4)를 구비하고 있다. 여기서, 메모리 칩 M1, M2, M3, M4는, 거의 동일 형상, 동일 사이즈이다.
배선 기판(2) 및 메모리 칩 M1∼M4는 접착제 등에 의해 서로 고정되어 있다. 또한, 컨트롤러 칩(3) 및 인터포저(4)는 접착제 등에 의해 각각 메모리 칩 M4의 표면에 고정되어 있다.
배선 기판(2)의 표면측은, 상기 메모리 칩 M1∼M4, 컨트롤러 칩(3) 및 인터포저(4)를 밀봉하는 몰드 수지(5)에 의해 피복되어 있다. 몰드 수지(5)는, 예를 들면 석영 필러가 들어간 열 경화성 에폭시 수지 등으로 구성되어 있다. 도시는 하고 있지 않지만, 메모리 카드(1A)의 표면에 상당하는 몰드 수지(5)의 표면에는 제품명, 제조 메이커, 기억 용량 등을 기재한 절연성의 라벨이 부착되어 있다. 또한, 이와 같은 라벨 대신에, 몰드 수지(5)의 표면에 상기한 내용을 직접 인쇄할 수도 있다.
도 3에 도시한 바와 같이, 몰드 수지(5)의 일 측면(도면의 우단부), 즉 메모리 카드(1A)를 휴대 전화기의 카드 슬롯에 꽂을 때에 선단부(도면의 우단부)로 되는 한 변(화살표로 나타내는 개소)에는, 선단부의 두께가 다른 부분보다도 얇아지도록 하는 테이퍼 가공이 실시되어 있다. 선단부를 이와 같은 형상으로 함으로써, 메모리 카드(1A)를 카드 슬롯에 꽂을 때에 삽입 각도가 상하 방향으로 다소 어긋나 도, 스무즈한 삽입이 가능하게 된다. 한편, 메모리 카드(1A)를 휴대 전화기의 카드 슬롯에 꽂을 때에 후단부(도면의 좌단부)로 되는 한 변(짧은 변)의 근방의 몰드 수지(5)에는 오목 홈(5A)이 형성되어 있다. 이 오목 홈(5A)은 메모리 카드(1A)를 휴대 전화기의 카드 슬롯에 꽂을 때에, 메모리 카드(1A)의 선단부와 후단부가 역방향으로 되는 것을 방지하는 가이드 홈이다. 또한, 이 오목 홈(5A)을 형성함으로써, 메모리 카드(1A)를 카드 슬롯으로부터 용이하게 빼낼 수 있다.
메모리 칩 M1∼M4의 각각은, 0.09㎜ 정도의 두께를 갖는 직사각형의 실리콘 칩으로 이루어지고, 그 주면(표면)에는, 여기서는 8기가 비트의 기억 용량을 갖는, 전기적으로 소거 및 기입 가능한 불휘발성 메모리(플래시 메모리)가 형성되어 있다. 따라서, 4매의 메모리 칩 M1∼M4를 탑재한 본 실시 형태의 메모리 카드(1A)는, 8기가 비트×4=32기가 비트(4GB)의 기억 용량을 갖고 있다. 플래시 메모리로서는, 예를 들면 NAND형 플래시 메모리가 이용되지만, AG-AND(Assist Gate-AND)형 플래시 메모리나 NOR형 플래시 메모리 등이어도 된다. 메모리 칩 M1∼M4의 각각의 표면의 한 변(짧은 변) 근방에는, 복수의 패드(단자)(6)가 이 짧은 변 방향으로 집중하여 형성되어 있다. 또한, 도면의 간단화를 위해, 도 1에는 패드(6)의 일부만이 도시되어 있다.
메모리 칩 M1∼M4의 각각은, 그 긴 변이 배선 기판(2)의 긴 변과 동일한 방향을 향하도록, 배선 기판(2)의 표면 상에 적층되어 있다. 배선 기판(2)은, 그 긴 변이 메모리 카드(1A)의 긴 변과 동일한 방향을 향하도록 배치되어 있다.
<컨트롤러 칩>
컨트롤러 칩(3)은, 메모리 칩 M1∼M4보다도 면적이 작은 직사각형의 실리콘 칩으로 이루어진다. 컨트롤러 칩(3)의 두께는 0.1㎜ 정도이다. 컨트롤러 칩(3)의 주면(표면)에는, 메모리 칩 M1∼M4와 외부 사이에서 데이터의 주고 받음을 행하는 인터페이스 회로가 형성되어 있고, 외부로부터의 지시에 따른 제어 양태에 의해 외부 인터페이스 동작과 메모리 칩 M1∼M4에 대한 메모리 인터페이스 동작을 제어한다. 컨트롤러 칩(3)의 표면의 한 변(긴 변) 근방에는, 복수의 패드(단자)(7)의 열이 형성되어 있다.
컨트롤러 칩(3)에 형성된 인터페이스 회로는 복수의 인터페이스 제어 양태를 갖고, 외부로부터의 지시에 따른 제어 양태에 의해 외부 인터페이스 동작과 메모리 칩 M1∼M4에 대한 메모리 인터페이스 동작을 제어한다. 메모리 카드 인터페이스 양태는, 각종 단체 메모리 카드의 인터페이스 사양에 준거하고 있다. 예를 들면, 인터페이스 컨트롤러는, 그들 메모리 카드의 인터페이스 사양을 서포트하는 메모리 카드 컨트롤러의 기능을 프로그램 제어에 의해 실현하고 있다. 또한, 네트워크를 통한 다운로드 등에 의해 인터페이스 컨트롤러에 제어 프로그램, 즉 펌웨어를 추가함으로써, 소정의 메모리 카드 인터페이스 사양을 나중에 서포트하는 것도 가능하다. 또한, 네트워크 경유에서 취득한 라이센스 정보 등에 의해 소정의 제어 프로그램의 실행을 금지하면, 소정의 메모리 카드 인터페이스 사양을 나중에 사용 불능으로 하거나 하는 것도 가능하다.
<인터포저>
인터포저(4)는, 그 긴 변이 메모리 칩 M1∼M4의 짧은 변보다도 약간 짧은 직 사각형의 수지 기판이며, 그 두께는 0.13㎜ 정도이다. 인터포저(4)는, 그 긴 변을 배선 기판(2)의 짧은 변과 동일한 방향을 향하여 컨트롤러 칩(3)의 근방에 실장되어 있다. 인터포저(4)는 컨트롤러 칩(3)을 메모리 칩 M1∼M4 및 배선 기판(2)에 접속할 때의 중계 기판으로서 이용되고, 그 표면의 3변 근방에는, 복수의 패드(단자)(8)가 1열씩 형성되어 있다.
여기서는, 대향하는 2변의 긴 변의 한 변에 컨트롤러 칩 접속용의 패드, 다른 쪽의 변에 메모리 칩 접속용의 패드를 배치하고 있다. 또한, 1개의 짧은 변에 배선 기판에 접속용의 패드를 배치하고 있다.
인터포저(4)에는, 복수층의 배선이 형성되어 있다. 여기서는 표면과 이면에 배선이 형성된 수지 기판으로 구성되어 있다. 또한, 인터포저(4)는 수지 기판이라고 설명하였지만, 예를 들면 배선을 형성한 실리콘 칩 등에 의해 구성할 수도 있다. 또한, 배선 기판, 메모리 칩, 컨트롤러 칩과의 접속이 복잡하게 되지 않는 경우에는, 복수층이 아니라, 단층의 배선으로 형성하여도 된다.
도 1에 도시한 바와 같이, 인터포저(4)와 컨트롤러 칩(3)은 Au 와이어(10)에 의해 전기적으로 접속되어 있다. 또한, 인터포저(4)와 메모리 칩 M2, M3, M4 및 메모리 칩 M2∼M4끼리는, 각각 Au 와이어(11)에 의해 전기적으로 접속되어 있다. 또한, 인터포저(4)와 배선 기판(2)은 Au 와이어(12)에 의해 전기적으로 접속되어 있다. 이 Au 와이어(12)의 일단이 접속되는 배선 기판(2)측의 패드(단자)(9)는 배선 기판(2)의 한쪽의 긴 변을 따라서 형성되어 있다.
컨트롤러 칩(3)과, 메모리 칩 M2∼M4 및 배선 기판(2) 사이에 인터포저(4)를 설치하였으므로, 인터포저(4)의 패드(8)나 배선의 레이아웃을 변경함으로써, 인터포저(4)에 입출력되는 신호의 순번을 교체하거나, 패드 피치를 변환하거나 할 수 있다. 이 때문에, 컨트롤러 칩(3)과, 메모리 칩 M1∼M4 및 배선 기판(2)을 직접 접속하는 경우에 비해 배선 설계의 자유도가 향상된다. 특히, 와이어의 배선 자유도를 늘릴 수 있다.
또한, 본 실시 형태에서는 인터포저(4)의 긴 변을 컨트롤러 칩(3)의 긴 변에 비해, 메모리 칩 M1∼M4의 짧은 변의 길이에 근접한 것으로 하고 있다. 이 때문에, 메모리 칩 M1∼M4의 패드(6)와 인터포저(4)의 패드(8)와의 접속이, 인터포저(4) 내의 배선을 조정함으로써, 경사 배선을 적게 할 수 있어, 짧게 할 수 있다.
또한, 인터포저(4)의 긴 변이 메모리 칩 M1∼M4의 짧은 변의 길이에 근접함으로써, 컨트롤러 칩(3)의 사이즈에 맞추는 것에 비해, 인터포저(4)의 짧은 변에 형성된 패드(8)와 배선 기판(2) 상의 패드(9)와의 거리를 짧게 할 수 있다. 따라서, 패드간의 와이어 길이를 짧게 할 수 있다. 특히, 본 구조에서는 단차가 엄격한 장소이므로, 와이어 길이를 짧게 할 수 있는 것은 와이어 접속을 안정화시킬 수 있는 효과가 크다.
또한, 메모리 칩 M1∼M4의 외형 치수나 패드(6)의 레이아웃은 반도체 메이커에 의해 서로 다르지만, 상이한 반도체 메이커의 메모리 칩 M1∼M4를 실장하는 경우에도, 인터포저(4)의 사양을 변경함으로써, 컨트롤러 칩(3)의 사양을 변경하지 않아도 되므로, 컨트롤러 칩(3)의 범용성이 향상된다.
<배선 기판>
배선 기판(2)은 0.2㎜ 정도의 두께를 갖는 직사각형의 수지 기판이며, 도 1∼도 3에는 도시하지 않지만, 표면 배선(20), 이면 배선(21) 및 그들을 접속하는 비어 홀(22)을 구비하고 있다. 배선 기판(2)의 주면(표면)에는 메모리 칩 M1∼M4 이외에도, 필요에 따라서 칩 컨덴서 등의 소형 수동 소자(도시 생략)가 실장된다.
배선 기판(2)의 이면은 몰드 수지(5)로 덮여져 있지 않고, 메모리 카드(1A)의 이면측에 노출되어 있다. 도 2에 도시한 바와 같이, 배선 기판(2)의 이면에는, 복수의 외부 접속 단자(23)가 형성되어 있다. 외부 접속 단자(23)는 전원 단자(Vcc), 접지 단자(Vss) 및 데이터 입출력 단자로 이루어지고, 후술하는 바와 같이 배선 기판(2)의 이면 배선(21), 비어 홀(22) 및 표면 배선(20) 등을 통하여 컨트롤러 칩(3)에 접속되어 있다.
외부 접속 단자(23)는 메모리 카드(1A)를 휴대 전화기의 카드 슬롯에 꽂을 때에 선단부로 되는 한 변(짧은 변)의 근방에 형성되고, 이 짧은 변 방향으로 배치되어 있다. 따라서, 메모리 카드(1A)를 휴대 전화기의 카드 슬롯에 장착하면, 카드 슬롯에 내장된 커넥터의 단자와 외부 접속 단자(23)가 접촉하여, 메모리 카드(1A)와 휴대 전화기 사이에서 신호의 교환이나 전원의 공급이 행해진다. 또한, 본 실시 형태의 메모리 카드는, 단일 전원(예를 들면 3.3V)에 의해 동작하는 사양으로 되어 있지만, 복수의 전원(예를 들면 1.8V와 3.3V)에 의해 동작시킬 수도 있다. 이 경우에는, 최상층의 메모리 칩 M4의 표면 상에 별도 전원 제어용 칩이 실장된다.
<적층 단면 구조>
전술한 바와 같이, 메모리 칩 M1∼M4의 각각은, 그 긴 변을 배선 기판(2)의 긴 변과 동일한 방향을 향한 상태로 배선 기판(2)의 표면 상에 적층되어 있다. 도 3에 도시한 바와 같이, 최하층의 메모리 칩 M1은 패드(6)가 형성되어 있는 측의 짧은 변이 메모리 카드(1A)의 후단부(메모리 카드(1A)를 휴대 전화기의 카드 슬롯에 꽂을 때의 후단부)에 위치하도록 배치되어 있다. 메모리 카드(1A)의 후단부에 위치하는 배선 기판(2)의 한 변(짧은 변) 근방에는 복수의 패드(9)가 형성되어 있고, 이들 패드(9)와 메모리 칩 M1의 패드(6)는 Au 와이어(13)에 의해 전기적으로 접속되어 있다. 즉, 최하층의 메모리 칩 M1은 배선 기판(2)의 패드(9)와 겹치지 않도록, 메모리 카드(1A)의 선단부 방향으로 소정 거리 어긋나게 한 상태로 배선 기판(2) 상에 실장되어 있다.
한편, 메모리 칩 M1 상에 적층된 3매의 메모리 칩 M2∼M4는 메모리 칩 M1과는 반대로, 패드(6)가 형성되어 있는 측의 짧은 변이 메모리 카드(1A)의 선단부에 위치하도록 배치되어 있다. 그리고, 메모리 칩 M2는 하층의 메모리 칩 M1의 패드(6)가 노출되도록, 메모리 카드(1A)의 선단부 방향으로 소정 거리 어긋나게 한 상태로 메모리 칩 M1 상에 실장되어 있다. 마찬가지로, 메모리 칩 M3, M4는 메모리 칩 M2의 패드(6) 및 메모리 칩 M3의 패드(6)가 각각 노출되도록, 메모리 카드(1A)의 후단부 방향으로 소정 거리만큼 어긋나게 한 상태로 적층되어 있다.
메모리 칩 M1∼M4를 상기한 바와 같이 적층한 경우, 메모리 칩 M1, M2, M3의 각각의 일단(메모리 카드(1A)의 선단부측의 일단)은 배선 기판(2)의 단부보다도 외측으로 비어져 나오게 된다. 그러나, 전술한 바와 같이 메모리 카드(1A)의 선단부 측은 몰드 수지(5)에 테이퍼 가공이 실시되고, 몰드 수지(5)의 두께 방향의 중앙부가 상부 및 하부보다도 가로 방향으로 튀어나와 있으므로, 메모리 칩 M1, M2, M3의 각각의 단부가 배선 기판(2)의 단부로부터 비어져 나와도, 몰드 수지(5)의 외부에 노출되는 일은 없다.
도 4의 (a), (b)는 4매의 메모리 칩 M1∼M4를 상기와는 상이한 방법으로 적층하고, 메모리 카드(1A)의 몰드 수지(5)와 동일 치수의 몰드 수지(5)에 의해 밀봉한 메모리 카드의 단면을 도시하고 있다.
도 4의 (a)는 메모리 칩 M1, M3과 메모리 칩 M2, M4를 서로 반대 방향으로 배치하고, 메모리 칩 M1∼M4를 배선 기판(2)의 긴 변 방향으로 교대로 어긋나게 하여 적층한 예이다. 이 경우, 배선 기판(2A)에는 메모리 카드(1A)의 선단부측과 후단부측에 각각 패드(9)를 형성할 필요가 있으므로, 본 실시 형태의 배선 기판(2)에 비해 긴 변 방향의 치수가 길어져, 몰드 수지(5)의 외측에 노출되게 된다.
도 4의 (b)는 4매의 메모리 칩 M1∼M4를 동일한 방향으로 배치하고, 메모리 칩 M2∼M4의 각각의 패드(6)가 노출되도록, 메모리 카드의 후단부 방향으로 소정 거리 어긋나게 하여 적층한 예이다. 이 경우, 배선 기판(2B)은, 본 실시 형태의 배선 기판(2)과 동일 치수이어도 되지만, 최하층의 메모리 칩 M1의 일단(메모리 카드의 선단부측)부터 최상층의 메모리 칩 M4의 타단(메모리 카드의 후단부측)까지의 거리가 길어지므로, 메모리 칩 M1∼M4가 몰드 수지(5)의 외측에 노출되게 된다.
이에 대해, 본 실시 형태에서는 최하층의 메모리 칩 M1이 배선 기판(2)의 한쪽의 짧은 변측에 형성된 패드(9)와 접속되고, 최하층보다 위의 메모리 칩 M2∼M4 는 배선 기판(2)의 짧은 변측의 패드(9)와는 접속되어 있지 않은 구조로 되어 있다. 즉, 최하층보다 위의 메모리 칩 M2∼M4는 배선 기판(2)의 한쪽의 긴 변측에 형성된 패드(9)와, 메모리 칩 M4 상에 설치된 인터포저(4)를 통하여 접속되어 있다. 이에 의해, 배선 기판(2)의 2개의 짧은 변에 패드(9)를 형성한 경우에 비해, 한 변분의 패드 면적의 삭감이 가능하게 된다. 또한, 배선 기판(2)의 한 변의 긴 변측에 패드(9)를 형성함으로써, 최하층보다 위의 메모리 칩 M2∼M4와의 접속이 가능하게 된다.
또한, 배선 기판(2)의 한쪽의 짧은 변측과 한 변의 긴 변측에 패드(9)를 형성함으로써, 짧은 변측의 2변에 패드를 형성한 경우에 비해, 짧은 변과 긴 변에 동일한 정도의 치수 여유를 갖고, 배선 기판(2)과 메모리 칩 M1∼M4의 사이즈를 근접시키는 것이 가능하게 된다.
또한, 본 실시 형태에서는 최하층의 메모리 칩 M1의 패드(6)가 배선 기판(2)의 한쪽의 짧은 변측에 배치되도록 하고, 최하층 이외의 메모리 칩 M2∼M4의 패드(6)가 배선 기판(2)의 다른 쪽의 짧은 변측으로 되도록 적층하고 있다. 또한, 배선 기판(2)으로부터 본 경우, 아래로부터 제1 층째와 제2 층째의 메모리 칩 M1, M2를 도 3의 우방향으로 순차적으로 어긋나게 하고, 제3 층째와 제4 층째의 메모리 칩 M3, M4를 반대측(도 3의 좌방향)으로 어긋나게 하고 있다. 4매의 메모리 칩 M1∼M4를 이와 같이 적층함으로써, 4매의 메모리 칩 M1∼M4의 적층 구조의 긴 변 방향의 길이를 작게 할 수 있다. 이에 의해, 메모리 칩 M1∼M4에 형성된 플래시 메모리의 용량 증가에 수반하여 칩 사이즈가 증가한 경우에도, 4매의 메모리 칩 M1∼ M4를 적층하여 메모리 카드(1A)에 수용하는 것이 가능하게 되므로, 메모리 카드(1A)의 대용량화를 추진할 수 있다.
또한, 본 실시 형태에서는, 도 3에 도시한 바와 같이, 메모리 카드(1A)의 측면의 외형이 좌우 대칭이 아니다. 즉, 도 3의 우측 측면에 테이퍼부를 갖고, 이 테이퍼부에 상층의 메모리 칩 M2가 연장되어 있다. 한편, 도 3의 좌측 측면(테이퍼가 없는 부분)에는, 우측과 같이는 연장되어 있지 않다. 이와 같이, 테이퍼부에 메모리 칩 M2를 배치할 수 있음으로써, 적층할 때의 어긋남에 의한 길이 확대의 영향을 흡수할 수 있다.
<인터포저와의 접속 관계>
도 5는 컨트롤러 칩(3), 인터포저(4), 메모리 칩 M1∼M4, 배선 기판(2)의 접속 관계를 도 1보다도 더 상세하게 도시한 개략 평면도이다.
도 6은 컨트롤러 칩(3), 인터포저(4), 메모리 칩 M1∼M4, 배선 기판(2)의 접속 관계를 나타내는 블록도이다. 또한, 도면의 간단화를 위해, 패드(6∼9) 및 그에 접속되는 신호 배선은, 그들 일부만이 도시되어 있다. 전원용의 외부 접속 단자(23V)는 간략화를 위해, Vcc와 Vss 중 한쪽만을 도시하고 있지만, 실제로는 Vcc와 Vss의 2개가 설치되어 있다. 또한, 도면에 도시된 「메모리 공통」이란, 각 메모리 칩에 각각 공통으로 주어지는 것을 의미하고 있고, 「메모리 고유」란, 복수의 메모리 칩 중 어느 하나에 주어지는 것을 의미하고 있다.
도 7은, 인터포저(4)를 도시하지 않고, 각 칩 사이의 접속 관계를 나타낸 것이다. Vcc와 GND(Vss)는 컨트롤러 칩(3) 및 메모리 칩 M1∼M4에 공통으로 주어져 있다. 컨트롤러 칩(3)과의 사이에서 커맨드 신호나 어드레스 신호나 데이터 신호용으로 이용되는 I/Ob는, 각 메모리 칩 M1∼M4와 컨트롤러 칩(3)에 접속되어 있다. 또한, 컨트롤러 칩(3)으로부터의 Select 신호(1∼4)에 의해, 메모리 칩 M1∼M4의 어느 하나가 선택된다. 여기서, 상기한 「메모리 공통」에 대응하는 것이 I/Ob이며, 「메모리 고유」에 대응하는 것이 Select이다.
다음으로, 도 5를 이용하여 상기의 접속 관계를 설명한다. 메모리 칩 M1∼M4 및 컨트롤러 칩(3)에는 인터포저(4)를 통하여 전원(Vcc, Vss)이 공급되고 있다. 즉, 인터포저(4)의 표면 배선(15a1)에 의해, 컨트롤러 칩(3)의 전원 패드(7a1)와 메모리 칩 M2∼M4의 전원 패드(6a1)가 접속되어 있다.
표면 배선(15a1)은 비어 홀(17)을 통하여 이면 배선(16a1) 및 표면 배선(15a2)에 접속되고, 또한 Au 와이어(12) 등을 통하여 배선 기판(2)의 표면 배선(20a)에 접속되어 있다. 표면 배선(20a)은 메모리 칩 M1의 전원 패드(9a1)에 접속되고, 또한 도 2에 도시한 배선 기판(2)의 이면의 외부 접속 단자(23)(전원 단자)에 접속되어 있다.
메모리 칩 M1∼M4의 각각은, 커맨드 신호, 어드레스 신호 및 데이터 신호에 이용되는 메모리 공통 신호용 패드(6a2) 및 칩 선택 신호에 이용되는 칩 셀렉트용 패드(메모리 고유 신호용 패드)(6b)를 구비하고 있다. 인터포저(4)의 한쪽의 긴 변의 근방에는, 메모리 공통 신호용 패드(8a2) 및 칩 셀렉트용 패드(메모리 고유 신호용 패드)(8b)가 배치되어 있다.
4매의 메모리 칩 M1∼M4 중, 최하층의 메모리 칩 M1을 제외하는 메모리 칩 M2∼M4의 각각의 메모리 공통 신호용 패드(6a2)는 Au 와이어(11)를 통하여 서로 접속되고, 인터포저(4)의 메모리 공통 신호용 패드(8a2)를 통하여, 컨트롤러 칩(3)의 메모리 공통 제어 패드(7a2)에 접속되어 있다. 또한, 메모리 칩 M2∼M4의 각각의 칩 셀렉트용 패드(6b)는 Au 와이어(11) 및 인터포저(4)의 칩 셀렉트용 패드(8b)를 통하여, 컨트롤러 칩(3)의 메모리 고유 제어 패드(7b)에 접속되어 있다.
한편, 메모리 칩 M1의 메모리 공통 신호용 패드(6a)는 Au 와이어(12, 13), 배선 기판(2)의 메모리 공통 신호용 패드(9a2) 및 배선 기판(2)의 긴 변을 따라서 형성된 표면 배선(20)을 통하여 인터포저(4)의 메모리 공통 신호용 패드(8a3)에 접속되어 있다. 이 메모리 공통 신호용 패드(8a3)는 인터포저(4)의 한쪽의 짧은 변의 근방에 배치되고, 표면 배선(15), 비어 홀(17) 및 이면 배선(16)을 통하여, 메모리 공통 신호용 패드(8a2) 및 컨트롤러 칩(3)의 메모리 공통 제어 패드(7a)에 접속되어 있다.
또한, 메모리 칩 M1의 칩 셀렉트용 패드(6b)는 Au 와이어(12, 13), 배선 기판(2)의 칩 셀렉트용 패드(메모리 고유 신호용 패드)(9b) 및 배선 기판(2)의 긴 변을 따라서 형성된 표면 배선(20)을 통하여 인터포저(4)의 칩 셀렉트용 패드(8b)에 접속되어 있다. 이 칩 셀렉트용 패드(8b)는 인터포저(4)의 한쪽의 짧은 변 근방에 배치되고, 표면 배선(15)을 통하여 컨트롤러 칩(3)의 메모리 고유 제어 패드(7b)에 접속되어 있다.
인터포저(4)의 한쪽의 짧은 변의 근방에는, 상기 메모리 칩 M1에 접속된 메모리 공통 신호용 패드(8a3) 및 칩 셀렉트용 패드(8b)와 함께, 외부 입출력용 패 드(8c)가 형성되어 있다. 또한, 컨트롤러 칩(3)의 외부 입출력용 패드(7c)는 인터포저(4)의 외부 입출력용 패드(8c), 배선 기판(2)의 표면 배선(20), 비어 홀(22) 및 이면 배선(21)을 통하여 외부 접속 단자(23)에 접속되어 있다.
이와 같이, 본 실시 형태에서는 인터포저(4)의 긴 변의 한 변을 적층된 제2 층 이상의 메모리 칩 M2∼M4와의 접속에 사용하고, 인터포저(4)의 긴 변의 다른 변을 컨트롤러 칩(3)과의 접속에 사용하고 있다. 또한, 인터포저(4)의 짧은 변의 한 변을 배선 기판과의 접속에 이용하고 있다. 보다 상세하게 설명하면, 제1 층의 메모리 칩 M1과 컨트롤러 칩(3)과의 접속, 컨트롤러 칩(3)이나 메모리 칩 M2∼M4의 전원 접속, 배선 기판(2)의 이면의 외부 접속 단자(23)와의 접속에 인터포저의 짧은 변의 한 변이 이용되고 있다.
이와 같이, 인터포저(4)의 각 변을 각각의 접속 상대로 나누어 이용함으로써, 인터포저(4)를 유효하게 사용하고 있다. 또한, 배선 기판(2)과의 접속에 이용되는 패드가 배열된 인터포저(4)의 변(여기서는 짧은 변)을, 패드가 형성된 다른 변보다도, 대응하는 메모리 칩의 변에 근접하도록 구성하고 있다. 이에 의해, 단차가 큰 인터포저(4)와 배선 기판(2)을 접속하는 와이어 길이를 짧게 할 수 있으므로, 접속의 안정성을 도모할 수 있다.
<인터포저와 칩 셀렉트>
도 8의 (a)는 인터포저(4)의 칩 셀렉트용 패드(8b)와, 메모리 칩 M2∼M4의 각각의 칩 셀렉트용 패드(6b)와의 접속부를 확대한 평면도이다. 전술한 바와 같이, 컨트롤러 칩(3)과 메모리 칩 M1∼M4 사이에 인터포저(4)를 설치한 경우에는, 인터포저(4)의 패드(8)의 피치나 레이아웃을 적절하게 변경할 수 있다.
따라서, 예를 들면 도 8의 (a)에 도시한 바와 같이, 메모리 칩 M4에 접속되는 칩 셀렉트용 패드(8b)를 한가운데에 배치하고, 메모리 칩 M2, M3에 접속되는 칩 셀렉트용 패드(8b)를 그 양측에 배치하면, Au 와이어(11)끼리의 피치가 넓어지므로, 그들의 단락을 억제할 수 있다.
한편, 도 8의 (b)에 도시한 바와 같이, 컨트롤러 칩(3)의 메모리 고유 제어 패드(7b)와 메모리 칩 M2∼M4의 각각의 칩 셀렉트용 패드(6b)를 직접 접속하는 경우에는, 메모리 고유 제어 패드(7b)끼리의 피치가 좁고, 또한 그들의 레이아웃을 변경할 수도 없으므로, Au 와이어(11)끼리의 피치가 좁아져, 그들의 단락이 생기기 쉬워진다. 이와 같이, 컨트롤러 칩(3)과 메모리 칩 M2∼M4 사이에 인터포저(4)를 설치하는 것은, Au 와이어(11)끼리의 단락 방지에도 효과가 있다.
<실시 형태 2>
<메모리 칩의 적층 방법>
이 실시 형태에서는, 실시 형태 1과 서로 다른 4매의 메모리 칩의 적층 방법을 나타낸다. 메모리 칩 M1∼M4를 도 9, 도 10 또는 도 11에 도시한 바와 같이 배치하여 적층한 경우에도, 4매의 메모리 칩 M1∼M4의 긴 변 방향의 길이를 작게 할 수 있다.
<도 9의 적층 구조>
도 9에 도시한 적층 방법의 경우, 메모리 칩 M1, M3은 패드(6)가 형성되어 있는 측의 짧은 변이 메모리 카드(1A)의 후단부에 위치하도록 배치되고, 메모리 칩 M2, M4는 패드(6)가 형성되어 있는 측의 짧은 변이 메모리 카드(1A)의 선단부에 위치하도록 배치되어 있다.
또한, 배선 기판(2)에 대해, 메모리 칩 M1, M2는 도면의 우측에 적층되어 있다. 메모리 칩 M3은 배선 기판(2)과 거의 겹치도록, 메모리 칩 M1, M2보다도 도면의 좌측에 적층되어 있고, 메모리 칩 M4는 메모리 칩 M3에 대해, 도면의 우측에 적층되어 있다.
메모리 칩 M1은 배선 기판(2)과 와이어(13)를 통하여 접속되어 있다. 메모리 칩 M2, M4는 인터포저(4)와 도면의 우측에서 접속되어 있고, 메모리 칩 M3은 인터포저(4)와 도면의 좌측에서 접속되어 있다. 인터포저(4)는 배선 기판(2)의 긴 변측에서 와이어(12)를 통하여 접속되어 있다.
이 경우에는, 메모리 칩 M1, M3과 인터포저(4)를 접속하는 Au 와이어(11)의 길이, 및 메모리 칩 M2, M4와 인터포저(4)를 접속하는 Au 와이어(11)의 길이를 각각 짧게 하기 위해, 메모리 칩 M1∼M4의 긴 변 방향을 따른 인터포저(4)의 길이를 실시 형태 1에 비해 길게 하고 있다.
또한, 이 경우에는 인터포저(4)의 면적이 커지므로, 컨트롤러 칩(3)은 인터포저(4)의 표면에 실장된다. 이 적층 구조에서는 와이어(11)를 도면의 좌우 양측에 분산시킬 수 있다.
<도 10의 적층 구조>
도 10에서는, 메모리 칩 M1과 배선 기판(2)이 거의 겹치도록 배치되어 있다. 메모리 칩 M2는 메모리 칩 M1을 통하여 인터포저(4)에 접속되어 있고, 메모리 칩 M3, M4는 메모리 칩 M1, M2와는 반대측의 변에서 인터포저(4)와 접속되어 있다. 그 밖의 도 9의 적층 구조와 마찬가지의 부분은 설명을 생략한다.
이 적층 구조에서는, 메모리 칩 M1과 배선 기판(2)이 직접 접속되지 않으므로, 배선 기판(2)의 짧은 변측에 메모리 칩 M1과 직접 접속되는 패드를 형성하지 않아도 된다.
<도 11의 적층 구조>
도 11에서는, 메모리 칩 M1, M2가 도면의 좌측에서 배선 기판(2)과 접속되고, 메모리 칩 M3, M4가 도면의 우측에서 인터포저(4)와 접속되어 있다.
이 적층 구조에서는, 2매의 메모리 칩 M1, M2가 배선 기판(2)과 직접 접속되므로 인터포저(4)와 3매 이상의 메모리 칩이 접속하는 구조에 비해, 인터포저(4)의 접속이 복잡하게 되지 않는다.
본 실시 형태의 적층 방법 및 도 9∼도 11에 도시한 적층 방법의 공통점은, 메모리 칩 M2∼M4 중의 2매 또는 3매를 최하층의 메모리 칩 M1의 긴 변 방향으로 소정 거리 어긋나게 한 상태로 적층하는 것, 및 일부의 메모리 칩 M3, M4가 인터포저(4)를 통하여 배선 기판(2)과 접속되어 있는 점에 있다. 또한, 도 9, 도 10의 공통점은, 도면의 좌우 양측으로부터 인터포저(4)에 접속되어 있는 점에 있다.
<실시 형태 3>
도 12는, 본 실시 형태의 메모리 카드를 도시하는 단면도이다. 이 메모리 카드(1B)는 배선 기판(2)의 표면 상에 8매의 메모리 칩 M1∼M8을 하층으로부터 M1∼M8의 순으로 적층한 것이다.
메모리 칩 M1∼M8은, 모두 한 변(짧은 변) 근방에 복수의 패드(6)가 형성되어 있다. 최상층의 메모리 칩 M8의 표면 상에는 인터포저(4)가 실장되고, 인터포저(4)의 표면 상에는 컨트롤러 칩(3)이 실장되어 있다. 인터포저(4)의 2개의 짧은 변의 근방에는 복수의 패드(8)가 형성되어 있고, 이들 패드(8)와 메모리 칩 M3∼M8의 패드(6)는 Au 와이어(11)에 의해 접속되어 있다.
한편, 최하층의 메모리 칩 M1 및 그 위의 메모리 칩 M2는 Au 와이어(13)를 통하여 배선 기판(2)의 표면 배선(도시 생략)에 접속되어 있다. 이 표면 배선은 배선 기판(2)의 한쪽의 긴 변을 따라서 형성되어 있고, Au 와이어(12)를 통하여 인터포저(4)의 패드(도시 생략)에 접속되고, 또한 Au 와이어(10)를 통하여 컨트롤러 칩(3)에 접속되어 있다. 도시는 하지 않지만, Au 와이어(12)의 일단이 접속되는 인터포저(4)의 패드는 인터포저(4)의 긴 변을 따라서 형성되어 있다.
또한, 인터포저(4)의 긴 변을 따라서 형성된 상기 패드의 일부는 Au 와이어(12)를 통하여 배선 기판(2)의 표면 배선(도시 생략)에 접속되고, 또한 이 표면 배선 및 도시하지 않은 비어 홀 및 이면 배선을 통하여 외부 접속 단자(23)에 접속되어 있다.
도 12에 도시한 예에서는, 하층의 2매의 메모리 칩 M1, M2를 배선 기판(2)의 표면 배선을 통하여 인터포저(4)에 접속하고, 상층의 메모리 칩 M3∼M8은 표면 배선을 통하지 않고 인터포저(4)에 접속하였지만, 하층의 3매의 메모리 칩 M1∼M3을 배선 기판(2)의 표면 배선을 통하여 인터포저(4)에 접속하고, 상층의 메모리 칩 M4∼M8은 표면 배선을 통하지 않고 인터포저(4)에 접속하여도 된다.
여기서는, 배선 기판(2)의 표면에 8매의 메모리 칩 M1∼M8을 적층하는 경우의 적층 방법에 대해 설명하였지만, 일반적으로 배선 기판의 표면에 복수매의 메모리 칩을 적층하는 경우, 메모리 칩의 매수를 n매(단, n은 4 이상)로 하면, 동일 방향으로 연속해서 어긋나게 하는 메모리 칩의 매수를 (n/2)매 이하이고, 또한 2매 이상으로 함으로써, 메모리 칩이 적층된 길이를 작게 할 수 있다.
예를 들면 본 실시 형태와 같이, 배선 기판(2)의 표면에 8매의 메모리 칩 M1∼M8을 적층하는 경우에는, 동일 방향으로 연속해서 어긋나게 하는 메모리 칩의 매수를 4매보다도 적고, 또한 2매 이상으로 하면 된다. 도면에 도시한 예에서는, 3매의 메모리 칩 M1∼M3이 메모리 카드(1B)의 선단부 방향으로 어긋나게 하여 배치되고, 그 상부의 3매의 메모리 칩 M4∼M6이 메모리 카드(1B)의 후단부 방향으로 어긋나게 하여 배치되고, 또한 그 상부의 2매의 메모리 칩 M7, M8이 메모리 카드(1B)의 선단부 방향으로 어긋나게 하여 배치되어 있다. 또한, 연속해서 복수매 어긋나게 한 메모리 칩 중(그룹 중)의 최상층의 메모리 칩은, (그룹 중) 패드가 형성되는 변이 다른 메모리 칩과 반대로 된다. 즉, 메모리 칩 M3과 메모리 칩 M1, M2는 패드의 변이 반대이며, 메모리 칩 M6과 메모리 칩 M4, M5도 패드의 변이 반대로 되어 있다.
또한, 모든 메모리 칩 중 최상층의 메모리 칩, 인터포저(4)에 가장 근접한 메모리 칩에 대해서는 반대이어도 되고 그렇지 않아도 된다. 도면에 도시한 예에서는, 메모리 칩 M8과 메모리 칩 M7을 반대로 하고 있지 않다.
예를 들면 도 13에 도시한 바와 같이, 메모리 칩 M1∼M4를 하나씩 교대로 어 긋나게 하는 적층 방법에서는, 메모리 칩 M1의 패드(6)의 상방에 2개 위의 메모리 칩 M3이 겹치므로, 메모리 칩 M1의 패드(6)에 Au 와이어(13)를 본딩한 후부터가 아니면 메모리 칩 M3을 적층할 수 없다. 한편, 동일 방향으로 연속해서 어긋나게 하는 메모리 칩의 매수를 (n/2)매보다 많게 하면, 적층한 메모리 칩의 길이가 길어지게 된다.
이와 같이, 인터포저(4)를 이용한 적층 구조로 함으로써, 메모리 칩을 적층하였을 때의 길이를 짧게 할 수 있다.
<실시 형태 4>
최근, 휴대 전화기용의 메모리 카드는 마이크로 SD 카드(micro SD card)로 대표되는 바와 같이, 소형화ㆍ박형화가 추구되고 있다. 그러나, 그 한편 메모리 카드에 수용되는 메모리 칩에는 대용량화가 추구되고 있으므로, 메모리 칩의 사이즈를 메모리 카드의 배선 기판의 사이즈에 끝없이 근접시키고, 또한 복수매의 메모리 칩을 적층함으로써 대용량화를 도모하고 있다. 이에 대해, 메모리 카드에 수용되는 컨트롤러 칩은 1매의 반도체 웨이퍼로부터 취득할 수 있는 매수를 늘리기 위해, 칩 사이즈가 작아지는 경향이 있고, 메모리 칩과의 치수차가 점차로 커지고 있다. 또한, 컨트롤러 칩은 메모리 칩에 비해 패드(본딩 패드)의 수가 많기 때문에, 칩 사이즈가 작아지면, 종래에는 칩의 1변 또는 2변을 따라서 배치되었던 패드를, 칩의 3변 또는 4변을 따라서 배치해야만 한다.
이와 같은 이유로부터, 마이크로 SD 카드와 같은 소형ㆍ박형 메모리 카드에서는, 배선 기판 상에 와이어 본딩용의 패드를 배치하는 스페이스가 매우 좁아져, 컨트롤러 칩과 배선 기판을 와이어에 의해 접속하는 것이 곤란하게 되어 왔다.
또한, 컨트롤러 칩의 3변 또는 4변을 따라서 패드가 배치되게 되면, 컨트롤러 칩과 다른 부품(배선 기판이나 메모리 카드)을 와이어에 의해 접속할 때, 다른 부품의 패드의 위치에 따라서는 와이어를 주회하는 것이 곤란하게 된다. 또한, 컨트롤러 칩과 다른 부품을 와이어에 의해 접속할 수 있었다고 하여도, 와이어 길이가 길어지기 때문에, 본딩이 불안정하게 된다고 하는 문제나, 와이어의 루프 높이를 낮게 할 수 없으므로 메모리 카드의 박형화가 곤란하게 된다고 하는 문제가 생긴다.
본 실시 형태 및 이에 계속되는 실시 형태는, 이들 과제를 해결하기 위해 이루어진 것이다. 이하, 마이크로 SD 카드에 적용한 실시 형태에 대해, 상세하게 설명한다. 도 15의 (a)는 본 실시 형태의 메모리 카드의 외관(표면측)을 도시하는 평면도, 도 15의 (b)는 이 메모리 카드의 측면도, 도 15의 (c)는 이 메모리 카드의 외관(이면측)을 도시하는 평면도, 도 16은 이 메모리 카드의 배선 기판을 도시하는 평면도, 도 17은 이 메모리 카드의 배선 기판을 도시하는 단면도이다.
본 실시 형태의 메모리 카드(1B)는 합성 수지제의 캡(30)과, 이 캡(30)에 수용된 배선 기판(2C)으로 구성되어 있고, 그 외형 치수는 긴 변×짧은 변이 15㎜×11㎜, 두께는 돌기(31)가 형성된 부분을 제외하고 1.0㎜이다. 도시는 하지 않지만, 메모리 카드(1B)의 표면으로 되는 캡(30)의 표면에는 제품명, 제조 메이커, 기억 용량 등이 인쇄되어 있다. 돌기(31)는 메모리 카드(1B)를 휴대 전화기의 카드 슬롯에 꽂을 때에 후단부로 되는 캡(30)의 한 변(짧은 변)을 따라서 형성되어 있 다. 이 돌기(31)를 형성함으로써, 메모리 카드(1B)를 카드 슬롯에 삽입하거나, 카드 슬롯으로부터 빼내거나 하는 작업이 용이하게 된다.
캡(30)에 수용된 배선 기판(2C)은 글래스 에폭시 수지를 주체로 하여 구성되어 있고, 그 주면(표면) 상에는 2매의 메모리 칩 M1, M2와, 1매의 컨트롤러 칩(3)과, 1매의 인터포저(4)가 실장되어 있다. 또한, 배선 기판(2C)의 주면 상에는, 필요에 따라서 칩 컨덴서(24) 등의 소형 수동 소자가 실장된다.
도 17에 도시한 바와 같이, 배선 기판(2C)의 주면은, 상기 메모리 칩 M1, M2, 컨트롤러 칩(3) 및 인터포저(4)를 밀봉하는 몰드 수지(5)에 의해 피복되어 있다. 몰드 수지(5)는, 예를 들면 석영 필러가 첨가된 열 경화성 에폭시 수지로 구성되어 있다. 배선 기판(2C)의 두께는, 0.2㎜ 정도이며, 배선 기판(2C)과 몰드 수지(5)를 합친 두께는, 0.7㎜ 정도이다.
배선 기판(2C)의 이면은 캡(30)으로 덮여져 있지 않고, 메모리 카드(1B)의 이면측에 노출되어 있다. 도 15의 (c)에 도시한 바와 같이, 배선 기판(2C)의 이면에는 8개의 외부 접속 단자(23)가 형성되어 있다. 이들 외부 접속 단자(23)는, 예를 들면 1개의 전원 단자(Vdd), 1개의 접지 단자(Vss), 1개의 커맨드 단자(CMD), 1개의 클럭 단자(CLK) 및 4개의 데이터 입출력 단자(I/O)로 이루어진다. 이들 외부 접속 단자(23)는, 상기 실시 형태 1의 메모리 카드(1A)와 동일하게, 배선 기판(2C)에 형성된 도시하지 않은 이면 배선, 비어 홀 및 표면 배선 등을 통하여 인터포저(4)에 접속되고, 인터포저(4)를 통하여 컨트롤러 칩(3) 및 메모리 칩 M1, M2에 전기적으로 더 접속되어 있다. 또한, 이들 외부 접속 단자(23)는, 상기 실시 형태 1의 메모리 카드(1A)에 형성된 외부 접속 단자(23)와 동일하게, 메모리 카드(1B)를 휴대 전화기의 카드 슬롯에 꽂을 때에 선단부로 되는 한 변(짧은 변)을 따라서 배치되어 있다. 따라서, 메모리 카드(1B)를 휴대 전화기의 카드 슬롯에 장착하면, 카드 슬롯에 내장된 커넥터의 단자와 외부 접속 단자(23)가 접촉하여, 메모리 카드(1B)와 휴대 전화기 사이에서 신호의 교환이나 전원의 공급이 행해진다.
도 16에 도시한 바와 같이, 배선 기판(2C)의 주면 상에 실장된 2매의 메모리 칩 M1, M2는, 그들의 긴 변이 배선 기판(2C)의 긴 변과 동일한 방향을 향하도록, 배선 기판(2C) 상에 실장되어 있고, 배선 기판(2C)은 그 긴 변이 메모리 카드(1B)의 긴 변과 동일한 방향을 향하도록 배치되어 있다. 메모리 칩 M1, M2의 각각의 주면의 한 변(짧은 변) 근방에는, 칩 내의 기억 셀(회로)부와 접속된 복수의 패드(단자)(6)가 형성되어 있고, 메모리 칩 M1, M2의 각각은, 이들 패드(6)가 형성된 측의 짧은 변이 메모리 카드(1B)의 선단부에 위치하도록 배치되어 있다. 따라서, 메모리 칩 M1 상에 적층된 메모리 칩 M2는, 하층의 메모리 칩 M1의 패드(6)가 노출되도록, 또한 메모리 칩 M1의 후단부가 메모리 카드(1B)의 후단부를 초과하지 않을 정도로 메모리 카드(1B)의 후단부 방향으로 어긋나게 한 상태로 메모리 칩 M1 상에 실장되어 있다.
메모리 칩 M1, M2의 각각의 주면에는, 예를 들면 8기가 비트의 기억 용량을 갖는 전기적으로 소거 및 기입 가능한 불휘발성 메모리(플래시 메모리)가 형성되어 있다. 따라서, 2매의 메모리 칩 M1, M2를 탑재한 본 실시 형태의 메모리 카드(1B)는, 8기가 비트×2=16기가 비트(2GB)의 기억 용량을 갖게 된다.
상층의 메모리 칩 M2 상에는 인터포저(4)가 실장되어 있다. 인터포저(4)는, 예를 들면 2층의 배선이 형성된 두께 0.09㎜ 정도의 글래스 에폭시 수지 기판 등으로 구성되어 있다. 이 인터포저(4)는 메모리 칩 M1, M2의 짧은 변보다도 약간 짧은 긴 변을 갖고 있고, 이 긴 변의 한쪽이 메모리 칩 M2의 패드(6)의 근방에 위치하도록, 메모리 칩 M2 상에 실장되어 있다. 인터포저(4)의 상기 긴 변의 근방에는 복수의 패드(8)가 일렬로 형성되어 있고, 이들 패드(8)와 메모리 칩 M2의 패드(6)는 Au 와이어(11)를 통하여 전기적으로 접속되어 있다. 또한, 하층의 메모리 칩 M1의 패드(6)와 상층의 메모리 칩 M2의 패드(6)는 Au 와이어(11)를 통하여 전기적으로 접속되어 있다. 즉, 2매의 메모리 칩 M1, M2는 Au 와이어(11)를 통하여 서로 전기적으로 접속되고, 또한 인터포저(4)와 전기적으로 접속되어 있다. 메모리 칩 M1, M2와 인터포저(4)를 Au 와이어(11)에 의해 전기적으로 접속하는 경우, 상기한 바와 같이 인터포저(4)의 패드(8)를 메모리 칩 M2의 패드(6)의 근방에 배치함으로써, Au 와이어(11)의 길이를 짧게 할 수 있으므로, Au 와이어(11)의 루프 높이를 낮게 할 수 있다.
인터포저(4) 상에는, 컨트롤러 칩(3)이 실장되어 있다. 컨트롤러 칩(3)은 직사각형의 실리콘 칩으로 이루어지고, 그 두께는 0.1㎜ 정도이다. 이 컨트롤러 칩(3)에는, 그 주면의 3변을 따라서 복수의 패드(7)가 형성되어 있다. 한편, 인터포저(4)에는 컨트롤러 칩(3)의 복수의 패드(7)를 따르도록 복수의 패드(8)가 형성되어 있고, 이들 패드(8)와 컨트롤러 칩(3)의 패드(7)가 Au 와이어(10)를 통하여 전기적으로 접속되어 있다.
컨트롤러 칩(3)과 인터포저(4)를 Au 와이어(10)에 의해 전기적으로 접속하는 경우, 상기한 바와 같이 인터포저(4) 상에 컨트롤러 칩(3)을 실장하고, 컨트롤러 칩(3)의 근방에 인터포저(4)의 패드(8)를 배치함으로써, 3변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)과 인터포저(4)를 전기적으로 접속하는 Au 와이어(10)의 길이를 짧게 할 수 있으므로, Au 와이어(10)의 루프 높이를 낮게 할 수 있다.
배선 기판(2C)의 주면에는, 그 긴 변의 한쪽을 따라서 복수의 패드(9)가 형성되어 있다. 도시는 하지 않지만, 이들 패드(9)는, 상기 실시 형태 1의 메모리 카드(1A)와 동일하게, 배선 기판(2C)에 형성된 표면 배선, 비어 홀 및 이면 배선을 통하여 외부 접속 단자(23)에 접속되어 있다. 한편, 인터포저(4)에는, 이들 패드(9)의 근방에 복수의 패드(8)가 형성되어 있고, 이들 패드(8)와 배선 기판(2C)의 패드(9)는 Au 와이어(12)를 통하여 전기적으로 접속되어 있다. 배선 기판(2C)과 인터포저(4)를 Au 와이어(12)에 의해 전기적으로 접속하는 경우, 상기한 바와 같이 인터포저(4)의 패드(8)를 배선 기판(2C)의 패드(9)의 근방에 배치함으로써, Au 와이어(12)의 길이를 짧게 할 수 있으므로, Au 와이어(12)의 루프 높이를 낮게 할 수 있다.
도 16에 도시한 바와 같이, 배선 기판(2C)의 긴 변의 한쪽에는, 약간 돌출부가 형성되어 있다. 또한, 배선 기판(2C)의 주면의 대부분은, 메모리 칩 M1, M2에 의해 점유되어 있으므로, 이 돌출 부분을 제외한 영역에는, 패드(9)를 배치할 스페이서가 없다. 따라서, 본 실시 형태의 메모리 카드(1B)는 배선 기판(2C)의 긴 변 의 한쪽에 형성된 약간의 돌출 부분을 이용하여, 거기에 패드(9)와 소형 수동 소자(칩 컨덴서(24))를 배치하고 있다. 그리고, 이 패드(9)의 근방에 인터포저(4)의 패드(8)를 배치하고, Au 와이어(12)를 통하여 패드(9)와 패드(8)를 전기적으로 접속하고 있다.
도 18은, 배선 기판(2C), 메모리 칩 M1, M2, 컨트롤러 칩(3) 및 인터포저(4)의 접속 관계를 모식적으로 나타내는 회로도이다.
인터포저(4)에는, 상기 실시 형태 1의 인터포저(4)와 동일하게 2층의 배선(15, 16)이 형성되어 있다. 그리고, 메모리 칩 M1, M2와 컨트롤러 칩(3)과 배선 기판(2C)은 인터포저(4)의 배선(15, 16)을 통하여 서로 전기적으로 접속되어 있다. 따라서, 상기 실시 형태 1의 메모리 카드(1A)와 동일하게, 인터포저(4)의 패드(8)나 배선(15, 16)의 레이아웃을 변경함으로써, 인터포저(4)에 입출력되는 신호의 순번을 교체하거나, 패드 피치를 변환하거나 할 수 있다. 이에 의해, 배선 기판(2C)에 형성한 배선을 통하여 메모리 칩 M1, M2와 컨트롤러 칩(3)과 배선 기판(2C)을 서로 접속하는 경우에 비해 배선 설계의 자유도가 향상되어, 한정된 면적의 배선 기판(2C) 상에 대면적의 메모리 칩 M1, M2를 실장하는 것이 가능하게 된다.
또한, 전술한 바와 같이, 인터포저(4) 상에 컨트롤러 칩(3)을 실장하고, 인터포저(4)의 패드(8)를 컨트롤러 칩(3)의 근방에 배치함으로써, 3변을 따라서 패드(7)가 형성된 컨트롤러 칩(3)과 인터포저(4)를 전기적으로 접속하는 Au 와이어(10)의 길이를 짧게 할 수 있다. 이에 의해, 몰드 수지(5)와 합친 두께가 0.7㎜ 정도로 매우 얇은 배선 기판(2C) 상에, 메모리 칩 M1, M2와 컨트롤러 칩(3)과 인터 포저(4)를 적층하여 실장하는 것이 가능하게 된다.
인터포저(4)는 2층의 배선을 형성한 글래스 에폭시 수지 기판 이외에도, 예를 들면 2층의 배선을 형성한 실리콘 칩이나 플렉시블 수지 기판 등으로 구성할 수 있다. 또한, 배선 기판(2C), 메모리 칩 M1, M2, 컨트롤러 칩(3)의 상호 접속이 복잡하게 되지 않는 경우에는, 단층 배선 구조의 인터포저를 사용할 수도 있다.
또한, 본 실시 형태에서는 3변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)을 실장하는 경우에 대해 설명하였지만, 4변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)을 실장하는 경우에도 적용할 수 있다. 즉, 도 19 및 도 20에 도시한 바와 같이, 4변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)을 인터포저(4) 상에 실장하고, 인터포저(4)의 패드(8)를 컨트롤러 칩(3)의 패드(7)의 근방에 배치함으로써, 전술한 효과와 마찬가지의 효과를 얻을 수 있다.
본 실시 형태의 메모리 카드(1B)는, 메모리 칩 M1, M2와 컨트롤러 칩(3)이 인터포저(4)의 내측의 닫힌 영역에서 접속되어 있다. 그 때문에, 인터포저(4)에 접속되는 배선 기판(2C)의 패드(9)의 수를 8개(1개의 전원 단자(Vdd), 1개의 접지 단자(Vss), 1개의 커맨드 단자(CMD), 1개의 클럭 단자(CLK) 및 4개의 데이터 입출력 단자(I/O))로 줄이는 것이 가능하게 된다. 이에 의해, 배선 기판(2C)의 긴 변의 한쪽에 형성된 약간의 면적이 돌출된 부분에 패드(9)를 배치하는 것이 가능하게 된다.
또한, 메모리 카드(1B)의 품종에 따라서 메모리 칩 M1, M2나 컨트롤러 칩(3)의 제조 메이커가 변경되거나, 복수로 되거나 한 경우에는, 칩 사이즈나 패드 배치 도 서로 달라진다. 그러나, 이와 같은 경우에도, 상기한 본 실시 형태의 구성에 따르면, 인터포저(4)의 사양을 변경하는 것만으로 품종 대응이 가능하게 되어, 배선 기판(2C)은 품종이 변경되어도 공통으로 사용할 수 있다.
<실시 형태 5>
본 실시 형태는, 상기 실시 형태 4와 동일하게, 마이크로 SD 카드에 적용한 것이다. 도 21은 이 메모리 카드의 배선 기판을 도시하는 평면도, 도 22는 이 메모리 카드의 배선 기판을 도시하는 단면도이다.
상기 실시 형태 4의 메모리 카드(1B)는 인터포저(4) 상에 컨트롤러 칩(3)을 실장하였지만, 본 실시 형태의 메모리 카드는 메모리 칩 M2 상에 컨트롤러 칩(3)과 인터포저(4)를 나란히 실장한 것에 특징이 있다.
도 21에 도시한 바와 같이, 인터포저(4)는 コ자형의 평면 형상을 갖고 있고, 컨트롤러 칩(3)은 인터포저(4)의 コ자형으로 둘러싸여진 영역의 내측에 배치되고, 인터포저(4)와 나란히 실장되어 있다. 인터포저(4)는, 상기 실시 형태 4의 인터포저(4)와 동일하게, 예를 들면 2층의 배선을 형성한 두께 0.09㎜ 정도의 글래스 에폭시 수지 기판 등으로 구성되어 있다.
인터포저(4)는 메모리 칩 M1, M2의 짧은 변보다도 약간 짧은 긴 변을 갖고 있고, 이 긴 변이 메모리 칩 M2의 패드(6)의 근방에 위치하도록, 메모리 칩 M2 상에 실장되어 있다. 인터포저(4)의 긴 변의 근방에는 복수의 패드(8)가 일렬로 형성되어 있고, 이들 패드(8)와 메모리 칩 M2의 패드(6)는 Au 와이어(11)를 통하여 전기적으로 접속되어 있다. 또한, 하층의 메모리 칩 M1의 패드(6)와 상층의 메모 리 칩 M2의 패드(6)는 Au 와이어(11)를 통하여 전기적으로 접속되어 있다. 즉, 2매의 메모리 칩 M1, M2는 Au 와이어(11)를 통하여 서로 전기적으로 접속되고, 또한 인터포저(4)와 전기적으로 접속되어 있다. 메모리 칩 M1, M2와 인터포저(4)를 Au 와이어(11)에 의해 전기적으로 접속하는 경우, 상기한 바와 같이 인터포저(4)의 패드(8)를 메모리 칩 M2의 패드(6)의 근방에 배치함으로써, Au 와이어(11)의 길이를 짧게 할 수 있으므로, Au 와이어(11)의 루프 높이를 낮게 할 수 있다.
인터포저(4)의 コ자형으로 둘러싸여진 영역의 내측에 배치된 컨트롤러 칩(3)은 직사각형의 실리콘 칩으로 이루어지고, 그 두께는 0.1㎜ 정도이다. 이 컨트롤러 칩(3)은, 그 주면의 3변을 따라서 복수의 패드(7)가 형성되어 있다. 한편, 인터포저(4)에는 컨트롤러 칩(3)의 복수의 패드(7)를 따르도록 복수의 패드(8)가 형성되어 있고, 이들 패드(8)와 컨트롤러 칩(3)의 패드(7)가 Au 와이어(10)를 통하여 전기적으로 접속되어 있다. 컨트롤러 칩(3)과 인터포저(4)를 Au 와이어(10)에 의해 전기적으로 접속하는 경우, 상기한 바와 같이 인터포저(4)의 コ자형으로 둘러싸여진 영역의 내측에 컨트롤러 칩(3)을 배치하고, 인터포저(4)의 패드(8)를 컨트롤러 칩(3)의 근방에 배치함으로써, 3변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)과 인터포저(4)를 전기적으로 접속하는 Au 와이어(10)의 길이를 짧게 할 수 있으므로, Au 와이어(10)의 루프 높이를 낮게 할 수 있다.
배선 기판(2C)의 주면에는, 그 긴 변의 한쪽을 따라서 복수의 패드(9)가 형성되어 있다. 도시는 하지 않지만, 이들 패드(9)는, 상기 실시 형태 4의 메모리 카드(1B)와 동일하게, 배선 기판(2C)에 형성된 표면 배선, 비어 홀 및 이면 배선을 통하여 외부 접속 단자(23)에 접속되어 있다. 한편, 인터포저(4)에는, 이들 패드(9)의 근방에 복수의 패드(8)가 형성되어 있고, 이들 패드(8)와 배선 기판(2C)의 패드(9)는 Au 와이어(12)를 통하여 전기적으로 접속되어 있다. 배선 기판(2C)과 인터포저(4)를 Au 와이어(12)에 의해 전기적으로 접속하는 경우, 상기한 바와 같이 인터포저(4)의 패드(8)를 배선 기판(2C)의 패드(9)의 근방에 배치함으로써, Au 와이어(12)의 길이를 짧게 할 수 있으므로, Au 와이어(12)의 루프 높이를 낮게 할 수 있다.
도시는 생략하지만, 인터포저(4)에는, 상기 실시 형태 4의 인터포저(4)와 동일하게 2층의 배선이 형성되어 있다. 그리고, 메모리 칩 M1, M2와 컨트롤러 칩(3)과 배선 기판(2C)은 인터포저(4)의 배선을 통하여 서로 전기적으로 접속되어 있다. 따라서, 상기 실시 형태 4의 메모리 카드(1B)와 동일하게, 인터포저(4)의 패드(8)나 배선의 레이아웃을 변경함으로써, 인터포저(4)에 입출력되는 신호의 순번을 교체하거나, 패드 피치를 변환하거나 할 수 있다. 이에 의해, 배선 기판(2C)에 형성한 배선을 통하여 메모리 칩 M1, M2와 컨트롤러 칩(3)과 배선 기판(2C)을 서로 접속하는 경우에 비해 배선 설계의 자유도가 향상되어, 한정된 면적의 배선 기판(2C) 상에 대면적의 메모리 칩 M1, M2를 실장하는 것이 가능하게 된다.
또한, 전술한 바와 같이, 인터포저(4)의 평면 형상을 コ자형으로 하고, 이 コ자형으로 둘러싸여진 영역의 내측에 컨트롤러 칩(3)을 배치함으로써, 3변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)과 인터포저(4)를 접속하는 Au 와이어(10)의 루프 높이를 낮게 할 수 있다. 또한, 인터포저(4) 상에 컨트롤러 칩(3) 을 실장하는 상기 실시 형태 4와는 달리, 컨트롤러 칩(3)과 인터포저(4)를 메모리 칩 M2 상에 나란히 실장함으로써, 배선 기판(2C)의 주면으로부터 Au 와이어(10)의 루프의 가장 꼭대기부까지의 높이를 낮게 할 수 있다. 이에 의해, 몰드 수지(5)와 합친 두께가 0.7㎜ 정도로 매우 얇은 배선 기판(2C) 상에, 메모리 칩 M1, M2와 컨트롤러 칩(3)과 인터포저(4)를 적층하여 실장하는 것이 용이하게 된다.
또한, 본 실시 형태에서는 3변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)을 실장하는 경우에 대해 설명하였지만, 4변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)을 실장하는 경우에도 적용할 수 있다. 이 경우에는, 도 23 및 도 24에 도시한 바와 같이, ロ자형의 평면 형상을 갖는 인터포저(4)를 사용한다. 즉, 인터포저(4)의 내측에, 컨트롤러 칩(3)보다도 약간 큰 사각형의 개구를 형성하고, 이 개구의 내측에 컨트롤러 칩(3)을 배치함과 함께, 이 개구를 따라서 패드(8)를 배치함으로써, 전술한 효과와 마찬가지의 효과를 얻을 수 있다.
コ자형의 평면 형상을 갖는 인터포저(4)는, 일례로서 다음과 같은 방법으로 제작할 수 있다. 도 25는, 인터포저(4)의 제작에 이용하는 맵 기판(33)의 평면도이다. 이 맵 기판(33)은 인터포저(4)보다도 대면적의 글래스 에폭시 수지 기판이며, 도면의 가로 방향 및 세로 방향을 따라서 패드(8) 및 배선이 복수 유닛 형성되어 있다. 도면 중의 2점 쇄선으로 나타낸 영역은, 1개의 인터포저(4)로 되는 영역(1유닛)을 나타내고 있다. 이 맵 기판(33)에는, 예를 들면 가로 방향으로 10유닛, 세로 방향으로 4유닛의 패드(8) 및 배선이 형성되어 있다. 따라서, 이 맵 기판(33)으로부터 10×4=40매의 인터포저(4)를 취득할 수 있다.
상기 맵 기판(33)으로부터 인터포저(4)를 제작하기 위해서는, 우선 도 26에 도시한 바와 같이, 맵 기판(33)의 이면에 다이어 터치 필름이라고 불리는 두께 10㎛∼20㎛의 양면 접착 테이프(34)를 부착한다. 이 양면 접착 테이프(34)는 가열에 의해 점착성이 생기는 테이프이며, 맵 기판(33) 아래에 양면 접착 테이프(34)를 댄 상태에서 가열함으로써, 맵 기판(33)의 이면에 양면 접착 테이프(34)를 부착할 수 있다.
다음으로, 이 상태에서 맵 기판(33)에 상방으로부터 레이저빔을 조사하고, 각 유닛을 コ자 형상으로 절단한다. 이 때, 맵 기판(33)의 이면에 부착한 양면 접착 테이프(34)를 동시에 절단하여도 되지만, 여기서는 레이저빔의 에너지를 조절함으로써, 맵 기판(33)만을 절단하고, 이면의 양면 접착 테이프(34)는 절단하지 않는다.
다음으로, 도 27에 도시한 바와 같이, 각 유닛의 경계부를 따라서 맵 기판(33)을 가로 방향 및 세로 방향으로 직선 형상으로 절단한다. 맵 기판(33)을 직선 형상으로 절단하는 경우에는, 레이저빔보다도 절단 속도가 빠른 다이싱 블레이드를 사용하여, 맵 기판(33)의 이면에 부착한 양면 접착 테이프(34)도 동시에 절단한다. 또한, 맵 기판(33)을 다이싱 블레이드에 의해 직선 형상으로 절단하고 나서 레이저빔에 의해 コ자 형상으로 절단하여도 되지만, 맵 기판(33)을 직선 형상으로 절단하면, 각 유닛이 서로 분리되어 원래의 위치로부터 어긋나므로, コ자 형상으로 절단하고 나서 직선 형상으로 절단한 쪽이 정밀도 좋게 절단할 수 있다. 여기까지의 공정에 의해, 이면에 양면 접착 테이프(34)가 부착된 복수개의 인터포저(4)를 제작할 수 있다.
또한, 맵 기판(33)을 직선 형상으로 절단할 때에 레이저빔을 사용하여도 되며, 이 경우에는 맵 기판(33)을 절단하는 장치가 1종류로 된다. 또한, 이 경우도, 각 유닛을 コ자 형상으로 절단할 때에는 레이저빔의 에너지를 내려 맵 기판(33)만을 절단하고, 직선 형상으로 절단할 때에는 에너지를 올려 양면 접착 테이프(34)도 동시에 절단한다.
다음으로, 도 28에 도시한 바와 같이, 배선 기판(2C) 상에 실장된 메모리 칩 M1, M2 상에 인터포저(4)를 위치 결정한 후, 배선 기판(2C)을 가열함으로써, 양면 접착 테이프(34)를 통하여 메모리 칩 M2 상에 인터포저(4)를 실장한다. 이 때, 인터포저(4)의 コ자 형상으로 둘러싸여진 영역의 내측에는 양면 접착 테이프(34)가 노출되어 있다.
다음으로, 도 29에 도시한 바와 같이, 양면 접착 테이프(34) 상에 컨트롤러 칩(3)을 위치 결정하고, 계속해서 배선 기판(2C)을 가열함으로써, 이 양면 접착 테이프(34)를 통하여 메모리 칩 M2 상에 컨트롤러 칩(3)을 실장할 수 있다. 이와 같이, 맵 기판(33)을 개편화하여 인터포저(4)를 제작할 때, コ자 형상으로 둘러싸여진 영역의 내측에 양면 접착 테이프(34)를 남겨 둠으로써, 컨트롤러 칩(3)을 실장하는 공정을 간략화할 수 있다.
그 후, 도 30에 도시한 바와 같이, 배선 기판(2C)을 와이어 본딩 공정으로 반송하고, 인터포저(4)의 패드(8)와, 컨트롤러 칩(3)의 패드(7), 메모리 칩 M1, M2의 패드(6), 배선 기판(2C)의 패드(9)를 각각 Au 와이어(10, 11, 12)에 의해 전기 적으로 접속한다.
여기서는, コ자형의 평면 형상을 갖는 인터포저(4)의 제작 방법을 설명하였지만, 도 23에 도시한 바와 같은 ロ자형의 평면 형상을 갖는 인터포저(4)도, 상기와 마찬가지의 방법으로 제작할 수 있다.
또한, 여기서는 맵 기판(33)을 다이싱 블레이드 또는 레이저빔으로 절단할 때, 맵 기판(33)의 이면에 양면 접착 테이프(34)를 부착하는 경우에 대해 설명하였다. 그러나, 이 경우에는 맵 기판(33)으로부터 취득한 인터포저(4)를 검사하여 그 일부에 불량이 발견되었을 때에, 불량의 인터포저(4)와 그 이면에 접착된 양면 접착 테이프(34)를 모두 폐기해야만 하므로, 양면 접착 테이프(34)가 불필요하게 소비되게 된다. 따라서, 이면에 양면 접착 테이프(34)를 부착하지 않고 맵 기판(33)을 절단한 후, 인터포저(4)의 이면에 접착제를 도포하여 메모리 칩 M2 상에 실장하여도 된다.
또한, 또 다른 방법으로서, 도 31에 도시한 바와 같이, 미리 메모리 칩 M2 상에 사각형의 양면 접착 테이프(34)를 접착해 두고, 다음으로 도 32에 도시한 바와 같이, 맵 기판(33)을 절단하여 얻어진 인터포저(4)를 이 양면 접착 테이프(34) 상에 접착하고, 또한 도 33에 도시한 바와 같이, 인터포저(4)의 コ자형으로 둘러싸여진 영역의 내측에 노출되어 있는 양면 접착 테이프(34) 상에 컨트롤러 칩(3)을 접착하여도 된다. 이와 같이 함으로써, 양면 접착 테이프(34)가 불필요하게 소비되는 것을 방지할 수 있다.
여기서는, コ자형의 평면 형상을 갖는 인터포저(4)를 사용한 예를 설명하였 지만, 도 23에 도시한 바와 같은 ロ자형의 평면 형상을 갖는 인터포저(4)를 사용하는 경우에도, 미리 메모리 칩 M2 상에 양면 접착 테이프(34)를 접착해 둠으로써, 양면 접착 테이프(34)가 불필요하게 소비되는 것을 방지할 수 있다.
도 34는, コ자형의 평면 형상을 갖는 인터포저(4)를 사용하는 것이 아니라, 사각형의 평면 형상을 갖는 3매의 인터포저(4a, 4b, 4c)를 コ자형으로 조합하여 메모리 칩 M2 상에 실장한 후, コ자형으로 둘러싸여진 영역의 내측에 컨트롤러 칩(3)을 배치한 예이다. 이 경우, 3매의 인터포저(4a, 4b, 4c)는 패드의 수나 배치 및 배선의 패턴이 서로 다르므로, 3종류의 맵 기판으로부터 3종류의 인터포저(4a, 4b, 4c)를 제작한다. 또한, 이 경우에는 인터포저(4a, 4b, 4c)의 평면 형상이 모두 사각형이므로, 맵 기판을 절단할 때, 다이싱 블레이드에 의해 직선 형상으로 절단하는 것만으로도 되므로, 맵 기판의 절단 공정을 간략화할 수 있다.
또한, 4변을 따라서 복수의 패드(7)가 형성된 컨트롤러 칩(3)을 실장하는 경우도, 상기 도 23에 도시한 바와 같은 ロ자형의 평면 형상을 갖는 인터포저(4)를 사용하는 것이 아니라, 도 35에 도시한 바와 같이 사각형의 평면 형상을 갖는 4매의 인터포저(4d, 4e, 4f, 4g)를 ロ자형으로 조합하여 메모리 칩 M2 상에 실장한 후, ロ자형으로 둘러싸여진 영역의 내측에 컨트롤러 칩(3)을 배치하여도 된다.
<실시 형태 6>
도 36은 본 실시 형태의 메모리 카드의 배선 기판을 도시하는 평면도, 도 37은 이 메모리 카드의 배선 기판을 도시하는 단면도, 도 38은 이 메모리 카드의 배선 기판, 메모리 칩, 컨트롤러 칩 및 인터포저의 접속 관계를 모식적으로 나타내는 회로도이다.
예를 들면 웨이퍼 프로세스의 세대가 진행하여, 동일 기억 용량의 메모리 칩이어도, 전세대에 비해 칩 사이즈가 작아지면, 메모리 카드의 배선 기판(2C)의 긴 변측뿐만 아니라, 짧은 변측에도 패드(9)를 배치하는 것이 가능하게 되므로, 다음과 같은 실장 구조가 가능하게 된다.
배선 기판(2C)의 긴 변의 한쪽과 짧은 변의 한쪽에는, 각각 복수의 패드(9)가 형성되어 있다. 이 배선 기판(2C)의 주면 상에는, 2매의 메모리 칩 M1, M2가 실장되어 있고, 메모리 칩 M2는 메모리 칩 M1 상에 적층되어 있다. 또한, 상층의 메모리 칩 M2 상에는 인터포저(4)가 실장되어 있고, 인터포저(4) 상에는 컨트롤러 칩(3)이 실장되어 있다.
메모리 칩 M1, M2, 인터포저(4) 및 컨트롤러 칩(3)은 직사각형의 평면 형상을 갖고 있고, 각각의 긴 변이 동일 방향을 향하도록 배치되고, 인터포저(4) 및 컨트롤러 칩(3)은, 각각의 긴 변의 한쪽이 메모리 칩 M1, M2의 긴 변의 한쪽과 겹치도록 적층되어 있다.
2매의 메모리 칩 M1, M2의 각각의 짧은 변을 따라서 형성된 패드(6)는 Au 와이어(11)를 통하여 배선 기판(2C)의 짧은 변의 패드(9)와 전기적으로 접속되어 있다.
컨트롤러 칩(3)의 주면에는, 그 3변(긴 변의 한쪽과, 2개의 짧은 변)을 따라서 패드(7)가 형성되어 있다. 컨트롤러 칩(3)의 긴 변을 따라서 형성된 패드(7)는 Au 와이어(14)를 통하여 배선 기판(2C)의 긴 변의 패드(9)와 전기적으로 접속되어 있다. 컨트롤러 칩(3)의 2개의 짧은 변을 따라서 형성된 패드(7)는 Au 와이어(10)를 통하여 인터포저(4)의 패드(8)와 전기적으로 접속되어 있다. 이들 패드(8)는 컨트롤러 칩(3)의 짧은 변의 패드(7)를 90도 좌표 변환하는 인터포저(4)의 배선(18)의 일단에 접속되어 있고, 이 배선(18)의 타단에 형성된 패드(8) 및 이 패드(8)에 접속된 Au 와이어(12)를 통하여 배선 기판(2C)의 긴 변의 패드(9)와 전기적으로 접속되어 있다.
상기한 바와 같이 구성된 본 실시 형태에 따르면, 인터포저(4)의 사이즈를 작게 하면서, 배선의 주회를 간략화할 수 있다.
<실시 형태 7>
도 39는, 본 실시 형태의 메모리 카드의 배선 기판을 도시하는 평면도이다. 본 실시 형태의 메모리 카드는 배선 기판(2C)의 주면 상에 4매의 메모리 칩 M1, M2, M3, M4가 적층된 상태로 실장되어 있다. 또한, 최상층의 메모리 칩 M4 상에는 2매의 컨트롤러 칩(3)이 실장되어 있다. 이와 같이, 배선 기판(2C)의 주면 상에 실장하는 메모리 칩수가 증가한 경우에는, 메모리 칩 컨트롤러 칩 사이의 액세스 속도의 저하를 방지하기 위해, 메모리 칩 M4 상에 2매의 컨트롤러 칩(3)을 실장하는 것이 요구된다.
도 39에 도시한 바와 같이, 본 실시 형태의 메모리 카드는 최상층의 메모리 칩 M4 상에 コ자형의 평면 형상을 갖는 인터포저(4)를 2매 실장하고, 각각의 인터포저(4)의 コ자형으로 둘러싸여진 영역의 내측에 컨트롤러 칩(3)을 배치하고 있다. 또한, 한쪽의 인터포저(4)와 다른 한쪽의 인터포저(4)는 Au 와이어(19)를 통하여 전기적으로 접속되어 있다.
상기한 바와 같이 구성된 본 실시 형태에 따르면, 상기 실시 형태 5와 마찬가지의 효과가 얻어지므로, 메모리 칩 M4 상에 2매의 컨트롤러 칩(3)을 실장하는 것이 가능하게 된다.
또한, コ자형의 평면 형상을 갖는 인터포저(4)를 2매 사용하는 대신에, 도 40에 도시한 바와 같이, 사각형의 평면 형상을 갖는 3매의 인터포저(4a, 4b, 4c)와 3매의 인터포저(4h, 4i, 4j)를 각각 コ자형으로 조합하여 메모리 칩 M4 상에 실장하고, コ자형으로 둘러싸여진 영역의 내측에 컨트롤러 칩(3)을 배치한 경우에도 마찬가지의 효과를 얻을 수 있다.
여기서는, 3변에 패드(7)가 형성된 컨트롤러 칩(3)을 2매 실장하는 경우에 대해 설명하였지만, 4변에 패드(7)가 형성된 컨트롤러 칩(3)을 2매 실장하는 경우에는, 상기 도 23에 도시한 바와 같은 ロ자형의 평면 형상을 갖는 인터포저(4)를 2매 사용함으로써, 메모리 칩 M4 상에 2매의 컨트롤러 칩(3)을 실장하는 것이 가능하게 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
상기 실시 형태에서는, 짧은 변의 한쪽에 패드를 형성한 플래시 메모리 칩을 적층하였지만, 본 발명은 긴 변의 한쪽에 패드를 형성한 플래시 메모리 칩을 적층하는 경우에도 적용할 수 있다. 또한, 대향하는 2변에 패드를 형성한 플래시 메모 리 칩에 재배선을 형성하여 패드를 한 변에 집중시킨 경우에도 적용할 수 있다.
또한, 상기 실시 형태 4∼7에서는, 2매 또는 4매의 메모리 칩을 적층한 경우에 대해 설명하였지만, 더 많은 메모리 칩을 적층한 메모리 카드에 적용할 수도 있다. 그 경우에는, 상기 실시 형태 1∼3에서 설명한 각종 적층 방법을 채용함으로써, 한정된 치수의 배선 기판 상에 다수매의 메모리 칩을 적층하는 것이 가능하게 된다.
또한, 배선 기판 상에 플래시 메모리 칩을 적층하는 경우, 배선 기판과 플래시 메모리 칩 사이, 혹은 하층의 플래시 메모리 칩과 상층의 플래시 메모리 칩 사이에 스페이서 칩을 설치하여도 된다.
또한, 상기 실시 형태에서는 메모리 카드에 적용한 경우에 대해 설명하였지만, 예를 들면 도 41에 도시한 바와 같은, 하면에 다수의 범프 전극(40)을 접속한 배선 기판(2C) 상에 복수매의 메모리 칩 M1, M2와 컨트롤러 칩(3)을 적층한 볼 그리드 어레이(BGA) 구조의 시스템 인 패키지(SIP) 등, 메모리 카드 이외의 패키지 형태를 구비한 반도체 장치에도 적용할 수 있다.
또한, 메모리 칩은 플래시 메모리 칩에 한정되는 것이 아니라, 예를 들면 DRAM 등, 다른 메모리 칩을 실장하는 경우에도 적용할 수 있다. 배선 기판 상에 실장하는 메모리 칩의 매수는, 1매이어도 되고, 복수매이어도 된다.
또한, 상기 실시 형태 1∼3에서, 메모리 칩 M2∼M4의 사양에 맞추어 컨트롤러 칩(3)을 커스텀 설계하고, 컨트롤러 칩(3)과, 메모리 칩 M2∼M4 및 배선 기판(2)을 직접 접속하는 경우에는, 인터포저(4)를 불필요로 할 수 있다. 이 경우, 도 14에 도시한 바와 같이, 컨트롤러 칩(3)의 한 변에 메모리 칩 M2∼M4와 접속하기 위한 패드(7)를 배치하고, 이 한 변과 직교하는 한 변(메모리 칩 M2∼M4의 긴 변과 평행한 변)에 배선 기판(2)과 접속하기 위한 패드(7)를 배치한다. 이에 의해, 메모리 카드(1A)의 부품 점수 및 조립 공정수를 줄일 수 있다.
본 발명은, 배선 기판 상에 메모리 칩과 컨트롤러 칩을 적층하는 반도체 장치에 적용할 수 있다.
도 1은 본 발명의 일 실시 형태인 메모리 카드의 내부 구조를 도시하는 개략 평면도.
도 2는 본 발명의 일 실시 형태인 메모리 카드의 이면의 외관을 도시하는 평면도.
도 3은 도 1의 A-A선 단면도.
도 4의 (a), 도 4의 (b)는 메모리 칩의 적층 방법을 바꾼 메모리 카드의 단면도.
도 5는 본 발명의 일 실시 형태인 메모리 카드에서, 컨트롤러 칩, 인터포저, 메모리 칩, 배선 기판의 접속 관계를 나타내는 개략 평면도.
도 6은 본 발명의 일 실시 형태인 메모리 카드에서, 컨트롤러 칩, 인터포저, 메모리 칩, 배선 기판의 접속 관계를 나타내는 블록도.
도 7은 인터포저를 도시하지 않고, 각 칩 사이의 접속 관계를 나타내는 블록도.
도 8의 (a)는 인터포저의 칩 셀렉트용 패드와 메모리 칩의 칩 셀렉트용 패드와의 접속부를 확대한 평면도, 도 8의 (b)는 컨트롤러 칩의 메모리 고유 제어 패드와 메모리 칩의 칩 셀렉트용 패드와의 접속부를 확대한 평면도.
도 9는 메모리 칩의 적층 방법의 다른 예를 나타내는 단면도.
도 10은 메모리 칩의 적층 방법의 다른 예를 나타내는 단면도.
도 11은 메모리 칩의 적층 방법의 다른 예를 나타내는 단면도.
도 12는 본 발명의 다른 실시 형태인 메모리 카드의 단면도.
도 13은 비교예의 적층 방법을 나타내는 개략도.
도 14는 본 발명의 다른 실시 형태인 메모리 카드의 내부 구조를 도시하는 개략 평면도.
도 15의 (a)는 본 발명의 다른 실시 형태인 메모리 카드의 외관(표면측)을 도시하는 평면도, 도 15의 (b)는 이 메모리 카드의 측면도, 도 15의 (c)는 이 메모리 카드의 외관(이면측)을 도시하는 평면도.
도 16은 도 15에 도시한 메모리 카드의 배선 기판을 도시하는 평면도.
도 17은 도 15에 도시한 메모리 카드의 배선 기판을 도시하는 단면도.
도 18은 도 15에 도시한 메모리 카드의 배선 기판, 메모리 칩, 컨트롤러 칩 및 인터포저의 접속 관계를 모식적으로 나타내는 회로도.
도 19는 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 평면도.
도 20은 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 단면도.
도 21은 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 평면도.
도 22는 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 단면도.
도 23은 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 평면도.
도 24는 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 단면도.
도 25는 인터포저의 제작에 이용하는 맵 기판의 평면도.
도 26은 도 25에 도시한 맵 기판으로부터 인터포저를 제작하는 방법을 나타내는 평면도.
도 27은 도 25에 도시한 맵 기판으로부터 인터포저를 제작하는 방법을 나타내는 평면도.
도 28은 도 25에 도시한 맵 기판으로부터 얻어진 인터포저를 사용하여 메모리 카드를 조립하는 방법을 나타내는 평면도.
도 29는 도 25에 도시한 맵 기판으로부터 얻어진 인터포저를 사용하여 메모리 카드를 조립하는 방법을 나타내는 평면도.
도 30은 도 25에 도시한 맵 기판으로부터 얻어진 인터포저를 사용하여 메모리 카드를 조립하는 방법을 나타내는 평면도.
도 31은 도 25에 도시한 맵 기판으로부터 얻어진 인터포저를 사용하여 메모리 카드를 조립하는 방법의 다른 예를 나타내는 평면도.
도 32는 도 25에 도시한 맵 기판으로부터 얻어진 인터포저를 사용하여 메모리 카드를 조립하는 방법의 다른 예를 나타내는 평면도.
도 33은 도 25에 도시한 맵 기판으로부터 얻어진 인터포저를 사용하여 메모리 카드를 조립하는 방법의 다른 예를 나타내는 평면도.
도 34는 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 평면도.
도 35는 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 평면도.
도 36은 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 평면도.
도 37은 도 36에 도시한 메모리 카드의 배선 기판을 도시하는 단면도.
도 38은 도 36에 도시한 메모리 카드의 배선 기판, 메모리 칩, 컨트롤러 칩 및 인터포저의 접속 관계를 모식적으로 나타내는 회로도.
도 39는 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 평면도.
도 40은 본 발명의 다른 실시 형태인 메모리 카드의 배선 기판을 도시하는 평면도.
도 41은 본 발명의 다른 실시 형태인 볼 그리드 어레이 구조의 시스템 인 패키지를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1A, 1B : 메모리 카드
2, 2A, 2B, 2C : 배선 기판
3 : 컨트롤러 칩
4, 4a∼4j : 인터포저
5 : 몰드 수지
5A : 오목 홈
6 : 패드
6a : 메모리 공통 신호용 패드
6b : 칩 셀렉트용 패드
7 : 패드
7a : 메모리 공통 제어 패드
7b : 메모리 고유 제어 패드
7c : 외부 입출력용 패드
8 : 패드
8a : 메모리 공통 신호용 패드
8b : 칩 셀렉트용 패드(메모리 고유 신호용 패드)
8c : 외부 입출력용 패드
9 : 패드
9a : 메모리 공통 신호용 패드
9b : 칩 셀렉트용 패드(메모리 고유 신호용 패드)
10, 11, 12, 13, 14, 19 : Au 와이어
15, 15a1 : 표면 배선
16 : 이면 배선
17 : 비어 홀
18 : 배선
20 : 표면 배선
21 : 이면 배선
22 : 비어 홀
23 : 외부 접속 단자
24 : 칩 컨덴서
30 : 캡
31 : 돌기
33 : 맵 기판
34 : 양면 접착 테이프
40 : 범프 전극
M1∼M8 : 메모리 칩

Claims (23)

  1. 주면 및 이면을 갖고, 상기 이면에 외부 접속 단자가 형성된 배선 기판과,
    상기 배선 기판의 상기 주면 상에 실장된 메모리 칩과,
    상기 메모리 칩 상에 실장된 상기 메모리 칩을 제어하는 컨트롤러 칩과,
    상기 메모리 칩 상에 실장되고, 상기 컨트롤러 칩에 전기적으로 접속된 인터포저
    를 갖는 반도체 장치로서,
    상기 메모리 칩의 제1 변에는 제1 단자가 형성되어 있고,
    상기 인터포저는, 상기 메모리 칩의 상기 제1 변과 상기 컨트롤러 칩 사이에 배치되어 있고,
    상기 인터포저의 제1 변에는 제2 단자가 형성되고, 상기 제1 변과 직교하는 제2 변에는 제3 단자가 형성되고, 상기 제1 변과 대향하는 제3 변에는 제4 단자가 형성되어 있고,
    상기 인터포저의 제1 변에 형성된 상기 제2 단자는, 상기 메모리 칩의 제1 변에 형성된 상기 제1 단자에 전기적으로 접속되어 있고,
    상기 인터포저의 제2 변에 형성된 상기 제3 단자는, 상기 배선 기판의 상기 주면 상의 한 변에 설치된 제5 단자를 통하여 상기 외부 접속 단자에 전기적으로 접속되어 있고,
    상기 인터포저의 제3 변에 형성된 상기 제4 단자는, 상기 컨트롤러 칩과 전 기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선 기판의 상기 주면 상에는, 복수매의 상기 메모리 칩이 적층된 상태로 실장되고,
    상기 복수매의 메모리 칩은, 각각의 상기 제1 변에 설치된 제1 단자가 노출되도록, 상기 제1 변과 직교하는 방향으로 어긋나게 하여 적층되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 복수매의 메모리 칩 중, 최하층의 메모리 칩과, 그 밖의 메모리 칩은, 상기 제1 단자가 형성된 상기 제1 변이 서로 반대 방향을 향하도록, 상기 배선 기판의 상기 주면 내에서 180도 어긋난 상태로 적층되어 있고,
    상기 최하층의 메모리 칩의 상기 제1 단자는, 상기 제5 단자에 접속된 상기 배선 기판의 배선을 통하여, 상기 인터포저에 전기적으로 접속되고,
    상기 그 밖의 메모리 칩의 상기 제1 단자는, 상기 인터포저의 상기 제2 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 컨트롤러 칩은, 상기 컨트롤러 칩의 제1 변에 설치된 제6 단자를 통하 여, 상기 인터포저의 제4 단자와 접속되어 있고,
    상기 인터포저의 제1 및 제3 변의 길이는, 상기 컨트롤러 칩의 제1 변의 길이보다도 상기 메모리 칩의 제1 변의 길이에 근접한 것을 특징으로 하는 반도체 장치.
  5. 주면 및 이면을 갖고, 상기 이면에 외부 접속 단자가 형성된 배선 기판과,
    상기 배선 기판의 상기 주면 상에 실장된 메모리 칩과,
    상기 메모리 칩 상에 실장된 컨트롤러 칩
    을 갖는 반도체 장치로서,
    상기 메모리 칩의 제1 변에는 제1 단자가 형성되어 있고,
    상기 컨트롤러 칩의 제1 변에는 제2 단자가 형성되고, 상기 제1 변과 직교하는 제2 변에는 제3 단자가 형성되어 있고,
    상기 컨트롤러 칩의 제1 변에 형성된 상기 제2 단자는, 상기 메모리 칩의 제1 변에 형성된 상기 제1 단자에 전기적으로 접속되어 있고,
    상기 컨트롤러 칩의 제2 변에 형성된 상기 제3 단자는, 상기 메모리 칩의 제1 변과 직교하는 제2 변측에 설치된 상기 배선 기판의 상기 주면 상의 제4 단자를 통하여 상기 외부 접속 단자에 전기적으로 접속되고,
    상기 배선 기판의 상기 주면 상에는, 복수매의 상기 메모리 칩이 적층된 상태로 실장되고,
    상기 복수매의 메모리 칩은, 각각의 상기 제1 변에 설치된 제1 단자가 노출 되도록, 상기 제1 변과 직교하는 방향으로 어긋나게 하여 적층되고,
    상기 복수매의 메모리 칩 중, 최하층의 메모리 칩과, 그 밖의 메모리 칩은, 상기 제1 단자가 형성된 상기 제1 변이 서로 반대 방향을 향하도록, 상기 배선 기판의 상기 주면 내에서 180도 어긋난 상태로 적층되어 있고,
    상기 최하층의 메모리 칩의 상기 제1 단자는, 상기 제4 단자에 접속된 상기 배선 기판의 배선을 통하여, 상기 컨트롤러 칩에 전기적으로 접속되고,
    상기 그 밖의 메모리 칩의 상기 제1 단자는, 상기 컨트롤러 칩의 상기 제2 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 배선 기판의 주면 상에 복수매의 메모리 칩이 적층된 상태로 실장된 반도체 장치로서,
    상기 복수매의 메모리 칩의 각각의 제1 변에 제1 단자가 형성되고,
    상기 복수매의 메모리 칩은, 각각의 상기 제1 변의 제1 단자가 노출되도록, 상기 제1 변과 직교하는 방향으로 어긋나게 하여 적층되고,
    상기 복수매의 메모리 칩 중 최하층의 메모리 칩의 제1 변은 상기 배선 기판의 제1 변과 나란하도록 배치되고,
    상기 복수매의 메모리 칩의 매수를 n매(n은 4 이상)로 하였을 때에, 동일 방향으로 연속해서 어긋나게 한 메모리 칩의 매수는, (n/2)매 이하이고, 또한 2매 이상이며,
    상기 복수매의 메모리 칩 중 최상층의 메모리 칩을 제외하고, 동일 방향으로 연속해서 어긋나게 한 복수매의 메모리 칩 그룹 중, 최상층의 메모리 칩은, 그룹 중의 다른 메모리 칩과 상기 제1 변이 180도 어긋난 상태로 적층되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 복수매의 메모리 칩의 최상층의 메모리 칩 상에 인터포저를 갖고,
    상기 인터포저는, 상기 배선 기판의 제1 변측에 제1 단자를 갖는 메모리 칩 혹은 상기 배선 기판의 제1 변측과 반대측의 변에 제1 단자를 갖는 메모리 칩과 제1 와이어를 통하여 접속되고,
    상기 인터포저는, 상기 배선 기판과 제2 와이어를 통하여 더 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 인터포저 상에는, 메모리 칩을 제어하는 메모리 컨트롤러가 설치되고,
    상기 메모리 컨트롤러는 상기 인터포저와 전기적으로 접속되고,
    상기 인터포저는, 상기 배선 기판의 제1 변측에 제1 단자를 갖는 메모리 칩 및 상기 배선 기판의 제1 변측과 반대측의 변에 제1 단자를 갖는 메모리 칩과 상기 제1 와이어를 통하여 각각 접속되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 메모리 칩을 제어하는 메모리 컨트롤러가 상기 복수매의 메모리 칩의 최상층에 설치되고,
    상기 복수매의 메모리 칩의 최하층의 메모리 칩은, 상기 배선 기판과 상기 최하층의 메모리 칩의 제1 단자를 접속하는 와이어를 통하여 상기 컨트롤러 칩에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 배선 기판의 주면 상에 메모리 칩이 실장되고, 상기 메모리 칩이 수지에 의해 밀봉된 반도체 장치로서,
    상기 메모리 칩은, 그의 제1 변에 형성된 단자가 와이어를 통하여 상기 배선 기판에 전기적으로 접속되고, 상기 제1 변과 마주 보는 제2 변이 상기 배선 기판의 외측으로 연장되어 있고,
    상기 제2 변의 근방에서의 상기 수지에는, 상기 배선 기판의 주면에 수직인 방향의 두께가, 상기 제1 변으로부터 상기 제2 변을 향하는 방향을 따라서 점차로 얇아지도록 한 테이퍼 가공이 실시되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 배선 기판의 상기 주면 상에는, 복수매의 상기 메모리 칩이 적층된 상태로 실장되고,
    상기 복수매의 메모리 칩은, 각각의 상기 제1 변에 형성된 단자가 노출되도록, 상기 제1 변과 직교하는 방향으로 어긋나게 하여 적층되어 있는 것을 특징으로 하는 반도체 장치.
  12. 주면 및 이면을 갖고, 상기 이면에 외부 접속 단자가 형성된 배선 기판과,
    상기 배선 기판의 주면 상에 적층된 복수매의 메모리 칩과,
    상기 적층된 복수매의 메모리 칩의 최상층의 메모리 칩 상에 실장된 컨트롤러 칩 및 인터포저를 갖는 반도체 장치로서,
    상기 복수매의 메모리 칩의 각각의 칩은, 제1 변과 상기 제1 변과 교차하는 제2 변을 갖고, 또한 상기 제1 변을 따라서 배치된 복수의 제1 단자가 노출되도록 어긋나게 하여 적층되고,
    상기 복수의 제1 단자와 상기 컨트롤러 칩은, 상기 인터포저를 통하여 전기적으로 접속되고,
    상기 배선 기판의 주면에는, 상기 제2 변과 나란히 인접하는 상기 배선 기판의 변을 따라서 상기 외부 접속 단자와 전기적으로 접속된 복수의 제2 단자가 배치되고,
    상기 인터포저의 주면에는, 상기 복수의 제2 단자의 근방에, 복수의 제3 단자가 배치되고,
    상기 복수의 제2 단자와 상기 복수의 제3 단자를 와이어에 의해 결선함으로써, 상기 인터포저와 상기 배선 기판이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 인터포저의 주면에는, 상기 복수의 제1 단자의 근방에, 상기 복수의 제3 단자와 상기 컨트롤러 칩에 전기적으로 접속된 복수의 제4 단자가 배치되고,
    상기 복수의 제1 단자와 상기 복수의 제4 단자를 와이어에 의해 결선함으로써, 상기 복수매의 메모리 칩과 상기 인터포저가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서,
    상기 컨트롤러 칩은, 상기 인터포저 상에 실장되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 컨트롤러 칩의 주면에 복수의 제5 단자가 배치되고,
    상기 인터포저의 주면에는, 상기 복수의 제5 단자의 근방에, 상기 복수의 제3 단자와 상기 복수의 제4 단자에 전기적으로 접속된 복수의 제6 단자가 배치되고,
    상기 복수의 제5 단자와 상기 복수의 제6 단자를 와이어에 의해 결선함으로써, 상기 컨트롤러 칩과 상기 인터포저가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 복수의 제5 단자는, 상기 컨트롤러 칩의 주면의 3변을 따라서 배치되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서,
    상기 복수의 제5 단자는, 상기 컨트롤러 칩의 주면의 4변을 따라서 배치되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제12항에 있어서,
    상기 인터포저는, コ자형의 평면 형상을 갖고,
    상기 컨트롤러 칩은, 상기 コ자형으로 둘러싸여진 영역의 내측에서, 상기 인터포저와 나란히 실장되고,
    상기 컨트롤러 칩의 주면의 3변을 따라서 복수의 제5 단자가 형성되고,
    상기 컨트롤러 칩과 상기 인터포저는, 상기 컨트롤러 칩의 주면에 형성된 상기 복수의 제5 단자와, 상기 인터포저에 형성된 복수의 단자 중, 상기 복수의 제5 단자의 근방에 배치된 복수의 제6 단자를 와이어에 의해 결선함으로써 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 인터포저는, 사각형의 평면 형상을 갖는 3매의 인터포저를 상기 최상층의 메모리 칩 상에 나란히 실장함으로써, 상기 コ자형의 평면 형상을 갖도록 구성 되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제12항에 있어서,
    상기 인터포저는, 내부가 사각 형상으로 개구된 ロ자형의 평면 형상을 갖고,
    상기 컨트롤러 칩은, 상기 사각 형상의 개구의 내측에서, 상기 인터포저와 나란히 실장되고,
    상기 컨트롤러 칩의 주면의 4변을 따라서 복수의 제5 단자가 형성되고,
    상기 컨트롤러 칩과 상기 인터포저는, 상기 컨트롤러 칩의 주면에 형성된 상기 복수의 제5 단자와, 상기 인터포저에 형성된 복수의 단자 중, 상기 복수의 제5 단자의 근방에 배치된 복수의 제6 단자를 와이어에 의해 결선함으로써 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서,
    상기 인터포저는, 사각형의 평면 형상을 갖는 4매의 인터포저를 상기 최상층의 메모리 칩 상에 나란히 실장함으로써, 상기 ロ자형의 평면 형상을 갖도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제12항에 있어서,
    상기 최상층의 메모리 칩 상에, 상기 컨트롤러 칩과 상기 인터포저가 각각 2매씩 실장되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제12항에 있어서,
    상기 배선 기판의 외형 치수는, 마이크로 SD 카드의 배선 기판의 외형 치수와 동일한 것을 특징으로 하는 반도체 장치.
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