TWI527190B - 半導體裝置 - Google Patents

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TWI527190B
TWI527190B TW103127854A TW103127854A TWI527190B TW I527190 B TWI527190 B TW I527190B TW 103127854 A TW103127854 A TW 103127854A TW 103127854 A TW103127854 A TW 103127854A TW I527190 B TWI527190 B TW I527190B
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memory
semiconductor wafer
interposer
wafer
region
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篠原稔
荒木誠
杉山道昭
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瑞薩電子股份有限公司
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Description

半導體裝置
本發明係關於一種半導體裝置，特別係關於一種適用於具備在配線基板上積層有記憶體晶片及控制器晶片之封裝構造的半導體裝置之有效技術。
近年來，為實現半導體記憶體之大容量化與裝置尺寸之小型化，開發有在配線基板上積層有複數個記憶體晶片之各種半導體裝置。
日本專利特開2006-351664號公報(專利文獻1)中揭示有一種在配線基板上積層有複數個記憶體晶片及微電腦晶片之SIP(System In Package，系統級封裝)。該SIP係於配線基板之表面積層有複數個記憶體晶片及微電腦晶片，且鄰接於微電腦晶片而於記憶體晶片之表面配置有包含矽基板之中介基板晶片。又，微電腦晶片之焊墊經由中介基板晶片及接合線而連接於配線基板之焊墊。
日本專利特開2002-33442號公報(專利文獻2)、日本專利特開2002-217356號公報(專利文獻3)、以及日本專利特開2007-59541號公報(專利文獻4)中揭示有一種在配線基板上積層有於一邊上形成有複數個接合墊之半導體晶片的半導體裝置。半導體晶片各自以形成有接合墊之一邊彼此朝向相反方向之方式而配置，且在與上述一邊正交之方向以交替錯開之狀態而積層。
日本專利特開2006-86149號公報(專利文獻5)中揭示有一種在配 線基板上積層搭載有複數個半導體晶片及再配線用元件(中介基板)之堆疊式多晶片封裝構造之半導體裝置。再配線用元件具有連接複數個半導體晶片間或連接配線基板與半導體晶片間之配線，複數個半導體晶片間之相互連接或半導體晶片之焊墊之再配置等係藉由再配線用元件而實施。
日本專利特開2005-244143號公報(專利文獻6)中揭示有一種於所積層之複數個半導體晶片上積層有介面晶片之半導體裝置。於複數個半導體晶片之下配置有Si中介基板與樹脂中介基板。Si中介基板配置於樹脂中介基板與複數個半導體晶片之間，其厚度厚於半導體晶片之厚度，且具有小於樹脂中介基板之線膨脹係數小且為複數個半導體晶片之線膨脹係數以上之線膨脹係數。
日本專利特開2007-66922號公報(專利文獻7)中揭示有一種具備堆疊構造之封裝之半導體積體電路裝置。該半導體積體電路裝置具有在印刷配線基板上積層有複數個半導體晶片之堆疊構造，且在搭載於最下部之半導體晶片上設有介面電路。該介面電路包含緩衝器以及靜電保護電路等，輸入輸出於複數個半導體晶片之訊號全部經由該介面電路而輸入輸出。
日本專利特開2007-128953號公報(專利文獻8)中揭示有一種在具有連接焊墊之配線基板上，積層安裝有各自具有長邊單側焊墊構造之第1及第2半導體晶片之半導體裝置。第2半導體晶片具有比第1半導體晶片小且細長之形狀。第1及第2半導體晶片經由接合線而與配線基板2之連接焊墊電性連接，第2半導體晶片係配置成長邊L相對於線接合時之超音波施加方向X而平行。
日本專利特開2007-96071號公報(專利文獻9)中揭示有一種能夠搭載大容量之非揮發性記憶體晶片之半導體記憶卡。該半導體記憶卡包含：矩形之電路基板；矩形之非揮發性記憶體晶片，其載置於電路 基板上，僅沿第1邊形成有複數個第1接合墊，並且將該第1接合墊與接近第1邊而形成之複數個第1基板端子加以線接合；以及矩形之控制器晶片，其於非揮發性記憶體晶片上載置成鄰接於第1邊之非揮發性記憶體晶片之第2邊之方向與長邊之方向為大致平行，且於長邊之方向上形成有複數個第2接合墊，並且將該第2接合墊與接近長邊而形成於電路基板上之複數個第2基板端子加以線接合。
日本專利特開2004-63579號公報(專利文獻10)中揭示有一種將在彼此正交之2邊上形成有接合墊之2片半導體晶片加以積層之半導體裝置。積層於第1半導體晶片上之第2半導體晶片係以第1半導體晶片之2邊之接合墊露出之方式而在X及Y方向以錯開之狀態而積層。
日本專利特開2005-339496號公報(專利文獻11)中揭示有一種多功能記憶卡，其係於配線基板之主面上積層安裝有複數片快閃記憶體晶片，且於最上層之快閃記憶體晶片上安裝有控制器晶片、及作為安全控制器之IC(integrated circuit，積體電路)卡微電腦晶片者。複數片快閃記憶體晶片各自於其中一條短邊上形成有接合墊，且以該接合墊露出之方式而在長邊方向上錯開特定距離而積層。
[專利文獻1]日本專利特開2006-351664號公報
[專利文獻2]日本專利特開2002-33442號公報
[專利文獻3]日本專利特開2002-217356號公報
[專利文獻4]日本專利特開2007-59541號公報
[專利文獻5]日本專利特開2006-86149號公報
[專利文獻6]日本專利特開2005-244143號公報
[專利文獻7]日本專利特開2007-66922號公報
[專利文獻8]日本專利特開2007-128953號公報
[專利文獻9]日本專利特開2007-96071號公報
[專利文獻10]日本專利特開2004-63579號公報
[專利文獻11]日本專利特開2005-339496號公報
記憶卡係用作行動電話、數位相機、數位音樂播放器等各種可攜式電子機器之記錄媒體。
記憶卡之一般構成係如上述專利文獻11所示般於配線基板之主面上積層安裝有複數片快閃記憶體晶片，且於最上層之快閃記憶體晶片之上安裝有控制器晶片者。複數片快閃記憶體晶片各自以形成於晶片之一邊上的接合墊露出之方式而在與該一邊正交之方向上錯開特定距離而積層。
近年來，隨著以行動電話為代表之各種可攜式電子機器之記錄媒體所要求的記憶容量之增加，記憶卡中搭載之快閃記憶體晶片之積層片數正增加，並且，快閃記憶體晶片之尺寸趨於大型化。另一方面，各種可攜式電子機器不斷小型．薄型化，故而亦要求記憶卡之小型．薄型化。
因此，快閃記憶體晶片之尺寸正接近記憶卡之配線基板之尺寸，故而於配線基板上安裝複數片快閃記憶體晶片之情形時，如上述專利文獻11所示般使快閃記憶體晶片朝一方向錯開而積層之方法中，無法將快閃記憶體晶片收納於記憶卡中。
又，記憶卡係於所積層之快閃記憶體晶片之最上層搭載對快閃記憶體進行控制的控制器晶片，並經由配線基板上所形成之配線與Au導線而將快閃記憶體晶片與控制器晶片電性連接。然而，若快閃記憶體晶片之尺寸接近記憶卡之配線基板之尺寸，則配線基板之表面上將再無供記憶體晶片連接用接合墊與控制器晶片連接用接合墊配置之空間。
本發明之目的在於提供一種技術，在具備於配線基板上積層有 記憶體晶片與控制器晶片之封裝構造的半導體裝置中，能夠增加積層安裝於配線基板上之記憶體晶片之數量。
本發明之另一目的在於提供一種技術，在具備於配線基板上積層有記憶體晶片與控制器晶片之封裝構造之半導體裝置中，能夠提高連接記憶體晶片與控制器晶片之配線之自由度。
本發明之上述及其他目的與新穎之特徵當可根據本說明書之敍述及附圖而明確。
簡單說明本案所揭示之發明中具代表性者之概要如下。
(1)一種半導體裝置，其包含：配線基板，其係具有主面及背面，且於上述背面形成有外部連接端子；記憶體晶片，其係安裝於上述配線基板之上述主面上；控制器晶片，其係控制安裝於上述記憶體晶片上之上述記憶體晶片；及中介基板，其係安裝於上述記憶體晶片上，且與上述控制器晶片電性連接；且於上述記憶體晶片之第1邊上形成有第1端子，上述中介基板係配置於上述記憶體晶片之上述第1邊與上述控制器晶片之間，於上述中介基板之第1邊上形成有第2端子，在與上述第1邊正交之第2邊上形成有第3端子，並在與上述第1邊對向之第3邊上形成有第4端子，上述中介基板之第1邊上所形成之上述第2端子與上述記憶體晶片之第1邊上所形成之上述第1端子電性連接，上述中介基板之第2邊上所形成之上述第3端子經由上述配線基板之上述主面上之一邊上所設的第5端子而與上述外部連接端子電性連接，上述中介基板之第3邊上所形成之上述第4端子與上述控制器晶片電性連接。
(2)一種半導體裝置，其包含：配線基板，其係具有主面及背面，且於上述背面形成有外部連接端子；記憶體晶片，其係安裝於上述配線基板之上述主面上；及控制器晶片，其係安裝於上述記憶體晶 片上；且於上述記憶體晶片之第1邊上形成有第1端子，於上述控制器晶片之第1邊上形成有第2端子，且在與上述第1邊正交之第2邊上形成有第3端子，上述控制器晶片之第1邊上所形成之上述第2端子與上述記憶體晶片之第1邊上所形成之上述第1端子電性連接，上述控制器晶片之第2邊上所形成之上述第3端子經由與上述記憶體晶片之第1邊正交之第2邊側所設之上述配線基板之上述主面上的第4端子而與上述外部連接端子電性連接，於上述配線基板之上述主面上，以積層之狀態安裝有複數片上述記憶體晶片，上述複數片記憶體晶片係以各自之上述第1邊上所設之第1端子露出之方式在與上述第1邊正交之方向上錯開而積層，上述複數片記憶體晶片中，最下層之記憶體晶片與其他記憶體晶片係以形成有上述第1端子之上述第1邊彼此朝向相反方向之方式，而於上述配線基板之上述主面內以錯開180度之狀態積層，上述最下層之記憶體晶片之上述第1端子經由連接於上述第4端子之上述配線基板之配線而與上述控制器晶片電性連接，上述其他記憶體晶片之上述第1端子與上述控制器晶片之上述第2端子電性連接。
(3)一種半導體裝置，其係於配線基板之主面上以積層之狀態安裝有複數片記憶體晶片，且於上述複數片記憶體晶片各自之第1邊上形成有第1端子，上述複數片記憶體晶片係以各自之上述第1邊之第1端子露出之方式在與上述第1邊正交之方向上錯開而積層，上述複數片記憶體晶片中之最下層之記憶體晶片之第1邊配置成與上述配線基板之第1邊並排，於將上述複數片記憶體晶片之片數設為n片(n為4以上)時，朝同一方向連續錯開之記憶體晶片之片數為(n/2)片以下且2片以上，除了上述複數片記憶體晶片中之最上層之記憶體晶片以外，朝同一方向連續錯開之複數片記憶體晶片群組內，最上層之記憶體晶片係以上述第1邊與群組 內之其他記憶體晶片錯開180度之狀態積層。
簡單說明本案所揭示之發明中由具代表性者所獲得之效果如下。
在具備於配線基板上積層有記憶體晶片與控制器晶片之封裝構造之半導體裝置中，可增加積層安裝於配線基板上的記憶體晶片數量。
在具備於配線基板上積層有記憶體晶片與控制器晶片之封裝構造之半導體裝置中，可使連接記憶體晶片與控制器晶片之配線之自由度提高。
1A、1B‧‧‧記憶卡
2、2A、2B、2C‧‧‧配線基板
3‧‧‧控制器晶片
4、4a~4j‧‧‧中介基板
5‧‧‧鑄模樹脂
5A‧‧‧凹槽
6‧‧‧焊墊
6a‧‧‧記憶體共通訊號用焊墊
6b‧‧‧晶片選擇用焊墊
7‧‧‧焊墊
7a‧‧‧記憶體共通控制焊墊
7b‧‧‧記憶體固有控制焊墊
7c‧‧‧外部輸入輸出用焊墊
8‧‧‧焊墊
8a‧‧‧記憶體共通訊號用焊墊
8b‧‧‧晶片選擇用焊墊(記憶體固有訊號用焊墊)
8c‧‧‧外部輸入輸出用焊墊
9‧‧‧焊墊
9a‧‧‧記憶體共通訊號用焊墊
9b‧‧‧晶片選擇用焊墊(記憶體固有訊號用焊墊)
10、11、12、
13、14、19‧‧‧Au導線
15、15a1‧‧‧表面配線
16‧‧‧背面配線
17‧‧‧通孔
18‧‧‧配線
20‧‧‧表面配線
21‧‧‧背面配線
22‧‧‧通孔
23‧‧‧外部連接端子
24‧‧‧晶片電容器
30‧‧‧頂蓋
31‧‧‧突起
33‧‧‧多陣列封裝基板
34‧‧‧雙面膠帶
40‧‧‧凸塊電極
M1~M8‧‧‧記憶體晶片
圖1係表示本發明之一實施形態之記憶卡之內部構造的概略平面圖。
圖2係表示本發明之一實施形態之記憶卡之背面之外觀的平面圖。
圖3係圖1之A-A線剖面圖。
圖4(a)、(b)係改變了記憶體晶片之積層方法之記憶卡的剖面圖。
圖5係表示於本發明之一實施形態之記憶卡中控制器晶片、中介基板、記憶體晶片、及配線基板之連接關係的概略平面圖。
圖6係表示於本發明之一實施形態之記憶卡中控制器晶片、中介基板、記憶體晶片、及配線基板之連接關係的方塊圖。
圖7係未圖示中介基板而表示各晶片間之連接關係之方塊圖。
圖8(a)係將中介基板之晶片選擇用焊墊與記憶體晶片之晶片選擇用焊墊之連接部放大之平面圖，圖8(b)係將控制器晶片之記憶體固有控制焊墊與記憶體晶片之晶片選擇用焊墊之連接部放大之平面圖。
圖9係表示記憶體晶片之積層方法之其他例之剖面圖。
圖10係表示記憶體晶片之積層方法之其他例之剖面圖。
圖11係表示記憶體晶片之積層方法之其他例之剖面圖。
圖12係表示本發明之其他實施形態之記憶卡之剖面圖。
圖13係表示比較例之積層方法之概略圖。
圖14係表示本發明之其他實施形態之記憶卡之內部構造的概略平面圖。
圖15(a)係本發明之其他實施形態之記憶卡之外觀(表面側)之平面圖，圖15(b)係該記憶卡之側視圖，圖15(c)係表示該記憶卡之外觀(背面側)之平面圖。
圖16係表示圖15所示之記憶卡之配線基板之平面圖。
圖17係表示圖15所示之記憶卡之配線基板之剖面圖。
圖18係示意性地表示圖15所示之記憶卡之配線基板、記憶體晶片、控制器晶片以及中介基板之連接關係的電路圖。
圖19係表示本發明之其他實施形態之記憶卡之配線基板的平面圖。
圖20係表示本發明之其他實施形態之記憶卡之配線基板的剖面圖。
圖21係表示本發明之其他實施形態之記憶卡之配線基板的平面圖。
圖22係表示本發明之其他實施形態之記憶卡之配線基板的剖面圖。
圖23係表示本發明之其他實施形態之記憶卡之配線基板的平面圖。
圖24係表示本發明之其他實施形態之記憶卡之配線基板的剖面圖。
圖25係表示製作中介基板時所用之多陣列封裝基板之平面圖。
圖26係表示由圖25所示之多陣列封裝基板製作中介基板之方法的平面圖。
圖27係表示由圖25所示之多陣列封裝基板製作中介基板之方法的平面圖。
圖28係表示使用由圖25所示之多陣列封裝基板所獲得之中介基板來組裝記憶卡之方法的平面圖。
圖29係表示使用由圖25所示之多陣列封裝基板所獲得之中介基板來組裝記憶卡之方法的平面圖。
圖30係表示使用由圖25所示之多陣列封裝基板所獲得之中介基板來組裝記憶卡之方法的平面圖。
圖31係表示使用由圖25所示之多陣列封裝基板所獲得之中介基板來組裝記憶卡之方法之其他例的平面圖。
圖32係表示使用由圖25所示之多陣列封裝基板所獲得之中介基板來組裝記憶卡之方法之其他例的平面圖。
圖33係表示使用自圖25所示之多陣列封裝基板所獲得之中介基板來組裝記憶卡之方法之其他例的平面圖。
圖34係表示本發明之其他實施形態之記憶卡之配線基板的平面圖。
圖35係表示本發明之其他實施形態之記憶卡之配線基板的平面圖。
圖36係表示本發明之其他實施形態之記憶卡之配線基板的平面圖。
圖37係表示圖36所示之記憶卡之配線基板之剖面圖。
圖38係示意性地表示圖36所示之記憶卡之配線基板、記憶體晶片、控制器晶片以及中介基板之連接關係的電路圖。
圖39係表示本發明之其他實施形態之記憶卡之配線基板的平面 圖。
圖40係表示本發明之其他實施形態之記憶卡之配線基板的平面圖。
圖41係表示本發明之其他實施形態之球柵陣列構造之系統級封裝的剖面圖。
以下，根據圖式詳細說明本發明之實施形態。再者，於用以說明實施形態之所有圖式中，原則上對於同一構件標註同一符號，並省略其重複說明。
(實施形態1)
本實施形態係適用於用作行動電話用記錄媒體之記憶卡者。
<積層構造之概要>
圖1係表示本實施形態之記憶卡之內部構造之概略平面圖，圖2係表示該記憶卡背面之外觀之平面圖，圖3係圖1之A-A線剖面圖。
本實施形態之記憶卡1A係安裝於行動電話之卡插槽中而使用者，其外形尺寸係例如長邊×短邊為15mm×12.5mm，厚度為12mm。該記憶卡1A包含：以玻璃環氧樹脂為主體而構成之配線基板2；積層於該配線基板2主面(表面)上之4片記憶體晶片M1、M2、M3、M4；以及安裝於最上層之記憶體晶片M4表面上之控制器晶片3及中介基板4。此處，記憶體晶片M1、M2、M3、M4為大致相同形狀、相同尺寸。
配線基板2以及記憶體晶片M1~M4係藉由接著劑等而彼此固定。又，控制器晶片3以及中介基板4係藉由接著劑等而分別固定於記憶體晶片M4之表面。
配線基板2之表面側係由密封上述記憶體晶片M1~M4、控制器晶片3及中介基板4之鑄模樹脂5所包覆。鑄模樹脂5例如由加入有石英填 料之熱硬化性環氧樹脂構成。雖未圖示，但在相當於記憶卡1A表面之鑄模樹脂5之表面上，貼附有記載著產品名、製造商、記憶容量之絕緣性標籤。又，亦可代替此種標籤，而於鑄模樹脂5之表面上直接印刷上述內容。
如圖3所示，對於鑄模樹脂5之一側面(圖之右端部)，即，將記憶卡1A插入行動電話之卡插槽時成為前端部(圖之右端部)之一邊(箭頭所示之部位)，實施使前端部之厚度薄於其他部分之錐形加工。藉由將前端部加工成此種形狀，在將記憶卡1A插入卡插槽時即便插入角度在上下方向上稍許偏離，亦可順利地插入。另一方面，於將記憶卡1A插入行動電話之卡插槽時成為後端部(圖之左端部)之一邊(短邊)之附近的鑄模樹脂5上設置有凹槽5A。該凹槽5A係在將記憶卡1A插入行動電話之卡插槽時，防止記憶卡1A之前端部與後端部前後顛倒之引導槽。又，藉由設置該凹槽5A，可容易地自卡插槽拔出記憶卡1A。
記憶體晶片M1~M4各自包含0.09mm左右之厚度之長方形之矽晶片，於其主面(表面)上，此處係形成有具有八十億位元之記憶容量且可電性抹除及寫入的非揮發性記憶體(快閃記憶體)。因此，搭載有4片記憶體晶片M1~M4之本實施形態之記憶卡1A具有八十億位元×4=三百二十億位元(四十億位元組)之記憶容量。作為快閃記憶體，例如係使用NAND型快閃記憶體，但亦可為AG-AND(Assist Gate-AND)型快閃記憶體或NOR型快閃記憶體等。於記憶體晶片M1~M4各自之表面之一邊(短邊)附近，於該短邊方向上集中形成有複數個焊墊(端子)6。再者，為簡化圖式，圖1中僅表示有焊墊6之一部分。
記憶體晶片M1~M4各自以其長邊朝向與配線基板2之長邊相同之方向的方式而積層於配線基板2之表面上。配線基板2係配置成其長邊朝向與記憶卡1A之長邊相同之方向。
<控制器晶片>
控制器晶片3包含面積小於記憶體晶片M1~M4之長方形之矽晶片。控制器晶片3之厚度為0.1mm左右。於控制器晶片3之主面(表面)上，形成有在記憶體晶片M1~M4與外部之間進行資料交換之介面電路，以遵照來自外部之指示的控制態樣來對外部介面動作及針對記憶體晶片M1~M4之記憶體介面動作進行控制。於控制器晶片3表面之一邊(長邊)附近，形成有複數個焊墊(端子)7之行。
形成於控制器晶片3上之介面電路具有複數種介面控制態樣，其以遵照來自外部之指示之控制態樣而對外部介面動作及針對記憶體晶片M1~M4之記憶體介面動作進行控制。記憶卡介面態樣係依據各種單體記憶卡之介面規格。例如，介面控制器係藉由程式控制而實現支援該等記憶卡之介面規格的記憶卡控制器之功能。又，藉由經網路進行下載等而將控制程式、即韌體追加至介面控制器中，藉此亦可在以後支援特定之記憶卡介面規格。進而，若藉由經網路獲取之許可資訊等而禁止特定控制程式之執行，則亦可在以後使特定之記憶卡介面規格無法使用。
<中介基板>
中介基板4係長邊比記憶體晶片M1~M4之短邊稍短之長方形樹脂基板，其厚度為0.13mm左右。中介基板4係使長邊朝向與配線基板2之短邊相同之方向而安裝於控制器晶片3之附近。中介基板4將控制器晶片3用作與記憶體晶片M1~M4及配線基板2連接時之中繼基板，於其表面之3條邊附近各形成有一行之複數個焊墊(端子)8。
此處，於對向之2邊之長邊的一邊上配置有控制器晶片連接用之焊墊，於另一邊上配置有記憶體晶片連接用之焊墊。又，於一條短邊上配置有配線基板連接用之焊墊。
於中介基板4上形成有複數層配線。此處，中介基板4係由表面與背面形成有配線之樹脂基板構成。再者，雖已說明了中介基板4為 樹脂基板，但該中介基板4亦可由例如形成有配線之矽晶片等構成。又，在使與配線基板、記憶體晶片、控制器晶片之連接不會變得複雜之情形時，該中介基板4可由單層而非複數層配線形成。
如圖1所示，中介基板4與控制器晶片3藉由Au導線10而電性連接。又，中介基板4與記憶體晶片M2、M3、M4及記憶體晶片M2~M4彼此分別藉由Au導線11而電性連接。進而，中介基板4與配線基板2藉由Au導線12而電性連接。該Au導線12之一端所連接之配線基板2側之焊墊(端子)9係沿配線基板2的其中一條長邊而形成。
由於在控制器晶片3與記憶體晶片M2~M4及配線基板2之間設有中介基板4，故而可藉由變更中介基板4之焊墊8或配線之布局，而調換輸入輸出於中介基板4之訊號之順序，或者可變換焊墊間距。因此，與將控制器晶片3與記憶體晶片M~M4及配線基板2直接連接之情形相比，配線設計之自由度得到提高。尤其可增加導線之配線自由度。
又，本實施形態中，係使中介基板4之長邊與控制器晶片3之長邊相比更接近記憶體晶片M1~M4之短邊之長度。因此，記憶體晶片M1~M4之焊墊6與中介基板4之焊墊8之連接可藉由調整中介基板4內的配線而減少斜向配線，從而可縮短配線長度。
又，藉由使中介基板4之長邊之長度接近記憶體晶片M1~M4之短邊的長度，從而與一致於控制器晶片3之尺寸者相比，可縮短中介基板4之短邊上所設置之焊墊8與配線基板2上之焊墊9的距離。藉此，可縮短焊墊間之導線長度。尤其，由於本構造中係段差較嚴格之部位，因此可縮短導線長度在可使導線連接穩定化方面效果較大。
進而，記憶體晶片M1~M4之外形尺寸或焊墊6之布局雖會依半導體廠商而不同，但即便於安裝不同半導體廠商之記憶體晶片M1~M4之情形時，亦可藉由變更中介基板4之規格而無須變更控制器晶片3之 規格即可，因此控制器晶片3之通用性提高。
<配線基板>
配線基板2係具有0.2mm左右之厚度之長方形樹脂基板，圖1~圖3中未圖示，該配線基板2具備表面配線20、背面配線21以及連接該等配線之通孔22。於配線基板2之主面(表面)上，除了記憶體晶片M1~M4以外，亦視需要而安裝有晶片電容器等小型被動元件(未圖示)。
配線基板2之背面未由鑄模樹脂5所包覆，而是露出於記憶卡1A之背面側。如圖2所示，於配線基板2之背面形成有複數個外部連接端子23。外部連接端子23包含電源端子(Vcc)、接地端子(Vss)及資料輸入輸出端子，如後所述，經由配線基板2之背面配線21、通孔22以及表面配線20等而與控制器晶片3連接。
外部連接端子23形成於將記憶卡1A插入行動電話之卡插槽時成為前端部之一邊(短邊)之附近，並沿該短邊方向配置。因此，當將記憶卡1A安裝於行動電話之卡插槽中時，卡插槽中所內置之連接器之端子與外部連接端子23接觸，從而在記憶卡1A與行動電話之間進行訊號之交換或電源之供給。再者，本實施形態之記憶卡係以單一電源(例如3.3V)進行動作之規格，但亦可以複數個電源(例如1.8V與3.3V)進行動作。於此情形時，於最上層之記憶體晶片M4之表面上另行安裝電源控制用晶片。
<積層剖面構造>
如上所述，記憶體晶片M1~M4各自以將長邊朝向與配線基板2之長邊相同之方向的狀態而積層於配線基板2之表面上。如圖3所示，最下層之記憶體晶片M1係配置成形成有焊墊6之側之短邊位於記憶卡1A之後端部(將記憶卡1A插入行動電話之卡插槽時之後端部)。在位於記憶卡1A後端部之配線基板2之一邊(短邊)附近形成有複數個焊墊9，該 等焊墊9與記憶體晶片M1之焊墊6係藉由Au導線13而電性連接。即，最下層之記憶體晶片M1以不與配線基板2之焊墊9重疊之方式，以朝記憶卡1A之前端部方向錯開特定距離之狀態而安裝於配線基板2上。
另一方面，積層於記憶體晶片M1上之3片記憶體晶片M2~M4與記憶體晶片M1相反地配置成形成有焊墊6之側之短邊位於記憶卡1A之前端部。而且，記憶體晶片M2以下層之記憶體晶片M1之焊墊6露出的方式，以朝記憶卡1A之前端部方向錯開特定距離之狀態而安裝於記憶體晶片M1上。同樣地，記憶體晶片M3、M4以記憶體晶片M2之焊墊6及記憶體晶片M3之焊墊6分別露出之方式，以朝記憶卡1A之後端部方向各錯開特定距離之狀態進行積層。
於將記憶體晶片M1~M4以上述方式加以積層之情形時，記憶體晶片M1、M2、M3各自之一端(記憶卡1A之前端部側之一端)較配線基板2之端部而更露出於外側。然而，如上所述，由於對鑄模樹脂5實施有錐形加工，且鑄模樹脂5之厚度方向之中央部較上部及下部更向側方向突出，因此即便記憶體晶片M1、M2、M3各自之端部自配線基板2之端部露出，記憶卡1A之前端部側亦不會露出於鑄模樹脂5之外部。
圖4(a)、(b)表示以與上述不同之方法積層4片記憶體晶片M1~M4，並以與記憶卡1A之鑄模樹脂5相同尺寸之鑄模樹脂5加以密封之記憶卡的剖面。
圖4(a)係將記憶體晶片M1、M3與記憶體晶片M2、M4彼此逆向配置，並將記憶體晶片M1~M4於配線基板2之長邊方向上交替地錯開而積層之示例。於此情形時，配線基板2A需要在記憶卡1A之前端部側與後端部側分別設置焊墊9，因此與本實施形態之配線基板2相比，長邊方向之尺寸將變長，從而露出於鑄模樹脂5之外側。
圖4(b)係將4片記憶體晶片M1~M4同向配置，並以記憶體晶片 M2~M4各自之焊墊6露出的方式，朝記憶卡之後端部方向錯開特定距離而積層之示例。於此情形時，配線基板2B之尺寸可與本實施形態之配線基板2之尺寸相同，但由於自最下層之記憶體晶片M1之一端(記憶卡之前端部側)至最上層之記憶體晶片M4之另一端(記憶卡之後端部側)為止的距離變長，因而導致記憶體晶片M1~M4露出於鑄模樹脂5之外側。
與此相對，本實施形態中成為如下構造：最下層之記憶體晶片M1與配線基板2之一短邊側上所設置的焊墊9連接，而最下層之上之記憶體晶片M2~M4並不與配線基板2之短邊側之焊墊9連接。即，最下層之上之記憶體晶片M2~M4係經由於配線基板2之其中一個長邊側所設置之焊墊9及設置於記憶體晶片M4上之中介基板4而連接。藉此，與在配線基板2之2條短邊上設置有焊墊9之情形相比，可相應地削減一邊之焊墊面積。又，藉由於配線基板2之一邊之長邊側設置焊墊9，可實現與最下層之上之記憶體晶片M2~M4之連接。
又，藉由於配線基板2之其中一個短邊側與一邊之長邊側設置焊墊9，從而與在短邊側之2條邊上設置有焊墊之情形相比，可使短邊與長邊具有同程度之尺寸餘裕，且能夠使配線基板2與記憶體晶片M1~M4之尺寸接近。
又，本實施形態中係積層成，最下層之記憶體晶片M1之焊墊6配置於配線基板2之其中一個短邊側，且最下層以外之記憶體晶片M2~M4之焊墊6位於配線基板2之另一個短邊側。又，自配線基板2觀察時，自下側起使第1層與第2層之記憶體晶片M1、M2朝圖3之右方向依次錯開，使第3層與第4層之記憶體晶片M3、M4朝相反側(圖3之左方向)錯開。藉由以如此方式積層4片記憶體晶片M1~M4，可減小4片記憶體晶片M1~M4之積層構造之長邊方向之長度。藉此，即便在隨著形成於記憶體晶片M1~M4中之快閃記憶體之容量增加而晶片尺 寸增加之情形時，亦可將4片記憶體晶片M1~M4加以積層並收納於記憶卡1A中，因此可推進記憶卡1A之大容量化。
又，本實施形態中，如圖3所示，記憶卡1A側面之外形並非左右對稱。即，於圖3之右側側面具有錐形部，且上層之記憶體晶片M2於該錐形部上延伸。另一方面，於圖3之左側側面(錐形部分)，並未如右側般延伸。如此，可於錐形部上配置記憶體晶片M2，藉此可消除因積層時之錯開所引起之長度擴大之影響。
<與中介基板之連接關係>
圖5係較圖1更詳細地表示控制器晶片3、中介基板4、記憶體晶片M1~M4、配線基板2之連接關係之概略平面圖。
圖6係表示控制器晶片3、中介基板4、記憶體晶片M1~M4、配線基板2之連接關係之方塊圖。再者，為簡化圖式，對焊墊(6~9)及連接於其之訊號配線僅圖示其等之一部分。電源用之外部連接端子23V為簡化而僅圖示了Vcc與Vss中之一者，實際上設有Vcc與Vss這兩者。再者，圖示之「記憶體共通」係指分別共通地給予至各記憶體晶片，「記憶體固有」係指給予至複數個記憶體晶片中之任一者。
圖7係未圖示中介基板4而表示各晶片間之連接關係之圖。Vcc與GND(Vss)被共通地給予至控制器晶片3及記憶體晶片M1~M4。在與控制器晶片3之間用於指令訊號、位址訊號或資料訊號用之I/Ob與各記憶體晶片M1~M4及控制器晶片3連接。又，根據來自控制器晶片3之Select訊號(1~4)來選擇記憶體晶片M1~M4中之任一者。此處，與上述「記憶體共通」對應者為I/Ob，而與「記憶體固有」對應者為Select。
其次，使用圖5說明上述連接關係。於記憶體晶片M1~M4及控制器晶片3上，經由中介基板4而供給有電源(Vcc、Vss)。即，控制器晶片3之電源焊墊7a1與記憶體晶片M2~M4之電源焊墊6a1藉由中介基板4 之表面配線15a1而連接。
表面配線15a1經由通孔17而與背面配線16a1以及表面配線15a2連接，進而經由Au導線12等與配線基板2之表面配線20a連接。表面配線20a與記憶體晶片M1之電源焊墊9a1連接，進而，與圖2所示之配線基板2之背面之外部連接端子23(電源端子)連接。
記憶體晶片M1~M4各自具有用於指令訊號、位址訊號及資料訊號之記憶體共通訊號用焊墊6a2、以及用於晶片選擇訊號之晶片選擇用焊墊(記憶體固有訊號用焊墊)6b。於中介基板4之其中一條長邊之附近配置有記憶體共通訊號用焊墊8a2以及晶片選擇用焊墊(記憶體固有訊號用焊墊)8b。
4片記憶體晶片M1~M4中，除最下層之記憶體晶片M1以外之記憶體晶片M2~M4各自之記憶體共通訊號用焊墊6a2經由Au導線11而彼此連接，並經由中介基板4之記憶體共通訊號用焊墊8a2而與控制器晶片3之記憶體共通控制焊墊7a2連接。又，記憶體晶片M2~M4各自之晶片選擇用焊墊6b經由Au導線11以及中介基板4之晶片選擇用焊墊8b而與控制器晶片3之記憶體固有控制焊墊7b連接。
另一方面，記憶體晶片M1之記憶體共通訊號用焊墊6a經由Au導線12、13、配線基板2之記憶體共通訊號用焊墊9a2、以及沿配線基板2之長邊所形成之表面配線20而與中介基板4之記憶體共通訊號用焊墊8a3連接。該記憶體共通訊號用焊墊8a3係配置於中介基板4之其中一條短邊附近，且經由表面配線15、通孔17以及背面配線16而與記憶體共通訊號用焊墊8a2以及控制器晶片3之記憶體共通控制焊墊7a連接。
又，記憶體晶片M1之晶片選擇用焊墊6b經由Au導線12、13、配線基板2之晶片選擇用焊墊(記憶體固有訊號用焊墊)9b、以及沿配線基板2之長邊所形成之表面配線20而與中介基板4之晶片選擇用焊墊8b連接。該晶片選擇用焊墊8b係配置於中介基板4之其中一條短邊附 近，且經由表面配線15而與控制器晶片3之記憶體固有控制焊墊7b連接。
於中介基板4之其中一條短邊附近形成有與上述記憶體晶片M1連接之記憶體共通訊號用焊墊8a3、晶片選擇用焊墊8b、以及外部輸入輸出用焊墊8c。又，控制器晶片3之外部輸入輸出用焊墊7c經由中介基板4之外部輸入輸出用焊墊8c、配線基板2之表面配線20、通孔22以及背面配線21而與外部連接端子23連接。
如此，本實施形態中，將中介基板4之長邊之一邊用於與所積層之第2層以上之記憶體晶片M2~M4之連接，而將中介基板4之長邊之另一邊用於與控制器晶片3之連接。進而，將中介基板4之短邊之一邊用於與配線基板之連接。更詳細而言，將中介基板之短邊之一邊用於第1層之記憶體晶片M1與控制器晶片3之連接、控制器晶片3或記憶體晶片M2~M4之電源連接、以及與配線基板2背面之外部連接端子23之連接。
如此，將中介基板4之各邊分開用於各自之連接對象，藉此來有效地使用中介基板4。又，構成為，使排列有用於與配線基板2之連接之焊墊的中介基板4之邊(此處為短邊)較設有焊墊之其他邊更接近對應之記憶體晶片之邊。藉此，可縮短連接段差較大之中介基板4與配線基板2之導線長度，因此可實現連接之穩定性。
<中介基板與晶片選擇>
圖8(a)係將中介基板4之晶片選擇用焊墊8b與記憶體晶片M2~M4各自之晶片選擇用焊墊6b之連接部放大之平面圖。如上所述，於控制器晶片3與記憶體晶片M~M4之間設有中介基板4之情形時，可適當變更中介基板4之焊墊8之間距或布局。
因此，若例如圖8(a)所示，將與記憶體晶片M4連接之晶片選擇用焊墊8b配置於正中央，而將與記憶體晶片M2、M3連接之晶片選擇 用焊墊8b配置於其兩側，則Au導線11彼此之間距變寬，因此可抑制其等之短路。
另一方面，如圖8(b)所示，於將控制器晶片3之記憶體固有控制焊墊7b與記憶體晶片M2~M4各自之晶片選擇用焊墊6b直接連接之情形時，記憶體固有控制焊墊7b彼此之間距較窄，且亦無法變更其等之布局，因此Au導線11彼此之間距變狹，其等容易產生短路。如此，於控制器晶片3與記憶體晶片M2~M4之間設置中介基板4對於防止Au導線11彼此之短路亦有效果。
(實施形態2) <記憶體晶片之積層方法>
該實施形態中，表示與實施形態1不同之4片記憶體晶片之積層方法。
即便於以圖9、圖10或圖11所示之方式配置積層有記憶體晶片M1~M4之情形時，亦可縮短4片記憶體晶片M1~M4之長邊方向之長度。
<圖9之積層構造>
於圖9所示之積層方法之情形時，記憶體晶片M1、M3係配置成形成有焊墊6之側之短邊位於記憶卡1A之後端部，記憶體晶片M2、M4係配置成形成有焊墊6之側之短邊位於記憶卡1A之前端部。
又，相對於配線基板2，記憶體晶片M1、M2係積層於圖之右側。記憶體晶片M3以與配線基板2大致重疊之方式，而較記憶體晶片M1、M2積層於圖之更左側，記憶體晶片M4相對於記憶體晶片M3而積層於圖之右側。
記憶體晶片M1經由導線13而與配線基板2連接。記憶體晶片M2、M4在圖之右側與中介基板4連接，記憶體晶片M3在圖之左側與中介基板4連接。中介基板4於配線基板2之長邊側經由導線12而連 接。
於此情形時，由於分別縮短了連接記憶體晶片M1、M3與中介基板4之Au導線11之長度、以及連接記憶體晶片M2、M4與中介基板4之Au導線11之長度，因此，沿記憶體晶片M1~M4之長邊方向之中介基板4之長度與實施形態1相比變長。
又，於此情形時，中介基板4之面積變大，因此控制器晶片3安裝於中介基板4之表面上。該積層構造中，可使導線11分散於圖之左右兩側。
<圖10之積層構造>
圖10中係將記憶體晶片M1與配線基板2以大致重疊之方式進行配置。記憶體晶片M2經由記憶體晶片M1而與中介基板4連接，記憶體晶片M3、M4在與記憶體晶片M1、M2為相反側之邊上與中介基板4連接。此外，與圖9之積層構造同樣之部分省略說明。
該積層構造中，由於未將記憶體晶片M1與配線基板2直接連接，因此即便不於配線基板2之短邊側設置直接連接於記憶體晶片M1之焊墊亦可。
<圖11之積層構造>
圖11中，記憶體晶片M1、M2在圖之左側與配線基板2連接，記憶體晶片M3、M4在圖之右側與中介基板4連接。
該積層構造中，由於2片記憶體晶片M1、M2直接連接於配線基板2，因此與中介基板4與3片以上之記憶體晶片相連接之構造相比，中介基板4之連接並不複雜。
本實施形態之積層方法以及圖9~圖11所示之積層方法之共同點在於：將記憶體晶片M2~M4中之2片或者3片記憶體晶片於最下層之記憶體晶片M1之長邊方向上以錯開特定距離之狀態而積層；以及一部分記憶體晶片M3、M4經由中介基板4而與配線基板2連接。又，圖 9、圖10之共同點在於，自圖之左右兩側與中介基板4連接。
(實施形態3)
圖12係表示本實施形態之記憶卡之剖面圖。該記憶卡1B係於配線基板2之表面上自下層起以M1~M8之順序積層有8片記憶體晶片M1~M8者。
記憶體晶片M1~M8均係於一邊(短邊)附近形成有複數個焊墊6。於最上層之記憶體晶片M8之表面上安裝有中介基板4，且於中介基板4之表面上安裝有控制器晶片3。於中介基板4之兩條短邊附近形成有複數個焊墊8，該等焊墊8與記憶體晶片M3~M8之焊墊6藉由Au導線11而連接。
另一方面，最下層之記憶體晶片M1以及其上之記憶體晶片M2經由Au導線13而與配線基板2之表面配線(未圖示)連接。該表面配線係沿配線基板2之其中一條長邊而形成，且經由Au導線12而與中介基板4之焊墊(未圖示)連接，進而經由Au導線10而與控制器晶片3連接。雖未圖示，但Au導線12之一端所連接之中介基板4之焊墊係沿中介基板4之長邊而形成。
又，沿中介基板4之長邊而形成之上述焊墊之一部分經由Au導線12而與配線基板2之表面配線(未圖示)連接，進而經由該表面配線、未圖示之通孔以及背面配線而與外部連接端子23連接。
圖12之示例中，將下層之2片記憶體晶片M1、M2經由配線基板2之表面配線而與中介基板4連接，而上層之記憶體晶片M3~M8不經由表面配線而與中介基板4連接，但亦可將下層之3片記憶體晶片M1~M3經由配線基板2之表面配線而與中介基板4連接，且上層之記憶體晶片M4~M8不經由表面配線而與中介基板4連接。
此處，對於在配線基板2之表面上積層8片記憶體晶片M1~M8之情形之積層方法進行了說明，但一般而言，於在配線基板之表面上積 層複數片記憶體晶片之情形時，若將記憶體晶片之片數設為n片(其中，n為4以上)，則可藉由使朝同一方向連續錯開之記憶體晶片之片數為(n/2)片以下且2片以上，而縮短記憶體晶片之積層長度。
例如本實施形態所示，於在配線基板2之表面上積層8片記憶體晶片M1~M8之情形時，只要使朝同一方向連續錯開之記憶體晶片之片數少於4片且為2片以上即可。圖示之例中，3片記憶體晶片M1~M3朝記憶卡1B之前端部方向錯開而配置，其上部之3片記憶體晶片M4~M6朝記憶卡1B之後端部方向錯開而配置，進而其上部之2片記憶體晶片M7、M8朝記憶卡1B之前端部方向錯開而配置。又，連續錯開之複數片記憶體晶片中(群組內)之最上層之記憶體晶片中，(群組內之)設置有焊墊之邊與其他記憶體晶片相反。即，記憶體晶片M3與記憶體晶片M1、M2之焊墊之邊相反，記憶體晶片M6與記憶體晶片M4、M5之焊墊之邊亦相反。
再者，對於所有記憶體晶片中之最上層之記憶體晶片、最接近中介基板4之記憶體晶片而言，相反抑或不相反均可。圖示之例中，記憶體晶片M8與記憶體晶片M7不相反。
例如圖13所示，於將記憶體晶片M1~M4逐個交替錯開而積層之積層方法中，第二個以上之記憶體晶片M3重疊在記憶體晶片M1之焊墊6之上方，因此，若非在將Au導線13接合於記憶體晶片M1之焊墊6之後，便無法進行記憶體晶片M3之積層。另一方面，若朝同一方向連續錯開之記憶體晶片之片數多於(n/2)片，則將導致之所積層之記憶體晶片之長度變長。
如此，藉由設為使用中介基板4之積層構造，可縮短積層有記憶體晶片時之長度。
(實施形態4)
近年來，行動電話用之記憶卡正如以微型SD卡(micro SD card)為 代表般追求小型化．薄型化。但另一方面，對於收納於記憶卡中之記憶體晶片追求大容量化，因此藉由使記憶體晶片之尺寸無限接近記憶卡之配線基板之尺寸，且積層複數片記憶體晶片而實現大容量化。與此相對，對於收納於記憶卡中之控制器晶片而言，為增加自一片半導體晶圓能獲取之片數而傾向於縮小晶片尺寸，從而與記憶體晶片之尺寸差正逐漸變大。又，控制器晶片與記憶體晶片相比焊墊(接合墊)之數量較多，因此若晶片尺寸變小，則必須將先前沿晶片之1邊或2邊配置的焊墊沿3邊或4邊而配置。
由於此種原因，於如微型SD卡般之小型．薄型記憶卡中，在配線基板上配置線接合用焊墊之空間變得極窄，從而難以利用導線連接控制器晶片與配線基板。
又，若沿控制器晶片之3邊或者4邊配置焊墊，則當利用導線連接控制器晶片與其他零件(配線基板或記憶卡)時，會因其他零件之焊墊之位置而難以引繞導線。又，即便能夠利用導線連接控制器晶片與其他零件，亦會因導線長度變長而產生接合變得不穩定之問題、或因無法降低導線之迴路高度而難以實現記憶卡之薄型化之問題。
本實施形態以及其後之實施形態係為解決該等問題而研發者。以下，對適用於微型SD卡之實施形態進行詳細說明。圖15(a)係表示本實施形態之記憶卡之外觀(表面側)之平面圖，圖15(b)係該記憶卡之側視圖，圖15(c)係表示該記憶卡之外觀(背面側)之平面圖，圖16係表示該記憶卡之配線基板之平面圖，圖17係表示該記憶卡之配線基板之剖面圖。
本實施形態之記憶卡1B係由合成樹脂製之頂蓋30及收納在該頂蓋30中之配線基板2C構成，其外形尺寸係長邊×短邊為15mm×11mm，且除了形成有突起31之部分以外之厚度為1.0mm。雖未圖示，但於成為記憶卡1B表面之頂蓋30之表面上，印刷有產品名、製造 商、記憶容量。突起31係沿將記憶卡1B插入行動電話之卡插槽時成為後端部之頂蓋30之一邊(短邊)而設置。藉由設置該突起31，可容易地進行將記憶卡1B插入卡插槽或自卡插槽中拔出之作業。
收納於頂蓋30中之配線基板2C係以玻璃環氧樹脂為主體而構成，於其主面(表面)上安裝有2片記憶體晶片M1、M2、1片控制器晶片3及1片中介基板4。又，於配線基板2C之主面上，視需要而安裝有晶片電容器24等小型被動元件。
如圖17所示，配線基板2C之主面係藉由密封上述記憶體晶片M1、M2、控制器晶片3及中介基板4之鑄模樹脂5所覆蓋。鑄模樹脂5由例如添加有石英填料之熱硬化性環氧樹脂構成。配線基板2C之厚度為0.2mm左右，配線基板2C與鑄模樹脂5之總厚度為0.7mm左右。
配線基板2C之背面未藉由頂蓋30所覆蓋，而露出於記憶卡1B之背面側。如圖15(c)所示，於配線基板2C之背面形成有8個外部連接端子23。該等外部連接端子23例如包含1個電源端子(Vdd)、1個接地端子(Vss)、1個指令端子(CMD)、1個時脈端子(CLK)以及4個資料輸入輸出端子(I/O)。該等外部連接端子23與上述實施形態1之記憶卡1A同樣地，經由形成於配線基板2C之未圖示之背面配線、通孔以及表面配線而與中介基板4連接，並經由中介基板4而進一步與控制器晶片3以及記憶體晶片M1、M2電性連接。又，該等外部連接端子23與形成於上述實施形態1之記憶卡1A上之外部連接端子23同樣地，沿著將記憶卡1B插入行動電話之卡插槽時成為前端部之一邊(短邊)而配置。因此，當將記憶卡1B安裝於行動電話之卡插槽中時，卡插槽中內置之連接器之端子與外部連接端子23接觸，從而在記憶卡1B與行動電話之間進行訊號之交換或電源之供給。
如圖16所示，安裝於配線基板2C主面上之2片記憶體晶片M1、M2係以其等之長邊朝向與配線基板2C之長邊相同之方向的方式而安 裝於配線基板2C上，配線基板2C係配置成其長邊朝向與記憶卡1B之長邊相同之方向。於記憶體晶片M1、M2各自之主面之一邊(短邊)附近，形成有與晶片內之記憶胞(電路)部連接之複數個焊墊(端子)6，記憶體晶片M1、M2各自係配置成其等之形成有焊墊6之側之短邊位於記憶卡1B前端部。因此，積層於記憶體晶片M1上之記憶體晶片M2係以下層之記憶體晶片M1之焊墊6露出之方式，且在記憶體晶片M1之後端部不超過記憶卡1B之後端部之程度下，以朝記憶卡1B之後端部方向錯開之狀態而安裝於記憶體晶片M1上。
於記憶體晶片M1、M2各自之主面上，形成有具有例如八十億位元之記憶容量且可電性抹除及寫入的非揮發性記憶體(快閃記憶體)。因此，搭載有2片記憶體晶片M1、M2之本實施形態之記憶卡1B具有八十億位元×2=一百六十億位元(二十億位元組)之記憶容量。
於上層之記憶體晶片M2上安裝有中介基板4。中介基板4係由形成有例如2層配線且厚度為0.09mm左右之玻璃環氧樹脂基板等構成。該中介基板4具有較記憶體晶片M1、M2之短邊稍短之長邊，且以該長邊之其中一邊位於記憶體晶片M2之焊墊6附近之方式而安裝於記憶體晶片M2上。於中介基板4之上述長邊附近形成有一行之複數個焊墊8，該等焊墊8與記憶體晶片M2之焊墊6經由Au導線11而電性連接。又，下層之記憶體晶片M1之焊墊6與上層之記憶體晶片M2之焊墊6經由Au導線11而電性連接。即，2片記憶體晶片M1、M2經由Au導線11而彼此電性連接，且與中介基板4電性連接。於記憶體晶片M1、M2與中介基板4經由Au導線11而電性連接之情形時，如上所述，可藉由將中介基板4之焊墊8配置於記憶體晶片M2之焊墊6附近，而縮短Au導線11之長度，因此可降低Au導線11之迴路高度。
於中介基板4上安裝有控制器晶片3。控制器晶片3由長方形之矽晶片構成，其厚度為0.1mm左右。於該控制器晶片3上，沿其主面之3 條邊而形成有複數個焊墊7。另一方面，於中介基板4上，以沿著控制器晶片3之複數個焊墊7之方式而形成有複數個焊墊8，該等焊墊8與控制器晶片3之焊墊7經由Au導線10而電性連接。
於利用Au導線10將控制器晶片3與中介基板4電性連接之情形時，如上所述，於中介基板4上安裝控制器晶片3，並於控制器晶片3之附近配置中介基板4之焊墊8，藉此可縮短將沿3邊形成有複數個焊墊7之控制器晶片3與中介基板4電性連接之Au導線10之長度，因此可降低Au導線10之迴路高度。
於配線基板2C之主面上，沿其長邊之其中一條邊而形成有複數個焊墊9。雖未圖示，但該等焊墊9係與上述實施形態1之記憶卡1A同樣地，經由形成於配線基板2C之表面配線、通孔以及背面配線而與外部連接端子23連接。另一方面，於中介基板4上，於該等焊墊9之附近形成有複數個焊墊8，該等焊墊8與配線基板2C之焊墊9經由Au導線12而電性連接。於利用Au導線12將配線基板2C與中介基板4電性連接之情形時，如上所述，藉由將中介基板4之焊墊8配置於配線基板2C之焊墊9附近，可縮短Au導線12之長度，因此可降低Au導線12之迴路高度。
如圖16所示，於配線基板2C之長邊之其中一條邊上設置有略微之突起。又，配線基板2C之主面之大部分係由記憶體晶片M1、M2所佔據，因此於除該突起部分以外之區域中並無配置焊墊9之空間。因此，本實施形態之記憶卡1B係利用設置於配線基板2C之長邊之其中一邊上的略微之突起部分，於此處配置焊墊9及小型被動元件(晶片電容器24)。而且，於該焊墊9之附近配置中介基板4之焊墊8，並經由Au導線12而將焊墊9與焊墊8電性連接。
圖18係示意性地表示配線基板2C、記憶體晶片M1、M2、控制器晶片3以及中介基板4之連接關係之電路圖。
於中介基板4上，與上述實施形態1之中介基板4同樣地形成有2層配線15、16。而且，記憶體晶片M1、M2、控制器晶片3與配線基板2C係經由中介基板4之配線15、16而彼此電性連接。因此，與上述實施形態1之記憶卡1A同樣地，可藉由變更中介基板4之焊墊8或配線15、16之布局而調換輸入輸出於中介基板4之訊號之順序或者變換焊墊間距。藉此，與經由形成於配線基板2C上之配線而將記憶體晶片M1、M2、控制器晶片3與配線基板2C彼此連接之情形相比，配線設計之自由度提高，從而可於面積有限之配線基板2C上安裝大面積之記憶體晶片M1、M2。
又，如上所述，藉由於中介基板4上安裝控制器晶片3，並將中介基板4之焊墊8配置於控制器晶片3之附近，從而可縮短將沿3邊形成有焊墊7之控制器晶片3與中介基板4電性連接之Au導線10之長度。藉此，可在與鑄模樹脂5合計之厚度為0.7mm左右而極薄之配線基板2C上積層安裝記憶體晶片M1、M2、控制器晶片3及中介基板4。
中介基板4除了可由形成有2層配線之玻璃環氧樹脂基板構成以外，亦可由例如形成有2層配線之矽晶片或可撓性樹脂基板等構成。又，於使配線基板2C、記憶體晶片M1、M2、控制器晶片3之相互連接不會變得複雜之情形時，亦可使用單層配線構造之中介基板。
再者，本實施形態中，對安裝沿3邊形成有複數個焊墊7之控制器晶片3之情形進行了說明，但亦可適用於安裝沿4邊形成有複數個焊墊7之控制器晶片3之情形。即，如圖19及圖20所示，將沿4邊形成有複數個焊墊7之控制器晶片3安裝於中介基板4上，並將中介基板4之焊墊8配置於控制器晶片3之焊墊7之附近，藉此可獲得與上述效果同樣之效果。
本實施形態之記憶卡1B中，記憶體晶片M1、M2與控制器晶片3係在中介基板4內側之封閉區域進行連接。因此，可將與中介基板4連 接之配線基板2C之焊墊9之數量減少至8個(1個電源端子(Vdd)、1個接地端子(Vss)、1個指令端子(CMD)、1個時脈端子(CLK)、以及4個資料輸入輸出端子(I/O))。藉此，可在設置於配線基板2C之長邊之其中一邊上的微小面積之突起部分配置焊墊9。
又，於根據記憶卡1B之種類而記憶體晶片M1、M2或控制器晶片3之製造商有所變更或為複數個之情形時，晶片尺寸或焊墊配置亦不同。但即便於此情形時，亦可根據上述本實施形態之構成，僅變更中介基板4之規格便可實現品種對應，且即便配線基板2C之種類有所變更亦可共通地使用。
(實施形態5)
與上述實施形態4同樣，本實施形態係適用於微型SD卡者。圖21係表示該記憶卡之配線基板之平面圖，圖22係表示該記憶卡之配線基板之剖面圖。
上述實施形態4之記憶卡1B係將控制器晶片3安裝於中介基板4上，但本實施形態之記憶卡之特徵係將控制器晶片3與中介基板4排列安裝於記憶體晶片M2上。
如圖21所示，中介基板4具有ㄈ字形之平面形狀，控制器晶片3配置於中介基板4之ㄈ字形所圍成之區域之內側，且與中介基板4排列而安裝。中介基板4與上述實施形態4之中介基板4同樣地，係由例如形成有2層配線且厚度為0.09mm左右之玻璃環氧樹脂基板等構成。
中介基板4具有比記憶體晶片M1、M2之短邊稍短之長邊，且以該長邊位於記憶體晶片M2之焊墊6附近之方式而安裝於記憶體晶片M2上。於中介基板4之長邊附近形成有一行之複數個焊墊8，該等焊墊8與記憶體晶片M2之焊墊6經由Au導線11而電性連接。又，下層之記憶體晶片M1之焊墊6與上層之記憶體晶片M2之焊墊6經由Au導線11而電性連接。即，2片記憶體晶片M1、M2係經由Au導線11而彼此電 性連接，且與中介基板4電性連接。於利用Au導線11將記憶體晶片M1、M2與中介基板4電性連接之情形時，如上所述，藉由將中介基板4之焊墊8配置於記憶體晶片M2之焊墊6附近，可縮短Au導線11之長度，因此可降低Au導線11之迴路高度。
配置於中介基板4之ㄈ字形所圍成之區域內側的控制器晶片3包含長方形之矽晶片，其厚度為0.1mm左右。該控制器晶片3沿其主面之3邊而形成有複數個焊墊7。另一方面，於中介基板4上，以沿著控制器晶片3之複數個焊墊7之方式而形成有複數個焊墊8，該等焊墊8與控制器晶片3之焊墊7經由Au導線10而電性連接。於利用Au導線10將控制器晶片3與中介基板4電性連接之情形時，如上所述，藉由於中介基板4之ㄈ字形所圍成之區域內側配置控制器晶片3，並將中介基板4之焊墊8配置於控制器晶片3附近，可縮短將沿3邊形成有複數個焊墊7之控制器晶片3與中介基板4電性連接之Au導線10的長度，因此可降低Au導線10之迴路高度。
於配線基板2C之主面上，沿其長邊之其中一條邊而形成有複數個焊墊9。雖未圖示，但與上述實施形態4之記憶卡1B同樣地，該等焊墊9經由配線基板2C上所形成之表面配線、通孔以及背面配線而與外部連接端子23連接。另一方面，於中介基板4上，於該等焊墊9之附近形成有複數個焊墊8，該等焊墊8與配線基板2C之焊墊9經由Au導線12而電性連接。於利用Au導線12將配線基板2C與中介基板4電性連接之情形時，如上所述，藉由將中介基板4之焊墊8配置於配線基板2C之焊墊9附近，可縮短Au導線12之長度，因此可降低Au導線12之迴路高度。
雖省略了圖示，但於中介基板4上，與上述實施形態4之中介基板4同樣地形成有2層配線。而且，記憶體晶片M1、M2、控制器晶片3與配線基板2C經由中介基板4之配線而彼此電性連接。因此，與上 述實施形態4之記憶卡1B同樣地，藉由變更中介基板4之焊墊8或配線之布局，可調換輸入輸出於中介基板4之訊號之順序或者變換焊墊間距。藉此，與經由形成於配線基板2C之配線而將記憶體晶片M1、M2、控制器晶片3與配線基板2C彼此連接之情形相比，配線設計之自由度提高，從而可於面積有限之配線基板2C上安裝大面積之記憶體晶片M1、M2。
又，如上所述，藉由將中介基板4之平面形狀設為ㄈ字形，並於該ㄈ字形所圍成之區域內側配置控制器晶片3，可降低將沿3邊形成有複數個焊墊7之控制器晶片3與中介基板4連接之Au導線10的迴路高度。進而，與在中介基板4上安裝控制器晶片3之上述實施形態4不同，藉由將控制器晶片3與中介基板4排列安裝於記憶體晶片M2上，可降低自配線基板2C之主面至Au導線10之迴路之最頂部的高度。藉此，可容易地在與鑄模樹脂5之合計厚度為0.7mm左右而極薄之配線基板2C上積層安裝記憶體晶片M1、M2、控制器晶片3及中介基板4。
再者，本實施形態中，對安裝沿3邊形成有複數個焊墊7之控制器晶片3之情形進行了說明，但亦可適用於安裝沿4邊形成有複數個焊墊7之控制器晶片3之情形。於此情形時，如圖23以及圖24所所示，使用具有口字形之平面形狀之中介基板4。即，於中介基板4之內側，設置比控制器晶片3稍大之矩形開口，並於該開口內側配置控制器晶片3，並且沿該開口而配置焊墊8，藉此可獲得與上述效果同樣之效果。
具有ㄈ字形平面形狀之中介基板4可利用如下之一例方法而製作。圖25係製作中介基板4時所用之多陣列封裝基板33之平面圖。該多陣列封裝基板33係面積大於中介基板4之玻璃環氧樹脂基板，沿圖之橫方向及縱方向而形成有複數單元之焊墊8以及配線。圖中之2點鏈線所示之區域表示成為1個中介基板4之區域(1個單元)。於該多陣列封裝基板33上，例如於橫方向上形成有10單元、於縱方向上形成4單 元之焊墊8及配線。因此，可由該多陣列封裝基板33獲得10×4=40片中介基板4。
由上述多陣列封裝基板33製作中介基板4時，首先，如圖26所示，於多陣列封裝基板33之背面貼附被稱作晶片貼裝薄膜之厚度為10μm~20μm之雙面膠帶34。該雙面膠帶34係藉由加熱而產生黏著性之膠帶，藉由在多陣列封裝基板33下敷設有雙面膠帶34之狀態下進行加熱，可將雙面膠帶34貼附於多陣列封裝基板33之背面。
繼而，在該狀態下自上方對多陣列封裝基板33照射雷射光束而將各單元切斷成ㄈ字狀。此時，亦可同時切斷貼附於多陣列封裝基板33背面之雙面膠帶34，但此處藉由調節雷射光束之能量而僅將多陣列封裝基板33切斷，不將背面之雙面膠帶34切斷。
其次，如圖27所示，沿著各單元之邊界部在橫方向及縱方向上呈直線狀切斷多陣列封裝基板33。於呈直線狀切斷多陣列封裝基板33之情形時，使用切斷速度快於雷射光束之切割刀片，將貼附於多陣列封裝基板33背面之雙面膠帶34亦同時切斷。再者，亦可在以切割刀片呈直線狀切斷多陣列封裝基板33之後再以雷射光束切斷成ㄈ字狀，但當呈直線狀切斷多陣列封裝基板33後，各單元會彼此分離而偏離原本位置，因此採用切斷成ㄈ字狀後再呈直線狀切斷之方式更能實現高精度之切斷。藉由至此為止之步驟，可製作背面貼附有雙面膠帶34之複數個中介基板4。
又，於呈直線狀切斷多陣列封裝基板33時亦可使用雷射光束，於此情形時，對於多陣列封裝基板33之切斷使用一種裝置即可。再者，於此情形時，亦可在將各單元切斷成ㄈ字狀時降低雷射光束之能量而僅將多陣列封裝基板33切斷，而在呈直線狀切斷時提高能量以同時將雙面膠帶34切斷。
繼而，如圖28所示，將中介基板4定位於配線基板2C上所安裝之 記憶體晶片M1、M2上之後，對配線基板2C進行加熱，藉此將中介基板4經由雙面膠帶34而安裝於記憶體晶片M2上。此時，於中介基板4之ㄈ字狀所圍成之區域內側露出有雙面膠帶34。
其次，如圖29所示，將控制器晶片3定位於雙面膠帶34上，繼而對配線基板2C進行加熱，藉此可將控制器晶片3經由該雙面膠帶34而安裝於記憶體晶片M2上。如此，在將多陣列封裝基板33單片化而製作中介基板4時，藉由使雙面膠帶34殘留於ㄈ字狀所圍成之區域內側，從而簡化安裝控制器晶片3之步驟。
其後，如圖30所示，將配線基板2C搬送至線接合步驟，使中介基板4之焊墊8與控制器晶片3之焊墊7、記憶體晶片M1、M2之焊墊6、配線基板2C之焊墊9分別利用Au導線10、11、12而電性連接。
此處，對具有ㄈ字形平面形狀之中介基板4之製作方法進行了說明，但具有圖23所示之口字形平面形狀之中介基板4，亦可利用與上述同樣之方法來製作。
又，此處，對在以切割刀片或者雷射光束切斷多陣列封裝基板33時，將雙面膠帶34貼附於多陣列封裝基板33背面之情形進行了說明。然而，於此情形時，當對由多陣列封裝基板33所獲取之中介基板4進行檢查而發現其一部分存在不良時，必須同時廢棄不良之中介基板4及接著於其背面之雙面膠帶34，因此雙面膠帶34被白白地浪費。因此，亦可在未於背面貼附雙面膠帶34之狀態下將多陣列封裝基板33切斷之後，再於中介基板4之背面塗佈接著劑而安裝於記憶體晶片M2上。
又，進而作為其他方法，亦可如圖31所示，預先將矩形之雙面膠帶34接著於記憶體晶片M2上，繼而，如圖32所示，將切斷多陣列封裝基板33而獲得之中介基板4接著於該雙面膠帶34上，進而如圖33所示，將控制器晶片3接著於在中介基板4之ㄈ字形所圍成之區域內側 所露出的雙面膠帶34上。藉此，可防止雙面膠帶34被白白地浪費。
此處，對使用具有ㄈ字形平面形狀之中介基板4之示例進行了說明，但於使用具有圖23所示之口字形平面形狀之中介基板4之情形時，亦可藉由預先將雙面膠帶34接著於記憶體晶片M2上而防止雙面膠帶34被白白地浪費。
圖34係不使用具有ㄈ字形平面形狀之中介基板4，而將具有矩形平面形狀之3片中介基板4a、4b、4c組合成ㄈ字形而安裝於記憶體晶片M2上之後，於ㄈ字形所圍成之區域之內側配置控制器晶片3之示例。於此情形時，由於3片中介基板4a、4b、4c之焊墊之數量或配置以及配線之圖案互不相同，因此係由3種多陣列封裝基板而製作3種中介基板4a、4b、4c。又，於此情形時，由於中介基板4a、4b、4c之平面形狀均為矩形，因此在切斷多陣列封裝基板時，僅以切割刀片呈直線狀切斷即可，故而可簡化多陣列封裝基板之切斷步驟。
又，於安裝沿4邊形成有複數個焊墊7之控制器晶片3之情形時，亦可不使用具有上述圖23所示之口字形平面形狀的中介基板4，而如圖35所示，將具有矩形平面形狀之4片中介基板4d、4e、4f、4g組合成口字形而安裝於記憶體晶片M2上之後，將控制器晶片3配置於口字形所圍成之區域之內側。
(實施形態6)
圖36係表示本實施形態之記憶卡之配線基板之平面圖，圖37係表示該記憶卡之配線基板之剖面圖，圖38係示意性地表示該記憶卡之配線基板、記憶體晶片、控制器晶片以及中介基板之連接關係之電路圖。
例如隨著晶圓製程之逐代發展，即便係同一記憶容量之記憶體晶片，晶片尺寸亦會小於前一代，從而不僅可於記憶卡之配線基板2C之長邊側配置焊墊9，亦可於短邊側配置焊墊9，因此可實現如下 所述之安裝構造。
於配線基板2C之長邊之其中一條邊與短邊之其中一條邊上，分別形成有複數個焊墊9。於該配線基板2C之主面上安裝2片記憶體晶片M1、M2，記憶體晶片M2係積層於記憶體晶片M1上。又，於上層之記憶體晶片M2上安裝有中介基板4，且於中介基板4上安裝有控制器晶片3。
記憶體晶片M1、M2、中介基板4以及控制器晶片3具有長方形之平面形狀，且配置成各自之長邊朝向同一方向，中介基板4以及控制器晶片3以各自之長邊之其中一條邊與記憶體晶片M1、M2之長邊之其中一條邊重疊之方式而積層。
沿2片記憶體晶片M1、M2各自之短邊而形成之焊墊6經由Au導線11而與配線基板2C之短邊之焊墊9電性連接。
於控制器晶片3之主面上，沿其3邊(長邊之其中一條邊及2條短邊)而形成有焊墊7。沿控制器晶片3之長邊形成之焊墊7經由Au導線14而與配線基板2C之長邊之焊墊9電性連接。沿控制器晶片3之2條短邊形成之焊墊7經由Au導線10而與中介基板4之焊墊8電性連接。該等焊墊8連接於將控制器晶片3之短邊之焊墊7進行90度座標轉換之中介基板4之配線18的一端，且經由該配線18之另一端所形成之焊墊8以及連接於該焊墊8之Au導線12而與配線基板2C之長邊的焊墊9電性連接。
根據以上述方式構成之本實施形態，可縮小中介基板4之尺寸，並且可簡化配線之引繞。
(實施形態7)
圖39係表示本實施形態之記憶卡之配線基板之平面圖。本實施形態之記憶卡係於配線基板2C之主面上以積層之狀態而安裝有4片記憶體晶片M1、M2、M3、M4。又，於最上層之記憶體晶片M4上安裝有2片控制器晶片3。如此，當安裝於配線基板2C之主面上的記憶體 晶片數增加時，為防止記憶體晶片-控制器晶片間之存取速度之降低，要求在記憶體晶片M4上安裝2片控制器晶片3。
如圖39所示，本實施形態之記憶卡係於最上層之記憶體晶片M4上安裝2片具有ㄈ字形平面形狀之中介基板4，且於各中介基板4之ㄈ字形所圍成之區域內側配置有控制器晶片3。又，其中一個中介基板4與另一個中介基板4係經由Au導線19而電性連接。
根據以上述方式構成之本實施形態，可獲得與上述實施形態5同樣之效果，因此可於記憶體晶片M4上安裝2片控制器晶片3。
又，於代替2片具有ㄈ字形平面形狀之中介基板4之使用，而如圖40所示般，將具有矩形平面形狀之3片中介基板4a、4b、4c與3片中介基板4h、4i、4j分別組合成ㄈ字形而安裝於記憶體晶片M4上，並於ㄈ字形所圍成之區域內側配置有控制器晶片3之情形時，亦可獲得同樣之效果。
此處，對安裝2片於3邊上形成有焊墊7之控制器晶片3之情形進行了說明，但於安裝2片在4邊上形成有焊墊7之控制器晶片3之情形時，藉由使用2片上述圖23所示之具有口字形平面形狀之中介基板4，可於記憶體晶片M4上安裝2片控制器晶片3。
以上，根據實施形態對本發明者所研發之發明進行了具體說明，但本發明並不限定於上述實施形態，當可於不脫離其主旨之範圍內進行各種變更。
上述實施形態中，係對在短邊之其中一條邊上設有焊墊之快閃記憶體晶片進行積層，但本發明亦可適用於對在長邊之其中一條邊上設有焊墊之快閃記憶體晶片進行積層之情形。又，亦可適用於在對向之2條邊上設有焊墊之快閃記憶體晶片上形成再配線而使焊墊集中於一邊之情形。
又，上述實施形態4~7中，係對積層有2片或者4片記憶體晶片之 情形進行了說明，但亦可適用於積層有更多記憶體晶片之記憶卡。於此情形時，藉由採用上述實施形態1~3中所說明之各種積層方法，可於尺寸有限之配線基板上積層多片記憶體晶片。
又，於在配線基板上積層快閃記憶體晶片之情形時，亦可於配線基板與快閃記憶體晶片之間、或者下層之快閃記憶體晶片與上層之快閃記憶體晶片之間設有間隔晶片。
又，上述實施形態中，係對適用於記憶卡之情形進行了說明，但亦可適用於例如圖41所示，在下表面連接有多個凸塊電極40之配線基板2C上積層有複數片記憶體晶片M1、M2與控制器晶片3之BGA構造之系統級封裝(SIP)等具備記憶卡以外之封裝形態的半導體裝置。
又，記憶體晶片並不限定於快閃記憶體晶片，例如亦可適用於安裝DRAM(dynamic random access memory，動態隨機存取記憶體)等其他記憶體晶片之情形。於配線基板上安裝之記憶體晶片之片數可為1片，亦可為複數片。
又，於上述實施形態1~3中，在對照記憶體晶片M2~M4之規格來定制設計控制器晶片3，並將控制器晶片3與記憶體晶片M2~M4及配線基板2直接連接之情形時，可無需中介基板4。於此情形時，如圖14所示，於控制器晶片3之一邊上配置用以與記憶體晶片M2~M4連接之焊墊7，且在與該一邊正交之一邊(與記憶體晶片M2~M4之長邊平行之邊)上配置用以與配線基板2連接之焊墊7。藉此，可減少記憶卡1A之零件數量以及組裝步驟數。
[產業上之可利用性]
本發明可適用於在配線基板上積層記憶體晶片與控制器晶片之半導體裝置。
1A‧‧‧記憶卡
2‧‧‧配線基板
3‧‧‧控制器晶片
4‧‧‧中介基板
5‧‧‧鑄模樹脂
5A‧‧‧凹槽
6‧‧‧焊墊
7‧‧‧焊墊
8‧‧‧焊墊
9‧‧‧焊墊
10、11、13‧‧‧Au導線
23‧‧‧外部連接端子
M1~M4‧‧‧記憶體晶片

Claims (15)

  1. 一種半導體裝置，其包含：配線基板，其係具有第1面、與上述第1面相對之第2面，且外形尺寸與微型SD卡之配線基板之外形尺寸相同，複數之電極形成於上述第1面，複數之外部連接端子形成於上述第2面，其表面具有第1區域、與上述第1區域相對之第2區域及位於上述第1區域及上述第2區域之間的第3區域，且上述電極包含形成於上述第1區域之複數第1電極及形成於上述第3區域之複數第2電極；第1半導體晶片，其係具有第1表面、與上述第1表面相對之第1背面、第1邊、與上述第1邊相對之第2邊、與上述第1及第2邊交叉之第3邊、沿上述第3邊形成於上述第1表面之複數第1電極焊墊，且上述第1半導體晶片安裝於上述配線基板之上述第3區域以使上述第1背面面對上述配線基板之上述第1面；及第2半導體晶片，其係具有第2表面、與上述第2表面相對之第2背面、形成於上述第2表面之複數第2電極焊墊，上述第2半導體晶片控制上述第1半導體晶片，且沿上述第1半導體晶片之上述第1邊設置於上述第1半導體晶片之上述第1表面之上，以使上述第2背面面對上述第1半導體晶片之上述第1表面；其中，上述第1電極係沿上述第1半導體晶片之上述第1邊排列於上述配線基板之上述第1區域，且分別經由複數第1配線與上述第2半導體晶片之上述第2電極焊墊連接；上述第2電極係沿上述第1半導體晶片之上述第3邊配置於上述配線基板之上述第3區域，且分別經由複數第2配線與上述第1半導體晶片之上述第1電極焊墊連接；且 於俯視上，上述配線基板之上述第1區域係大於上述配線基板之上述第2區域。
  2. 如請求項1之半導體裝置，其中於俯視上，上述配線基板之上述第1區域係沿上述第1半導體晶片之上述第1邊配置；且於俯視上，上述配線基板之上述第2區域係沿上述第1半導體晶片之上述第2邊配置。
  3. 如請求項1之半導體裝置，其中於俯視上，上述配線基板之上述第1電極係面對上述第1半導體晶片之上述第1電極焊墊；且於俯視上，上述配線基板之上述第2電極係面對上述第2半導體晶片之上述第2電極焊墊。
  4. 如請求項1之半導體裝置，其中上述第1半導體晶片係為記憶體晶片，且上述第2半導體晶片係為控制器晶片。
  5. 如請求項1之半導體裝置，其中被動元件係配置於上述配線基板之上述第1面。
  6. 如請求項5之半導體裝置，其中上述被動元件係為晶片電容器。
  7. 如請求項4之半導體裝置，其中複數上述記憶體晶片係以堆疊方式安裝於上述配線基板之上述第1面；且上述複數記憶體晶片在垂直於上述第3邊之方向以錯開方式堆疊，以使設置於其等之第3邊之上述第1電極焊墊為露出的。
  8. 如請求項4之半導體裝置，其中上述配線基板之上述第1面、上述記憶體晶片及上述控制器晶 片係以樹脂封裝。
  9. 一種半導體裝置，其包含：配線基板，其係具有第1面、與上述第1面相對之第2面，且外形尺寸與微型SD卡之配線基板之外形尺寸相同，複數電極形成於上述第1面，複數外部連接端子形成於上述第2面，上述第1面具有第1區域及不含上述第1區域之第2區域，上述第2區域包含第1部分區域、與上述第1部分區域相對之第2部分區域及與上述第1及第2部分區域交叉之第3部分區域，上述電極包含形成於上述第1部分區域之複數第1電極及形成於上述第3部分區域之複數第2電極；第1半導體晶片，其係具有第1表面、與上述第1表面相對之第1背面、第1長邊、與上述第1長邊相對之第2長邊、與上述第1及第2長邊交叉之短邊、沿上述短邊形成於上述第1表面之複數第1電極焊墊，且上述第1半導體晶片安裝於上述配線基板之上述第1區域以使上述第1背面面對上述配線基板之上述第1面；及第2半導體晶片，其係具有第2表面、與上述第2表面相對之第2背面、形成於上述第2表面之複數第2電極焊墊，上述第2半導體晶片控制上述第1半導體晶片，且沿上述第1半導體晶片之上述第1長邊安裝於上述第1半導體晶片之上述第1表面之上，以使上述第2背面面對上述第1半導體晶片之上述第1表面；其中，上述第1半導體晶片之上述第1電極焊墊係分別經由複數第1配線與上述配線基板之上述第2電極連接；上述第2半導體晶片之上述第2電極焊墊係分別經由複數第2配線與上述配線基板之上述第1電極連接；且上述配線基板之上述第1部分區域係沿上述第1半導體晶片之上述第1長邊配置，上述配線基板之上述第2部分區域係沿上述 第1半導體晶片之上述第2長邊配置，上述配線基板之上述第3部分區域係沿上述第1半導體晶片之上述短邊配置，上述配線基板之上述第1區域係被上述配線基板之上述第1、第2及第3部分區域所包圍，且於俯視上，上述第1部分區域係大於上述第2部分區域。
  10. 如請求項9之半導體裝置，其中於俯視上，上述配線基板之上述第2電極係面對上述第1半導體晶片之上述第1電極焊墊；且於俯視上，上述配線基板之上述第1電極係面對上述第2半導體晶片之上述第2電極焊墊。
  11. 如請求項9之半導體裝置，其中上述第1半導體晶片係為記憶體晶片，且上述第2半導體晶片係為控制器晶片。
  12. 如請求項9之半導體裝置，其中被動元件係配置於上述配線基板之上述第1面。
  13. 如請求項12之半導體裝置，其中上述被動元件係為晶片電容器。
  14. 如請求項11之半導體裝置，其中複數上述記憶體晶片係以堆疊方式安裝於上述配線基板之上述第1面；且上述複數記憶體晶片在垂直於上述短邊之方向以錯開方式堆疊，以使設置於其等之第1邊之上述第1電極焊墊為露出的。
  15. 如請求項11之半導體裝置，其中上述配線基板之上述第1面、上述記憶體晶片及上述控制器晶片係以樹脂封裝。
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