CN110518003B - 芯片封装结构和芯片封装方法 - Google Patents

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Abstract

本发明实施例提供了一种芯片封装结构和芯片封装方法，涉及半导体封装技术领域。本发明实施例提供的芯片封装结构和芯片封装方法，通过将各第二芯片并排设置于第一芯片，将第三芯片设置于第二芯片，以使各第二芯片并排叠装，有效减小了芯片叠装产品的封装尺寸。

Description

芯片封装结构和芯片封装方法
技术领域
本发明涉及半导体封装技术领域，具体而言，涉及一种芯片封装结构和芯片封装方法。
背景技术
随着半导体行业的快速发展，为了满足用户的需求，提高电子产品的性能，电子产品越来越薄，向微型化发展。目前，半导体芯片叠装产品的封装大多采用多个芯片叠装技术(Stack-Die)或者芯片FOW(Flow Over Wire，线上可流动膜)叠装技术，将两个或者多个芯片依次叠装在单一封装结构中，以减小产品封装体积和提升产品性能。但是经研究发现，基于此类工艺得到的产品的封装尺寸仍然有待减小。
发明内容
基于上述研究，本发明提供了一种芯片封装结构和芯片封装方法。
第一方面，本发明实施例提供一种芯片封装结构，所述芯片封装结构包括第一芯片、第三芯片以及至少两个第二芯片；
所述第三芯片通过连接线与各所述第二芯片电连接；
各所述第二芯片并排设置于所述第一芯片，所述第三芯片设置于所述第二芯片。
在可选的实施方式中，所述芯片封装结构还包括控制芯片；
所述控制芯片通过连接线与所述第三芯片电连接，所述控制芯片与所述第三芯片并排设置于所述第二芯片。
在可选的实施方式中，所述控制芯片设置于至少一个所述第二芯片上，所述第三芯片设置于至少一个所述第二芯片上。
在可选的实施方式中，所述芯片封装结构还包括基板；
所述第一芯片设置于所述基板上，并通过连接线与所述基板电连接；
各所述第二芯片通过连接线与所述基板电连接，各所述第二芯片之间通过连接线电连接，所述控制芯片通过连接线与所述基板电连接。
在可选的实施方式中，所述第一芯片与所述基板通过粘合层粘合，各所述第二芯片与所述第一芯片通过粘合层粘合，所述第三芯片与所述第二芯片通过粘合层粘合，所述控制芯片与所述第二芯片通过粘合层粘合。
在可选的实施方式中，所述粘合层为线上可流动FOW膜或银浆。
在可选的实施方式中，所述连接线为铜线、合金线和金线中的至少一种。
第二方面，本发明实施例提供一种芯片封装方法，包括：
将各第二芯片并排设置于第一芯片；
将第三芯片设置于所述第二芯片，并通过连接线将所述第三芯片与各所述第二芯片电连接。
在可选的实施方式中，所述方法还包括：
将控制芯片与所述第三芯片并排设置于所述第二芯片，并通过连接线将将所述控制芯片与所述第三芯片电连接。
在可选的实施方式中，所述将控制芯片与所述第三芯片并排设置于所述第二芯片的步骤包括：
将所述控制芯片设置于至少一个所述第二芯片上，使所述控制芯片与设置于至少一个所述第二芯片上的所述第三芯片并排排列；
通过连接线将所述控制芯片与所述第三芯片电连接。
本发明实施例提供的芯片封装结构和芯片封装方法，通过将各第二芯片并排设置于第一芯片，将第三芯片设置于第二芯片，以使各第二芯片并排叠装，相较于将各芯片依次叠装，有效减小了芯片叠装产品的封装尺寸。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为现有技术中Stack-die叠装结构的结构示意图。
图2为现有技术中FOW叠装结构的结构示意图。
图3为本发明实施例所提供的芯片封装结构的一种结构示意图。
图4为本发明实施例所提供的芯片封装结构的另一种结构示意图。
图5为本发明实施例所提供的芯片封装结构的又一种结构示意图。
图6为本发明实施例所提供的芯片封装结构的又一种结构示意图。
图7为本发明实施例所提供的芯片封装方法的一种流程示意图。
图8为本发明实施例所提供的芯片封装方法的另一种流程示意图。
图标：10-第一芯片；20-第二芯片；30-第三芯片；40-连接线；50-控制芯片；60-基板；70-粘合层；80-第四芯片；90-第五芯片。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
经研究发现，现今将两个或者多个芯片叠装在单一封装结构中形成叠装产品的应用场景中，所形成的叠装产品如记忆卡、存储卡等通常拥有两种类型的芯片，如记忆存储芯片以及控制芯片，芯片的叠装结构主要如下所示。
如图1所示，图1为现有技术中Stack-die叠装结构的结构示意图。Stack-die叠装结构采用芯片倾斜贴装，每一层都预留有一定的打线空间，因此，每一层的芯片都在下一层芯片位置的基础上往后移动一定距离，组成一阶梯状，控制芯片设置于顶层。Stack-die叠装结构中每一层的芯片都通过打线与最底层的基板电连接，随着芯片数量增多，芯片越叠越高，位于高层的芯片与基板之间的距离越大，当位于高层的芯片打线到基板时，打线的距离则越长，打线的距离越长，越难以控制，进而容易造成打线不稳定，导致断线等情况。其中，尤为凸显的则是位于顶层的控制芯片与位于底层的基板的之间的打线。
如图2所示，图2为现有技术中FOW叠装结构的结构示意图。FOW叠装结构不需要预留打线空间，采用芯片依次贴装，其中，控制芯片贴装于基板上。FOW叠装结构中的每层芯片通过打线与最底层的基板电连接，位于顶层的芯片通过打线与贴装于基板上的控制芯片电连接，随着芯片数量增多，一方面，控制芯片与顶层芯片的距离增大，控制芯片打线到位于顶层的芯片时，打线的距离则越长，另一方面，位于高层的芯片与基板之间的距离增大，位于高层的芯片打线到基板时，打线的距离则越长，而打线的距离越长，则越难以控制，进而容易造成打线不稳定，导致断线等情况。
上述两种封装技术在叠装芯片时，随着芯片越叠越高，一方面，封装的尺寸越来越大，另一方面，封装的工艺越来越多，封装过程中所用的材料也越来越多，成本亦会增加。
基于上述研究，本发明实施例提供一种芯片封装结构，以改善上述问题中的至少一个。
请结合参阅图3，本发明实施例提供的芯片封装结构包括第一芯片10、第三芯片30以及至少两个第二芯片20。
所述第三芯片30通过连接线40与各所述第二芯片20电连接。
各所述第二芯片20并排设置于所述第一芯片10，所述第三芯片30设置于所述第二芯片20。
其中，当第二芯片20为两个时，可以分别将两个第二芯片20并排设置于第一芯片10的两侧。当第二芯片20为三个或三个以上，可以将各第二芯片20平铺设置于第一芯片10上。第三芯片30可以设置于至少一个所述第二芯片20上，如第三芯片30可设置于其中一个第二芯片20上或者某几个第二芯片20上或者各第二芯片20上。
第三芯片30基于连接线40，通过打线方式，实现第三芯片30与各第二芯片20的电路连接，各第二芯片20之间也同样基于连接线40，通过打线方式实现电路连接。
本发明实施例提供的芯片封装结构，通过在第一芯片10上并排叠装各第二芯片20，减少了芯片叠装的高度，从而减少了芯片叠装产品的封装尺寸。通过在并排叠装的各第二芯片20上叠装第三芯片30，基于打线方式，将第三芯片30与各第二芯片20电路连接，缩小了第三芯片30(顶层芯片)的打线距离，减小了连接线40的长度，有效改善了打线的不稳定性，减少了封装过程中所用的材料，降低了成本。
在本发明实施例中，第一芯片10、第二芯片20以及第三芯片30可以为存储芯片。
在进一步地实现方式中，请结合参阅图4，本发明实施例提供的芯片封装结构还包括控制芯片50。
所述控制芯片50通过连接线40与所述第三芯片30电连接，所述控制芯片50与所述第三芯片30并排设置于所述第二芯片20。
与第三芯片30的设置方式类似地，控制芯片50可以设置于至少一个所述第二芯片20上，如控制芯片50可设置于其中一个第二芯片20上或者某几个第二芯片20上或者各第二芯片20上。控制芯片50只需与第三芯片30并排叠装于第二芯片20上即可。
控制芯片50基于连接线40，通过打线方式实现控制芯片50与第三芯片30的电路连接。
本发明实施例通过将第三芯片30与控制芯片50并排设置于第二芯片20上，相比于现有技术中的芯片叠装，不仅进一步地减少了芯片叠装产品的尺寸，还减小了控制芯片50到第三芯片30(顶层芯片)的打线距离，解决了控制芯片50到顶层芯片打线不稳定的问题。
作为一种可选的实施方式，本发明实施例提供的芯片封装结构，在存在多个芯片时，还可以有其他多种变化的并排叠装方式。现进行以下举例说明。
如图5所示的结构叠装芯片，将多个第二芯片20并排设置于第一芯片10，将第三芯片30设置于至少一个第二芯片20，然后还可在第三芯片30上继续叠加多个第四芯片80，将多个第四芯片80并排设置于第三芯片30上，基于连接线40，通过打线方式，实现各第四芯片80的电路连接，然后将第五芯片90设置于至少一个第四芯片80上，基于连接线40，通过打线方式，实现第五芯片90与各第四芯片80的电路连接。在本发明实施例中，并排设置的各第四芯片80可以与第三芯片30电路连接，可以与各第二芯片20电路连接，也可以与基板60电路连接，本发明实施例对此不做限定，可根据实际情况而选择。依此类推，对芯片进行叠装。若第五芯片90为顶层芯片，则将第五芯片90与控制芯片50并排设置于第四芯片80。
进一步的，请结合参阅图6，所述芯片封装结构还包括基板60。
所述第一芯片10设置于所述基板60上，并通过连接线40与所述基板60电连接。
各所述第二芯片20通过连接线40与所述基板60电连接，各所述第二芯片20之间通过连接线40电连接，所述控制芯片50通过连接线40与所述基板60电连接。
其中，第一芯片10、各第二芯片20以及第三芯片30，基于连接线40，通过打线方式与基板60实现电路连接。
在一种实现方式中，为了提高芯片之间的稳固性，所述第一芯片10与所述基板60通过粘合层70粘合，各所述第二芯片20与所述第一芯片10通过粘合层70粘合，所述第三芯片30与所述第二芯片20通过粘合层70粘合，所述控制芯片50与所述第二芯片20通过粘合层70粘合。
可选的，在本发明实施例中，所述粘合层70为线上可流动FOW膜或银浆。
在本发明实施例中，可以通过烘烤的方式，将粘合层70固化，以使各芯片得以固定，例如，在基板60上贴装第一芯片10时，通过粘合层70将第一芯片10贴装在基板60的表面，然后通过烘烤的方式，将粘合层70固化，进而使得第一芯片10固定设置于基板60。
需要说明的是，在第一芯片10上贴装各第二芯片20时，可以同时进行各第二芯片20的贴装，在贴装好各第二芯片20后，可以通过烘烤方式，将粘合层70固化，使各第二芯片20固定设置于第一芯片10。同样，在第二芯片20上贴装第三芯片30以及控制芯片50时，也可以同时贴装，在贴装好第三芯片30以及控制芯片50后，通过烘烤方式，将粘合层70固化，以使第三芯片30以及控制芯片50固定设置于第二芯片20。
对比可知，相较于现有技术中的Stack-Die技术或者芯片FOW叠装技术，本发明实施例提供的芯片封装结构减少了产品的封装流程，进而减少了封装材料，降低封装的成本。
进一步的，在本发明实施例中，所述连接线40可以为铜线、合金线和金线中的至少一种。例如，所述连接线40可以是铜线、合金线和金线中的任意一种，也可是铜线、合金线和金线中任意两种的组合，又或者是铜线、合金线和金线的组合。
本发明实施例提供的芯片封装结构，通过将各第二芯片20并排设置于第一芯片10，将第三芯片30和控制芯片50并排设置于第二芯片20上，有效减少了芯片叠装产品的封装尺寸，缩小了控制芯片50到第三芯片30(顶层芯片)和基板60的打线距离，解决了控制芯片50到顶层芯片和基板60打线的不稳定的问题。
在上述基础上，本发明实施例还提供一种芯片封装方法。
目前，现有技术中，芯片封装的流程大致为：wafer(晶圆)切割-贴装第一层芯片-烘烤-打线-贴装第二层芯片-烘烤-打线-贴装第三层芯片-烘烤-打线-贴装第四层芯片-烘烤-贴装第五层芯片(控制芯片)-烘烤-打线-塑封-印字-切割-打包。
wafer切割：利用激光或金刚石将整片wafer沿着切割道切割成单颗。
贴装第一层芯片：利用银浆或FOW膜，将第一层芯片贴装在基板表面上。
烘烤：通过烘烤方式，将银浆或FOW膜固化，使第一层芯片固定在基板表面。
打线：利用铜线，通过打线方式，使第一层芯片与基板电路连接。
贴装第二层芯片：利用银浆或FOW膜，将第二层芯片堆叠在打线后的第一层芯片上，达到芯片堆叠。
烘烤：通过烘烤方式，将银浆或FOW膜固化，使第二层芯片固定在第一层芯片表面。
打线：利用铜线，通过打线方式，使第二层芯片与基板电路连接。
贴装第三层芯片：利用银浆或FOW膜，将第三层芯片堆叠在打线后的第二层芯片上，达到芯片堆叠。
烘烤：通过烘烤方式，将银浆或FOW膜固化，使第三层芯片固定在第二层芯片表面。
打线：利用铜线，通过打线方式，使第三层芯片与基板电路连接。
贴装第四层芯片：利用银浆或FOW膜，将第四层芯片堆叠在打线后的第三层芯片上，达到芯片堆叠。
烘烤：通过烘烤方式，将银浆或FOW膜固化，使第四层芯片固定在第三层芯片表面。
打线：利用铜线，通过打线方式，使第四层芯片与基板电路连接。
贴装第五层芯片：
(1)Stack-Die技术：利用银浆，将第五层芯片(控制芯片)堆叠在打线后的第四层芯片上，达到芯片堆叠。
(2)芯片FOW叠装技术：利用FOW膜，将第五层芯片(控制芯片)贴装在基板的一侧。
烘烤：通过烘烤方式，将银浆或FOW膜固化，使第五层芯片固定在第四层芯片表面或固定在基板的表面。
打线：
(1)Stack-Die技术：利用铜线，通过打线方式，使第五层芯片与第四层芯片电路连接。
(2)芯片FOW叠装技术：利用铜线，通过打线方式，使第五层芯片与基板电路连接。
塑封：使用塑封料，将堆叠好的芯片保护起来。
印字：利用激光将所需要的字符刻在塑封体表面。
切割：利用切割刀，将塑封好的产品，切成单颗。
打包：将切割好的单颗产品放入tray盘中，打包出库。
分析可知，现有技术，随着芯片数量增多，芯片越叠越高，芯片的封装工艺越来越多，封装过程中所用的材料也越多，导致成本越高。
基于上述研究，请结合参阅图7，本发明实施例提供的芯片封装方法包括以下步骤。
步骤S10：将各第二芯片20并排设置于第一芯片10。
其中，在步骤S10之前，本发明实施例提供的芯片封装方法还包括切割晶圆的步骤以及将第一芯片10贴装于基板60的步骤。其中，切割晶圆的步骤可以参考现有技术，如利用激光或金刚石将整片wafer沿着切割道切割成单颗。将第一芯片10贴装于基板60的步骤可以参考现有技术中贴装第一层芯片的步骤，如利用粘合层70，将第一层芯片贴装在基板60表面上，并通过烘烤方式，将粘合层70固化，使第一层芯片固定在基板60表面，然后利用铜线或合金线或金线，通过打线方式，使第一芯片10与基板60电路连接。
在贴装各第二芯片20时，利用粘合层70，将各第二芯片20堆叠在打线后的第一芯片10上，达到芯片堆叠，同时，减小了芯片堆叠的高度。
在将各第二芯片20堆叠在第一芯片10上后，通过烘烤方式，将粘合层70固化，使第二芯片20固定在第一芯片10的表面。然后利用铜线或合金线或金线等连接线40，通过打线方式，使各第二芯片20之间电路连接，然后再利用铜线或合金线或金线等连接线40，通过打线方式，使各第二芯片20与基板60电路连接。
步骤S20：将第三芯片30设置于所述第二芯片20，并通过连接线40将所述第三芯片30与各所述第二芯片20电连接。
其中，在贴装第三芯片30时，利用粘合层70，将第三芯片30堆叠在至少一个打线后的第二芯片20上，达到芯片堆叠，然后通过烘烤方式，将粘合层70固化，使第三芯片30固定在第二芯片20的表面。然后利用铜线或合金线或金线等连接线40，通过打线方式，使第三芯片30与各第二芯片20之间电路连接。
本发明实施例提供的芯片封装方法，采用并排的方式，将各第二芯片20同时叠装于第一芯片10，不仅减小了芯片叠装产品的封装尺寸，并且减少芯片叠装产品的封装流程。
为了进一步的减少芯片叠装产品的封装尺寸以及提高芯片叠装时打线的稳定性，本发明实施例提供的芯片封装方法还包括步骤S30。
步骤S30：将控制芯片50与所述第三芯片30并排设置于所述第二芯片20，并通过连接线40将将所述控制芯片50与所述第三芯片30电连接。
进一步的，请结合参阅图8，所述将控制芯片50与所述第三芯片30并排设置于所述第二芯片20的步骤包括步骤S31至步骤S32。
步骤S31：将所述控制芯片50设置于至少一个所述第二芯片20上，使所述控制芯片50与设置于至少一个所述第二芯片20上的所述第三芯片30并排排列。
步骤S32：通过连接线40将所述控制芯片50与所述第三芯片30电连接。
其中，在将控制芯片50和第三芯片30贴装于第二芯片20时，可以利用粘合层70将控制芯片50堆叠在至少一个打线后的第二芯片20上，利用粘合层70将第三芯片30堆叠在至少一个打线后的第二芯片20上，使第二芯片20与控制芯片50并排，减少了堆叠高度，同时，也缩短了控制芯片50到第三芯片30(顶层芯片)和基板60的打线距离。
在将控制芯片50和第三芯片30并排堆叠在第二芯片20后，可以采用烘烤方式，将粘合层70固化，使控制芯片50和第三芯片30固定在第二芯片20的表面，然后利用铜线或合金线或金线等连接线40，通过打线方式，将第三芯片30与各第二芯片20电路连接，将第三芯片30与控制芯片50电路连接，将控制芯片50与基板60电路连接。
在完成芯片的叠装后，本发明提供的芯片封装方法还可以包括塑封、印字、切割以及打包等步骤，以上步骤可以参考现有技术，在此不过多赘述。
本发明实施例提供的芯片封装方法，采用并排的方式，将各第二芯片20同时叠装于第一芯片10，将第三芯片30与控制芯片50同时叠装于第二芯片20，一方面减小了芯片叠装产品的封装尺寸以及减少芯片叠装产品的封装流程，另一方面缩短了第三芯片30(顶层芯片)的打线距离以及控制芯片50到第三芯片30(顶层芯片)和基板60的打线距离，有效提高了芯片叠装时，打线的稳定性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (7)

1.一种芯片封装结构，其特征在于，所述芯片封装结构包括第一芯片、第三芯片以及至少两个第二芯片，其中，所述第一芯片、第二芯片以及第三芯片为存储芯片；
所述第三芯片通过连接线与各所述第二芯片电连接；
各所述第二芯片并排设置于所述第一芯片上，所述第三芯片设置于所述第二芯片上；
所述芯片封装结构还包括控制芯片；
所述控制芯片通过连接线与所述第三芯片电连接，所述控制芯片与所述第三芯片并排设置于所述第二芯片上；
所述芯片封装结构还包括基板；
所述第一芯片设置于所述基板上，并通过连接线与所述基板电连接；
各所述第二芯片通过连接线与所述基板电连接，各所述第二芯片之间通过连接线电连接，所述控制芯片通过连接线与所述基板电连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述控制芯片设置于至少一个所述第二芯片上，所述第三芯片设置于至少一个所述第二芯片上。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述第一芯片与所述基板通过粘合层粘合，各所述第二芯片与所述第一芯片通过粘合层粘合，所述第三芯片与所述第二芯片通过粘合层粘合，所述控制芯片与所述第二芯片通过粘合层粘合。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述粘合层为线上可流动FOW膜或银浆。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述连接线为铜线、合金线和金线中的至少一种。
6.一种芯片封装方法，其特征在于，包括：
将第一芯片贴装于基板上，并通过连接线与所述基板电连接；
将各第二芯片并排设置于第一芯片上，并通过连接线与所述基板电连接，将各所述第二芯片之间电连接；
将第三芯片设置于所述第二芯片上，并通过连接线将所述第三芯片与各所述第二芯片电连接；
所述方法还包括：
将控制芯片与所述第三芯片并排设置于所述第二芯片上，并通过连接线将所述控制芯片与所述第三芯片电连接；其中，所述第一芯片、第二芯片以及第三芯片为存储芯片。
7.根据权利要求6所述的芯片封装方法，其特征在于，所述将控制芯片与所述第三芯片并排设置于所述第二芯片上的步骤包括：
将所述控制芯片设置于至少一个所述第二芯片上，使所述控制芯片与设置于至少一个所述第二芯片上的所述第三芯片并排排列；
通过连接线将所述控制芯片与所述第三芯片电连接。
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