CN101764126B - 无外引脚的多芯片半导体封装构造及导线架 - Google Patents

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Abstract

本发明公开一种无外引脚的多芯片半导体封装构造及导线架，其是在一导线架上形成具有不同高度的至少一组第一接点及至少一组第二接点，其围绕排列在一预设芯片放置区的周围，所述芯片放置区用以放置一第一芯片及堆迭一第二芯片，所述第一接点通过数个第一电性连接元件电性连接到高度最相近的所述第一芯片的有源表面，所述第二接点通过数个第二电性连接元件电性连接到高度最相近的所述第二芯片的有源表面，因而实现以四方扁平无外引脚(QFN)封装构造的导线架为基础架构出一种具有多个堆迭芯片的全新多芯片模块构造。

Description

无外引脚的多芯片半导体封装构造及导线架
【技术领域】
本发明是有关于一种无外引脚的多芯片半导体封装构造及导线架，特别是有关于一种用以承载多个芯片的四方扁平无外引脚(QFN)封装构造及导线架。
【背景技术】
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆迭芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的构造是指先完成一具有基板的封装体，接着再于封装体的封装胶体上表面堆迭另一完整的第二封装体，第二封装体会透过适当的转接元件(例如锡球)电性连接至封装体的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是更进一步利用另一封装胶体将第二封装体、转接元件及封装体的原封装胶体等一起包埋固定在封装体的基板上，因而成为一复合封装构造。
上述多芯片模块(multi chip module，MCM)都是以基板为基础来架构出高密度封装构造。除此之外，请参照图1A及1B所示，亦存在一种四方扁平无外引脚封装构造(quad flat no-lead package，QFN)，其属于一种小型化的封装构造，其中图1A所示的是一种具有单组接点的单芯片四方扁平无外引脚封装构造，其具有体积小型化的优点；以及，图1B所示的是一种具有多组接点的单芯片四方扁平无外引脚封装构造，其进一步具有提高接点布局密度的优点，故可以提供相似于上述系统封装所达到的高密度封装效果。
请参照图1A及1B所示，具有单组或多组接点的单芯片四方扁平无外引脚封装构造主要包含一导线架(leadframe)11、一芯片12、数条导线13及一封装胶体14。所述导线架11包含一芯片承座111及数个接点112，其中所述数个接点112以单组或多组方式环绕排列在所述芯片承座111的周围。所述芯片12设置于所述芯片承座111上，且所述芯片12利用所述数条导线13分别电性连接到所述数个接点112上。所述封装胶体14用以包埋保护所述芯片12、导线13及所述导线架11的一部分表面，仅在所述封装胶体14的下表面裸露出所述芯片承座111及所述数个接点112的下表面。因此，所述数个接点112的下表面通过适当处理后，即可做为四方扁平无外引脚封装构造的输入/输出端子。
虽然图1B所示的单芯片四方扁平无外引脚封装构造因具有多组接点112而有利于达到高接脚密度封装目的，但是当所述接点112的组数(亦即排数)大于4组或更多时，将使得所述导线13的打线(wire bonding)程序变得复杂及困难，也就是存在所述导线13过长、单一导线13所需的弯折点变多以及所述导线13之间的交错排列复杂等技术问题，而使得耗量成本及设计困难度提高。同时，在进行所述封装胶体14的封胶(molding)程序时，流动的封装材料将容易推动过长的导线13，造成相邻的所述导线13互相接触导致短路，因而提高不良品的问题。
故，有必要提供一种无外引脚的多芯片半导体封装构造，以解决现有四方扁平无外引脚(QFN)封装技术应用在多芯片模块领域时所存在的高密度封装问题。
【发明内容】
本发明的主要目的在于提供一种无外引脚的多芯片半导体封装构造，其是以四方扁平无外引脚(QFN)封装构造的导线架为基础架构出具有多个堆迭芯片的全新多芯片模块构造，进而扩大四方扁平无外引脚(QFN)封装构造的应用范围及符合高密度封装的需求。
本发明的次要目的在于提供一种无外引脚的多芯片半导体封装构造，其是在导线架上形成至少二种不同高度的接点，每一种高度的接点通过导线分别电性连接到高度最相近的第一芯片或堆迭其上的第二芯片的有源表面，因而减少导线长度、降低导线成本、增加高密度封装的可靠性及提升高密度封装的良品率(yield)。
本发明的另一目的在于提供一种无外引脚的多芯片半导体封装构造，其中第一芯片及堆迭在其上方的第二芯片可选自打线型(wire bonding)芯片或倒装型芯片(flip chip，FC)，因而增加高密度封装的设计裕度。
为达成本发明的前述目的，本发明提供一种无外引脚的多芯片半导体封装构造，其特征在于：所述无外引脚的多芯片半导体封装构造包括：一导线架、一第一芯片、数个第一电性连接元件、一第二芯片、数个第二电性连接元件及一封装胶体。所述导线架具有一预设芯片放置区、至少一组第一接点及至少一组第二接点，所述第一接点围绕排列在所述芯片放置区的周围，所述第二接点围绕排列在所述第一接点的周围，且所述第一接点的高度小于所述第二接点的高度。所述第一芯片置于所述预设芯片放置区，且所述第一芯片具有一有源表面，其利用所述第一电性连接元件电性连接所述第一接点的第一端。所述第二芯片堆迭在所述第一芯片上，且所述第二芯片具有一有源表面，其利用所述第二电性连接元件电性连接所述第二接点的第一端。所述封装胶体包埋所述第一芯片、所述第一电性连接元件、所述第二芯片、所述第二电性连接元件、所述第一接点及所述第二接点，并裸露所述第一接点的一第二端及所述第二接点的一第二端。
在本发明的一实施例中，所述第一接点的第一端的高度相对接近于所述第一芯片的有源表面的高度。
在本发明的一实施例中，所述第二接点的第一端的高度相对接近于所述第二芯片的有源表面的高度。
在本发明的一实施例中，所述导线架另包含一芯片承座，以承载所述第一芯片。
在本发明的一实施例中，所述第一芯片另通过所述第一电性连接元件电性连接到所述芯片承座上，该芯片承座下表面裸露于封胶体之外。
在本发明的一实施例中，所述第二芯片另通过所述第二电性连接元件电性连接到所述芯片承座上。
在本发明的一实施例中，所述封装胶体的下表面裸露所述第一芯片的下表面。
在本发明的一实施例中，所述第一电性连接元件与所述第二电性连接元件分别选自导线或凸块。
在本发明的一实施例中，所述第一接点的第一端及/或第二端具有至少一层的助焊层。
在本发明的一实施例中，所述第二接点的第一端及/或第二端具有至少一层的助焊层。
在本发明的一实施例中，所述助焊层选自镍、金、锡、银、有机保焊剂(organic solderability preservatives，OSP)或其复合层。
在本发明的一实施例中，所述导线架另具有至少一组第三接点，所述第三接点的高度大于所述第二接点的高度；以及所述无外引脚的多芯片半导体封装构造另包含一第三芯片及数个第三电性连接元件；所述第三芯片堆迭在所述第二芯片上，且所述第三芯片具有一有源表面，其利用所述第三电性连接元件电性连接所述第三接点的一第一端。
在本发明的一实施例中，所述第三电性连接元件选自导线或凸块。
在本发明的一实施例中，所述第三接点的第一端的高度相对接近于所述第三芯片的有源表面的高度。
再者，本发明提供另一种无外引脚的多芯片半导体封装构造的导线架，其特征在于：所述导线架包括：一预设芯片放置区、至少一组第一接点及至少一组第二接点。所述第一接点围绕排列在所述芯片放置区的周围。所述第二接点围绕排列在所述第一接点的周围。所述第一接点的高度小于所述第二接点的高度。
在本发明的一实施例中，另包含一基材，用以承载所述的第一接点和所述的第二接点，所述基材为一金属基材或一胶膜。
在本发明的一实施例中，所述芯片放置区凸设形成有一芯片承座。
在本发明的一实施例中，所述导线架另具有至少一组第三接点，所述第三接点凸设形成在所述基材上，所述第三接点的高度大于所述第二接点的高度，且所述第三接点围绕组列在所述第二接点的周围。
【附图说明】
图1A及1B是现有具有单组或多组接点的单芯片四方扁平无外引脚封装构造的示意图。
图2A、2B及2C是本发明第一实施例的无外引脚的多芯片半导体封装构造及导线架的制造流程示意图。
图3A及3B是本发明第二实施例的无外引脚的多芯片半导体封装构造及导线架的示意图。
图4A及4B是本发明第三实施例的无外引脚的多芯片半导体封装构造及导线架的示意图。
图5A及5B是本发明第四实施例的无外引脚的多芯片半导体封装构造及导线架的示意图。
【具体实施方式】
本实施例将会结合图示对本发明作详细介绍。下列各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」或「右」等，仅是参考附加图式的方向。因此，使用的方向用语是用来辅助说明相关构造，而非用来限制本发明。
请参照图2A、2B及2C所示，其揭示本发明第一实施例的无外引脚的多芯片半导体封装构造及导线架的制造流程示意图，其是用以举例说明本发明第一实施例的无外引脚的多芯片半导体封装构造及导线架的可能制造方法，但本发明的无外引脚的多芯片半导体封装构造及导线架仍可能由其他制造方法加以制备，并不限于此，于此合先叙明。
请参照图2A所示，本发明第一实施例的无外引脚的多芯片半导体封装构造的制造方法第一步骤为：准备一基材2，并在所述基材2上形成至少一组第一接点21、至少一组第二接点22及一芯片承座23(亦即一预设芯片放置区)。在本步骤中，所述基材2是一金属基材，其是导线架20的加工期间半成品样态。所述基材2优选为由铜、镍、铝、等效金属或其合金制成的板体，本发明可在同一基材2上定义出数个导线架20，以在后续程序中同步形成数个无外引脚的多芯片半导体封装构造。本发明可利用现有光刻胶程序在所述基材2的上表面形成一图案化的光刻胶(未绘示)，再利用适当蚀刻液蚀刻加工所述基材2，以蚀刻形成数个沟槽(未标示)用以区隔及定义所述第一接点21、所述第二接点22及所述芯片承座23。也就是，本发明可以通过实施数次不同的图案化光刻胶程序，以逐一定义出所述第一接点21、所述第二接点22及所述芯片承座23的不同高度。或者，本发明亦可通过电镀，激光切割，锻压(forging)或铸造(casting)的方式定义出所述第一接点21、所述第二接点22及所述芯片承座23的不同高度。在另一实施例中，所述基材2亦可为一胶膜(未绘示)，其上表面结合一金属板(未绘示)，所述金属板可利用图案化的光刻胶及蚀刻程序加以直接贯穿，以定义形成所述第一接点21、所述第二接点22及所述芯片承座23。在本实施例中，所述第一接点21的高度小于所述第二接点22的高度，但所述第一接点21的高度优选大于所述芯片承座23的高度。所述第一接点21的组数为1组，但不限于此。所述第二接点22的组数为1组，但不限于此。所述第一接点21及第二接点22凸设形成在所述基材2上，所述第一接点21围绕排列在所述芯片承座23(亦即芯片放置区)的周围，及所述第二接点22围绕排列在所述第一接点2 1的周围。另外，在某些产品中，所述基材2可省略设置所述芯片承座23，仅是预留一上表面沟槽空间(未绘示)做为一芯片放置区。
请参照图2B所示，本发明第一实施例的无外引脚的多芯片半导体封装构造的制造方法第二步骤为：将至少一第一芯片3放置在所述基材2上，并利用数个第一电性连接元件4电性连接所述第一接点21的一第一端211(亦即顶端)。在本步骤中，若所述基材2设有所述芯片承座23，则将所述第一芯片3通过液态黏胶或固态胶带(未标示)放置在所述芯片承座23上；若所述基材2未设所述芯片承座23，则将所述第一芯片3利用类似方法放置在所述第一接点21之间形成的芯片放置区(未绘示)上。在本实施例中，所述第一电性连接元件4选自导线，例如金线或铜线等。所述第一电性连接元件4连接在所述第一芯片3的有源表面(未标示)的数个焊垫(未绘示)及所述第一接点21的第一端211之间。在本发明中，所述第一接点21的第一端211的高度优选为大致等于所述第一芯片3的有源表面的高度，以尽可能减少所述第一电性连接元件4(亦即导线)的长度，以相对降低电性连接的成本。
请再参照图2B所示，本发明第一实施例的无外引脚的多芯片半导体封装构造的制造方法第三步骤为：将至少一第二芯片5堆迭放置在所述第一芯片3上，并利用数个第二电性连接元件6电性连接所述第二接点22的一第一端221(亦即顶端)。在本步骤中，所述第二芯片5的尺寸可选择小于或等于所述第一芯片3的尺寸。所述第二芯片5通过液态黏胶或固态胶带(未标示)堆迭放置在所述第一芯片3的有源表面上。在本实施例中，所述第二电性连接元件6选自导线，例如金线或铜线等。所述第二电性连接元件6连接在所述第二芯片5的有源表面(未标示)的数个焊垫(未绘示)及所述第二接点22的第一端221之间。在本发明中，所述第二接点22的第一端221的高度优选为大致等于所述第二芯片5的有源表面的高度，以尽可能减少所述第二电性连接元件6(亦即导线)的长度，以相对降低电性连接的成本。
请再参照图2B所示，本发明第一实施例的无外引脚的多芯片半导体封装构造的制造方法第四步骤为：利用一封装胶体7包埋所述第一芯片3、所述第一电性连接元件4、所述第二芯片5、所述第二电性连接元件6、所述第一接点21、所述第二接点22及所述芯片承座23。在本步骤中，所述封装胶体7可选自以环氧树脂为基础的胶材。在完成封胶程序后，所述第一接点21的第一端211(亦即顶端)及所述第二接点22的第一端221被所述封装胶体7所包埋。在整体半成品封装构造的下表面，则是裸露出所述基材2。
请参照图2C所示，本发明第一实施例的无外引脚的多芯片半导体封装构造的制造方法第五步骤为：去除所述基材2的多余部分，以电性分离所述第一接点21、所述第二接点22及所述芯片承座23，并裸露所述第一接点21的一第二端212(亦即底端)、所述第二接点22的一第二端222(亦即底端)及所述芯片承座23的底面。在本步骤中，本发明可通过机械研磨或化学蚀刻的方式去除所述基材2的多余部分，亦即未定义成所述第一接点21、所述第二接点22及所述芯片承座23的基材2部分。在去除所述基材2的多余部分后，可以定义出所述第一接点21的第二端212、所述第二接点22的第二端222及所述芯片承座23的底面，并电性分离所述第一接点21、所述第二接点22及所述芯片承座23，同时由所述第一接点21、所述第二接点22及所述芯片承座23共同定义形成一导线架20。此外，若是利用化学蚀刻去除所述基材2的多余部分，则所述第一接点21的第二端212、所述第二接点22的第二端222及所述芯片承座23的底面可能轻微凸出于所述封装胶体7的底表面。
请再参照图2C所示，在完成第五步骤后，本发明亦可选择在所述第一接点21的第二端212与所述第二接点22的第二端222进一步形成至少一层的助焊层24，所述助焊层24可选自镍、金、锡、银、有机保焊剂(organicsolderability preservatives，OSP)或其复合层，例如选自电镀镍层、电镀金层、无电镀镍化金层(electroless Ni/Au)、浸镀银(immersion silver)、浸镀锡(immersion tin)、有机保焊剂或其复合层等，但并不限于此。接着，若一开始是在同一基材2上定义出数个导线架20，则需要切割上述半成品封装构造，以分离成数个无外引脚的多芯片半导体封装构造。在切割时，可通过机械刀具、激光(laser)或高压水刀等方式切割所述封装胶体7，以分离成数个无外引脚的多芯片半导体封装构造。如图2C所示，每一个所述无外引脚的多芯片半导体封装构造皆包括：一导线架20、一第一芯片3、数个第一电性连接元件4、一第二芯片5、数个第二电性连接元件6及一封装胶体7。所述导线架20具有至少一组第一接点21及至少一组第二接点22及一芯片承座23(亦即预设芯片放置区)，所述第一接点21围绕排列在所述芯片承座23的周围，所述第二接点23围绕排列在所述第一接点21的周围，且所述第一接点21的高度小于所述第二接点22的高度。所述第一芯片3置于所述预芯片承座23，并具有一有源表面(未标示)，其高度相对接近于所述第一接点21的一第一端211的高度，并利用所述第一电性连接元件4电性连接所述第一接点21的第一端211。所述第二芯片5堆迭在所述第一芯片3上，且所述第二芯片5具有一有源表面(未标示)，其高度相对接近于所述第二接点22的一第一端221的高度，并利用所述第二电性连接元件6电性连接所述第二接点22的第一端221。所述封装胶体7包埋所述第一芯片3、所述第一电性连接元件4、所述第二芯片5、所述第二电性连接元件6、所述第一接点21及所述第二接点22，并裸露所述第一接点21的一第二端212及所述第二接点22的一第二端222。通过上述架构，所述第一芯片3及所述第二芯片5可分别利用所述第一接点21的第二端212及所述第二接点22的第二端222做为输入/输出端，以便电性连接一外部电子元件(未绘示)，例如主机板等。
请参照图3A及3B所示，其揭示本发明第二实施例的无外引脚的多芯片半导体封装构造及导线架的示意图。本发明第二实施例大致相同于本发明第一实施例，其沿用相同图号并可由相似制造方法加以制造，但本发明第二实施例与第一实施例的差异特征在于：本发明第二实施例的所述导线架20可具有至少三种或以上的不同高度的接点，以电性连接至少三个或以上的芯片。例如：所述导线架20另具有至少一组第三接点25，所述第三接点25的高度大于所述第二接点22的高度，及所述第三接点25的组数为1组，但不限于此。所述第三接点25凸设形成在所述基材2上，所述第三接点25围绕排列在所述第二接点22的周围。再者，所述无外引脚的多芯片半导体封装构造另包含一第三芯片8及数个第三电性连接元件9；所述第三芯片8堆迭在所述第二芯片5上，所述第三芯片8的尺寸可选择小于或等于所述第二芯片5的尺寸。所述第三芯片8具有一有源表面(未标示)，其高度相对接近于所述第三接点25的一第一端251的高度，并利用所述第三电性连接元件9电性连接所述第三接点25的第一端251。所述第三电性连接元件9优选为导线，例如金线或铜线等。所述第三接点25的第一端251的高度优选是等于所述第三芯片8的有源表面的高度，以尽可能减少所述第三电性连接元件9(亦即导线)的长度，以相对降低电性连接的成本。所述第三接点25的一第二端252露出于所述封装胶体7的底面。通过上述架构，所述第一芯片3、所述第二芯片5及所述第三芯片3可分别利用所述第一接点21的第二端212、所述第二接点22的第二端222及所述第三接点25的第二端252做为输入/输出端，以便电性连接一外部电子元件(未绘示)，例如主机板等。再者，在本实施例中，所述第一芯片3可以通过所述第一电性连接元件4电性连接到所述芯片承座23上，该承座下表面裸露于封胶体之外，以达到接地的作用。相似的，所述第二芯片5也可以通过所述第二电性连接元件6电性连接到所述芯片承座23上(未绘示)；或者，所述第三芯片8也可以通过所述第三电性连接元件9电性连接到所述芯片承座23上(未绘示)。
请参照图4A及4B所示，其揭示本发明第三实施例的无外引脚的多芯片半导体封装构造及导线架的示意图。本发明第三实施例大致相同于本发明第一实施例，其沿用相同图号并可由相似制造方法加以制造，但本发明第三实施例与第一实施例的差异特征在于：本发明第三实施例的基材2未设所述芯片承座23，只是将所述第一芯片3放置在所述第一接点21之间形成的芯片放置区(未绘示)上，因此在完成封装后，所述导线架20不具有所述芯片承座23，所述至少一第一芯片3的背面会露出在所述封装胶体7的底表面上。所述导线架20具有二组或以上的所述第一接点21，以通过数个第一电性连接元件4电性连接所述第一芯片3，同时另具有二组或以上的所述第二接点22，以通过数个第二电性连接元件6电性连接所述第二芯片5。通过上述架构，所述第一芯片3及所述第二芯片5可分别利用所述第一接点21的第二端212及所述第二接点22的第二端222做为输入/输出端，以便电性连接一外部电子元件(未绘示)，例如主机板等。
请参照图5A及5B所示，其揭示本发明第四实施例的无外引脚的多芯片半导体封装构造及导线架的示意图。本发明第四实施例大致相同于本发明第三实施例，其沿用相同图号并可由相似制造方法加以制造，但本发明第四实施例与第三实施例的差异特征在于：本发明第四实施例的基材2(亦即导线架20)同样未设所述芯片承座23，及所述基材2(亦即导线架20)设置有二组或以上的第一接点21及二组或以上的第二接点22。但是，所述无外引脚的多芯片半导体封装构造设置的第一芯片3’是选自倒装型芯片(flip chip，FC)，其中所述第一电性连接元件4’选自凸块(bump)，例如锡凸块或金凸块等。所述第一芯片3’利用所述第一电性连接元件4’电性连接在所述第一接点21的第一端211上方。另外，所述第二芯片5堆迭在所述第一芯片3’上，所述第二芯片5的尺寸可选择小于或等于所述第一芯片3’的尺寸。所述第二芯片5具有一有源表面(未标示)，其利用所述第二电性连接元件6电性连接所述第二接点22的一第一端222。此外，在某些产品中，所述第二芯片5亦可选自倒装型芯片(未绘示)，其中所述第二电性连接元件6选自凸块，此时所述第二芯片5利用所述第二电性连接元件6直接设置在数个所述第二接点22的第一端221上方；此种设置方法有利于以邻接排列方式设置二个或以上的第二芯片5。
如上所述，相较于现有具有多组接点的单芯片四方扁平无外引脚封装构造因受到导线的打线限制，而无法再进一步提高接脚组数，导致不利于提升高接脚密度封装的良品率(yield)，第2至5图的本发明以四方扁平无外引脚(QFN)封装构造的导线架20为基础架构出一种具有多个堆迭芯片的全新多芯片模块构造，其确实有利于扩大四方扁平无外引脚(QFN)封装构造的应用范围及符合高密度封装的需求。本发明是在导线架20上形成不同高度的第一接点21及第二接点22，所述第一接点21通过所述第一电性连接元件(如导线)4电性连接到高度最相近的所述第一芯片3的有源表面，因而减少导线长度、降低导线成本、增加高密度封装的可靠性，且亦有利于提升高密度封装的良品率。再者，所述第一芯片3及堆迭在其上方的第二芯片5可选自打线型(wirebonding)芯片或倒装型芯片(flip chip，FC)，因而亦有利于增加高密度封装的设计裕度。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (10)

1.一种无外引脚的多芯片半导体封装构造，其特征在于：所述无外引脚的多芯片半导体封装构造包括：
一导线架，具有：
一预设芯片放置区；
至少一组第一接点，所述第一接点围绕排列在所述芯片放置区的周围；
至少一组第二接点，所述第二接点围绕排列在所述第一接点的周围，所述第二接点与所述第一接点电性分离，且所述第一接点的高度小于所述第二接点的高度；
一第一芯片，置于所述预设芯片放置区，且所述第一芯片具有一有源表面；
一第二芯片，堆迭在所述第一芯片上，且所述第二芯片具有一有源表面；数个第一电性连接元件，电性连接所述第一芯片的有源表面及所述第一接点的第一端；
数个第二电性连接元件，电性连接所述第二芯片的有源表面及所述第二接点的第一端；及
一封装胶体，包埋所述第一芯片、所述第一电性连接元件、所述第二芯片、所述第二电性连接元件、所述第一接点及所述第二接点，并裸露所述第一接点的一第二端及所述第二接点的一第二端。
2.如权利要求1所述的无外引脚的多芯片半导体封装构造，其特征在于：所述第一接点的第一端的高度相对接近于所述第一芯片的有源表面的高度；及所述第二接点的第一端的高度相对接近于所述第二芯片的有源表面的高度。
3.如权利要求1所述的无外引脚的多芯片半导体封装构造，其特征在于：所述导线架另包含一芯片承座，以承载所述第一芯片。
4.如权利要求3所述的无外引脚的多芯片半导体封装构造，其特征在于：所述第一芯片另通过所述第一电性连接元件电性连接到所述芯片承座上，所述的芯片承座的下表面裸露于封胶体之外；或所述第二芯片另通过所述第二电性连接元件电性连接到所述芯片承座上。
5.如权利要求1所述的无外引脚的多芯片半导体封装构造，其特征在于：所述封装胶体的下表面裸露所述第一芯片的下表面。
6.如权利要求1所述的无外引脚的多芯片半导体封装构造，其特征在于：所述导线架另具有至少一组第三接点，所述第三接点电性分离于所述第二接点，并且所述第三接点的高度大于所述第二接点的高度；以及所述无外引脚的多芯片半导体封装构造另包含一第三芯片及数个第三电性连接元件；所述第三芯片堆迭在所述第二芯片上，且所述第三芯片具有一有源表面，其利用所述第三电性连接元件电性连接所述第三接点的第一端。
7.一种无外引脚的半导体封装构造的导线架，其特征在于：所述导线架包括一预设芯片放置区；
至少一组第一接点，所述第一接点围绕排列在所述芯片放置区的周围；及至少一组第二接点，所述第二接点围绕排列在所述第一接点的周围，所述第一接点与所述第二接点之间具有一沟槽，所述第二接点与所述第一接点电性分离，且所述第一接点的高度小于所述第二接点的高度。
8.如权利要求7所述的无外引脚的半导体封装构造的导线架，包含一基材，用以承载所述的第一接点和所述的第二接点，所述基材为一胶膜。
9.如权利要求7所述的无外引脚的半导体封装构造的导线架，其特征在于：所述芯片放置区凸设形成有一芯片承座。
10.如权利要求7所述的无外引脚的半导体封装构造的导线架，其特征在于：具有至少一组第三接点，所述第三接点与所述第二接点之间具有一沟槽，所述第三接点的高度大于所述第二接点的高度，且所述第三接点围绕排列在所述第二接点的周围。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI455213B (zh) * 2010-12-15 2014-10-01 Chipmos Technologies Inc 無外引腳封裝結構及其製作方法
CN102683230B (zh) * 2012-05-30 2015-06-17 天水华天科技股份有限公司 四边扁平无引脚多圈排列ic芯片封装件生产方法及封装件
TWI515806B (zh) * 2013-05-29 2016-01-01 南茂科技股份有限公司 晶片堆疊封裝體及其製作方法
CN104425425B (zh) * 2013-09-09 2018-02-06 日月光半导体制造股份有限公司 半导体封装件及其制造方法
WO2018014268A1 (zh) * 2016-07-20 2018-01-25 华为技术有限公司 智能手表及智能手表的组装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087722A (en) * 1998-05-28 2000-07-11 Samsung Electronics Co., Ltd. Multi-chip package
CN101308830A (zh) * 2007-05-18 2008-11-19 飞思卡尔半导体（中国）有限公司 用于半导体封装的引线框

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087722A (en) * 1998-05-28 2000-07-11 Samsung Electronics Co., Ltd. Multi-chip package
CN101308830A (zh) * 2007-05-18 2008-11-19 飞思卡尔半导体（中国）有限公司 用于半导体封装的引线框

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