CN102683230B - 四边扁平无引脚多圈排列ic芯片封装件生产方法及封装件 - Google Patents

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Abstract

本发明提供了一种四边扁平无引脚多圈排列IC芯片封装件生产方法及封装件，经过晶圆减薄、划片、上芯、压焊、塑封、后固化、打印，蚀刻液蚀刻引线框架背面；水洗后酸洗；清洗风干；磨削后再清洗；按质量标准对引脚分离效果进行抽检；抛光水洗烘干；在抛光表面依次化学镀铜层和纯锡层；将单元产品从框架上分离；常规测试包装入库，制得四边扁平无引脚多圈排列IC芯片封装件。该封装件包括粘贴有芯片的引线框架载体和其周围环绕设置的多个互不相连引脚组成的三圈引脚圈，引线框架载体和所有引脚通过引线框架本体相连，引线框架上固封有塑封体。本发明方法克服了现有刀片切割技术无法分离多圈QFN引脚的问题，使多圈QFN引脚能够分离。

Description

四边扁平无引脚多圈排列IC芯片封装件生产方法及封装件
技术领域
本发明属于电子信息自动化元器件制造技术领域，涉及一种四边扁平无引脚IC芯片封装件的生产方法，具体涉及一种四边扁平无引脚多圈排列IC芯片封装件的生产方法，本发明还涉及一种利用该方法生产的IC芯片封装件。
背景技术
传统QFN产品由于体积小、重量轻、加上杰出的电性能和热性能，受到市场的亲睐。近年来，随着移动通信和移动计算机领域便捷式电子元器件的迅猛发展，小型封装和高密度组装技术得到了长足的发展；同时，也对小型封装技术提出了一系列严格要求，诸如，要求封装外形尺寸尽量缩小（尤其是封装高度小于1mm）；具有高性能、高I/O密度、多功能、高可靠、小型化、薄型化、封装密度更高以及更好的电性能和热性能；封装后的连接可靠性尽可能提高，适应无铅化焊接（保护环境）和有效降低成本。
长期以来，受蚀刻模板及蚀刻工艺技术的限制，QFN产品一直延续着单圈引线框架模式。但由于单圈QFN产品的引脚少，即I/O少，其封装密度已不能满足高密度、多I/O封装的需要。这就需要增加单圈QFN产品的引脚数，在保证高可靠性的前提下将引脚从单圈变为多圈。这样不但继承了传统QFN产品体积小、重量轻、杰出的电性能和热性能，又能满足高封装密度的市场需求。
QFN（Quad Flat No Lead Package）型多圈排列封装的集成电路封装技术是近几年国外发展起来的一种新型微小形高密度封装技术，是最先进的表面贴装封装技术之一。具有无引脚、贴装占有面积小、安装高度低等特点，是为满足移动通信和移动计算机领域的便捷式电子机器，如PDA、3G手机、MP3、MP4、MP5等超薄型电子产品发展的需要应用而生并迅速成长起来的一种新型封装技术。
QFN封装经过近几年的发展，特别是2006年以来，市场需求增加，推动了QFN封装技术的快速发展，材料配套技术、制造工艺技术和封装应用技术都有了突破性的进展，使实现多圈QFN产品成为可能。
新型QFN型多圈排列封装是基于多圈引线框架的基础之上通过传统封装制造工艺和特殊的引脚分离及电镀工艺实现的集成电路封装技术。新型QFN型多圈排列封装在制作前期所有引脚均通过框架互连，这就需要后期将它们一一分开，而传统的刀片切割技术仅能满足新型多圈QFN的产品分离而无法实现其引脚的分离。
发明内容
为了克服上述现有技术中存在的问题，本发明的目的是提供一种四边扁平无引脚多圈排列IC芯片封装件的生产方法，通过蚀刻磨削分离多圈QFN引脚，解决了刀片切割技术无法分离多圈QFN引脚的问题。
本发明的另一目的是提供一种利用上述方法生产的IC芯片封装件，不仅具有体积小、重量轻、电性能和热性能杰出的特点，而且能满足高封装密度的要求。
为实现上述目的，本发明所采用的技术方案是：一种四边扁平无引脚多圈排列IC芯片封装件生产方法，具体按以下步骤进行：
步骤1：晶圆减薄
晶圆减薄最终厚度为150～200μm；减薄后晶圆的粗糙度Ra为0.05μm～0.09μm，平整度±18μm；
步骤2：划片，得到IC芯片；划片过程中应用防碎片、防裂纹划片工艺软件控制技术，划片进刀速度≤10mm/s；
步骤3：上芯
在多圈直连式或多圈交叉式四边无引脚排列的QFN框架粘贴IC芯片，在175℃±5℃的温度下烘烤3h±0.5h，防离层工艺烘烤；
步骤4：压焊
从IC芯片上的每一个焊盘向引线框架载体上多圈排列的内引脚打线；步骤5：塑封
选用吸水率≤0.35%、膨胀系数a1≤1的环保型塑封料进行塑封；塑封时采用超薄型封装防翘曲工艺和多段注塑防翘曲软件控制技术，解决冲丝、翘曲和离层的难题：
步骤6：使用ESPEC烘箱将塑封后的产品后固化5小时，固化温度为150℃；
步骤7：同常规QFN打印；
步骤8：引脚分离
a）等离子清洗去除前道工序造成的框架表面沾污物；
b）采用单面喷淋方法将蚀刻液喷淋在引线框架背面，将引线框架背面蚀刻掉厚度为80μm～100μm的一层，
c）对蚀刻后的产品进行两段水洗，然后用浓度为10ml/L~15ml/L的盐酸溶液进行酸洗；
d）去离子水进行3～5段清洗；
e）依次进行冷风风干和热风风干；
f）磨削，磨削厚度为20μm～40μm，磨削精度为±3μm；
g）去离子水清洗；
h）按质量标准对引脚分离效果进行抽检；
i）采用流体抛光对磨削后的表面进行抛光，抛光量为5μm～10μm，传动速度0.4m/min；沙与水的混合比例1:3，抛光后表面的粗糙度Ra为0.2，抛光后先进行三段水洗，再进行两段烘干；
步骤9：化学镀
用化学镀工艺在抛光表面镀覆厚度为3μm～8μm的铜层，然后在该铜层表面化学镀厚度为7μm～15μm的纯锡层；
步骤10：产品分离
将单元产品从框架上分离，在切割分离过程中采用防胶体裂纹技术；
步骤11：测试/编带
常规测试同传统QFN产品的O/S及开短路测试，同时还需进行电性能及热性能测试，确保产品的高良率和高可靠性；然后，包装入库，制得四边扁平无引脚多圈排列IC芯片封装件。
本发明所采用的另一技术方案是：一种利用上述生产方法生产的四边扁平无引脚多圈排列IC芯片封装件，包括引线框架载体，引线框架载体周围环绕设置有第一引脚圈，第一引脚圈周围环绕设置有第二引脚圈，第二引脚圈周围环绕设置有第三引脚圈，引线框架和第一引脚圈之间为第一凹坑，第一引脚圈和第二引脚圈之间为第二凹坑，第二引脚圈和第三引脚圈之间为第三凹坑；各引脚圈分别由多个互不相连的引脚组成，引线框架载体上粘贴有IC芯片，引线框架载体和所有的引脚构成引线框架，该引线框架上固封有塑封体。
本发明方法通过蚀刻磨削框架背面实现多圈QFN引脚的分离，克服了现有刀片切割技术无法分离多圈QFN引脚的问题，使多圈QFN引脚能够分离。
附图说明
图1是本发明方法中采用的四边扁平无引脚引线框架的结构示意图。
图2是采用本发明方法封装的IC芯片封装件半成品的结构示意图。
图3是对图2所示IC芯片封装件半成品进行蚀刻的示意图。
图4是图3所示IC芯片封装件半成品蚀刻后的示意图。
图5是对图4所示蚀刻后IC芯片封装件半成品进行磨削的示意图。
图6是采用本发明方法制得的四边扁平无引脚IC芯片封装件的结构示意图。
图7是图6的仰视图。
图中：1.引线框架载体，2.粘片胶，3.第一凹坑，4.第二凹坑，5.第三凹坑，6.第一内引脚，7.第二内引脚，8.第三内引脚，9.塑封体，10. IC芯片，11.焊盘，12.第一键合线，13.第二键合线，14.第三键合线，15.第一外引脚，16.第二外引脚，17.第三外引脚，18.塑封料凸块，19.引线框架本体，h1.框架厚度，h2.第一次减薄厚度，h3.第二次减薄厚度。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
目前，普通四边扁平无引脚封装（QFN）引脚数少，引脚只为一圈，传统的刀片切割技术就能同步完成产品分离和相邻的内引脚分离，达到工艺要求。传统单圈QFN的封装流程为：
晶圆检验→晶圆减薄→划片→上芯→压焊→塑封→后固化→打印→电镀→产品分离→外观检验→测试/编带→包装→入库。
而本发明IC芯片封装件中的引线框架具有多圈排列的外引脚，且各外引脚之间互不相连；在生产该IC芯片封装件的过程中，传统的刀片切割技术仅能满足新型多圈QFN的产品分离而无法实现其引脚的分离，为了克服现有技术存在的问题，本发明提供了一种多圈排列IC芯片封装件的生产方法，基于四边扁平无引脚排列多圈排列引线框架及多圈排列引脚的高密度封装技术，通过框架背面的蚀刻磨削法来实现引脚的分离，从而生产出具有多圈引脚的IC芯片封装件。该生产工艺流程为：
晶圆检验→晶圆减薄→划片→上芯→压焊→塑封→后固化→打印→引脚分离→化学镀→产品分离→外观检验→测试/编带→包装→入库。
本发明无引脚多圈排列IC芯片封装件的外引脚从一圈增加到多圈，这里以三圈为例。该无引脚多圈排列IC芯片封装件引脚数目大大增加，最高可以做到400只管脚。这时就出现了问题：第三圈的管脚可以仿照传统单圈QFN，最后通过相邻框架进行产品分离的同时使引脚分离。可第二圈与第一圈管脚怎么能够分离开呢？显然传统的QFN封装技术已经不能解决多圈QFN的引脚分离问题，制约了新型QFN产品向高密度封装方向的发展。
综上所述，本发明QFN封装件与传统QFN封装件生产流程的差别在于产品分离前要增加引脚分离，并将电镀工序改为化学镀放在引脚分离后。根据引脚分离的背面蚀刻和背面磨削的先后顺序不同，引脚分离流程又分为以下两种：
1）本发明多圈QFN产品中引脚分离流程1：
等离子清洗→背面蚀刻→酸洗→水清洗→烘干→背面磨削→抛光→水清洗→烘干→分离检验。
2）本发明多圈QFN产品中引脚分离流程2：
等离子清洗→背面磨削→水清洗→背面蚀刻→酸洗→水清洗→烘干→抛光→水清洗→分离检验。
采用上述两种引脚分离流程，可将引线框架载体1背面连在一起的多圈QFN引脚分离开来，避免短路，实现QFN多I/O产品生产。
本发明四边扁平无引脚多圈排列IC芯片封装件的生产方法，具体按以下步骤进行：
步骤1：晶圆减薄
晶圆减薄最终厚度为150～200μm；粗磨厚度范围从原始晶圆片到最终厚度+胶膜厚度+50μm；精磨度范围从最终厚度+胶膜厚度+50μm到晶圆最终厚度+胶膜厚度；采用防碎片工艺；粗磨速度100～150μm/min，精磨速度为10～20μm/s：减薄后晶圆的粗糙度Ra为0.05μm～0.09μm，平整度±18μm；对于8英寸及8英寸以下的晶圆减薄，采用VG502 MKⅡ8B减薄机和手动贴膜机，对于12吋晶圆减薄，采用PG300RM减薄机和DR3000 Ⅲ贴膜机。
步骤2：划片
8英寸及8英寸以下的晶圆采用DISC 3350 划片机或双刀划片机划片；8英寸到12英寸晶圆采用A-WD-300TXB划片机划片；得到IC芯片；划片过程中应用防碎片、防裂纹划片工艺软件控制技术，划片进刀速度≤10mm/s；
步骤3：上芯
采用如图1所示的厚度h1为6mil～8mil的多圈直连式或多圈交叉式四边无引脚排列的QFN框架，在AD889或AD829等上芯机，将IC芯片粘贴在所采用的QFN框架上，上芯完成后送烘烤，烘烤采用ESPEC烘烤箱，防离层工艺烘烤，烘烤温度175℃±5℃，烘烤时间为3h±0.5h；
步骤4：压焊
采用ASM enalge60系列或esec 3100系列等键合线机，以直径18μm或20μm的金线，或者直径为18μm或20μm的铜线为键合线，从IC芯片上的每一个焊盘向引线框架载体上多圈排列的内引脚打线，为确保高密度键合线间不短路，采用“M”型、高低弧和平弧等多种打线方式对键合线进行三维的有效排列；
步骤5：塑封
选用低吸湿（吸水率≤0.35%）、低应力（膨胀系数a1≤1）的环保型塑封料进行塑封；塑封时采用超薄型封装防翘曲工艺和多段注塑防翘曲软件控制技术（软件著作权登记证号0276826号），解决冲丝、翘曲和离层的难题：
1）选择膨胀系数较为匹配的塑封料和引线框架作为产品生产材料，可以将翘曲控制在0.25mm以内。
2）降低模具温度，减小膨胀变化量，使得翘曲度也相应减小。
3）对塑封过程进行应力分析，根据每种材料的特性，利用我司引入的Ansys软件，分析材料翘曲和应力分布，以改善产品可靠性同时采用我公司开发的多段注塑模型软件控制技术，调整优化工艺参数，将翘曲度控制在0.05mm～0.1mm；
步骤6：后固化
使用ESPEC烘箱将塑封后的产品进行后固化，固化温度为150℃，固化时间为5小时。采用ESPEC烘箱具有温度曲线设定功能，慢降温是本领域较少使用的方法，目的是大大削减材料的应力，减小框架翘曲度；固化过程中采用QFN专用防翘曲固化夹具（包含重量可调压块）以及防翘曲固化工艺，起到矫正作用；得到如图2所示的封装件半成品；
后固化工序中防翘曲的关键在于：
1）在塑封后及固化过程中使用压块压，直到冷却后在把压块拿开。经过实际经验，运用防翘曲固化夹具和防翘曲固化工艺可以将翘曲控制在0.1mm以下。
2） 在后固化工序中要完全避免翘曲是不可能的，为了实现磨削工艺，必须引入外力在磨削过程中改善翘曲。经过多次试验，采用夹制具以及底部真空吸附的方式是改善翘曲的最好方法，首先按照框架尺寸定制一个真空吸盘，真空压力为65Bar；其次将框架放于真空吸盘上，背面朝下；最后真空吸的时间大约30分钟；试验证明翘曲大大减小。操作简单，效率高，可以有效的控制翘曲小于20μm，保证磨削工艺顺利实施；
步骤7：同常规QFN打印；
步骤8：引脚分离
引脚分离的工艺流程为：
等离子清洗→背面蚀刻→酸洗→水清洗→烘干→背面磨削→水清洗→分离检验。具体为：
a）等离子清洗
用等离子清洗去除前道工序造成的框架表面沾污物，以及由于长时间与空气接触而在框架表面形成的CuO等其他金属氧化物。这些沾污物和氧化物都会影响背面蚀刻精度和蚀刻均匀性；
b）背面蚀刻
采用单面喷淋方法将蚀刻液喷淋在引线框架背面，将引线框架背面蚀刻掉一层，使得第一次减薄厚度h2为80μm～100μm，如图3所示，单面喷淋可均匀地蚀刻引线框架背面，使蚀刻表面均匀，单面喷淋蚀刻过程中控制喷淋压力为2±0.3psi、蚀刻温度为60±2℃、蚀刻段长度为3m、传送速率为1±0.3m/min，将蚀刻精度（即高度差）控制在±5μm；
高度差的测量方法：首先对蚀刻产品表面均匀分布处选取A、B、C等三个不同点进行厚度测试，并记录测量结果；蚀刻后再次测量在蚀刻面均匀分布的厚度差在±5μm以内的E、F、G等三点，形成图4所示的半蚀刻工艺制作的多圈QFN框架；
蚀刻液分为碱性蚀刻液和酸性蚀刻液两种，常用碱性蚀刻液主要成分是氯化氨加少量的铜离子，酸性蚀刻液主要成分为三氯化铁溶液。酸性蚀刻液相对碱性蚀刻液具有较快的蚀刻速率（主要表现在三价铁离子的强氧化性）以及更加稳定的蚀刻效果，最大的特点在于酸性蚀刻液对镍、铁、铜合金等金属都能进行有效的蚀刻，同时对塑封料没有任何影响。因为后面做图形蚀刻，要涂覆光致抗蚀层，抗蚀层是耐碱性的，遇酸就会溶解，本发明中采用浓度为400~600g/L的三氯化铁溶液作为蚀刻液。
c）酸洗
对蚀刻后的产品进行两段水洗，以去除产品上多余的蚀刻液，并进行回收，从而减少酸洗液的用量，节约成本；然后进行酸洗；
蚀刻反应结束后，会在引线框架表面形成一层薄薄的金属化合物和少量的蚀刻液，需要通过酸洗去除这些金属化合物和少量的残留蚀刻液。酸洗液采用硫酸或者盐酸的稀释溶液。本发明中采用浓度为10~15ml/L的盐酸溶液作为酸洗液；
d）水清洗
使用去离子水对酸洗后的产品进行3～5段清洗；
酸洗结束后，引线框架表面已经没有了蚀刻时形成的金属化合物，残留的只有微量的蚀刻液和酸洗液，用去离子水清洗引线框架去除残留的蚀刻液和酸洗液。清洗时，后一段的清洗液向前一段流入补充，不仅能更快地将框架表面的残留物清洗干净，还能充分利用水资源，实现节能减排，降低成本。
e）烘干
先进行冷风风干，再进行热风风干；
单纯使用热风风干相对于分两段风干有较高的效率，可是会在产品表面形成波浪式一圈一圈的水渍，影响产品外观；而使用两段风干方法可以完全避免水渍的产生。
f）背面磨削：在刨平机上进行磨削，磨削厚度h3为20μm～40μm，磨削精度为±3μm； 如图5所示，
g）水清洗
用去离子水清洗，去除磨削过程中引入的磨削冷却液残留物以及磨屑；
h）分离检验
按质量标准对引脚分离效果进行抽检；
i）抛光
在喷砂机上采用流体抛光对磨削后的表面进行抛光，抛光量为5～10μm，传动速度0.4m/min；沙与水的混合比例1:3，抛光后表面的粗糙度Ra为0.2，抛光后先进行三段水洗，再进行两段烘干；
利用机械、化学或电化学的作用，使工件表面粗糙度降低，以获得光亮、平整表面的加工方法称之为抛光，从定义可以看出抛光能切实有效地解决引线框架背面在蚀刻引脚分离后形成塑封料的小凸块的问题。抛光方式有机械抛光、化学抛光、电解抛光、超声波抛光、流体抛光、磁研磨抛光。其中的流体抛光是依靠高速流动的液体及其携带的磨粒冲刷工件表面达到抛光的目的。常用方法有：磨料喷射加工、液体喷射加工、流体动力研磨等。优点：对产品的外形无具体要求，机械抛光无法抛到的凹处也可整平。流体抛光对外形无具体要求的优点正好弥补了本发明多圈QFN产品塑封后翘曲带来的负面影响。而且可以切实有效地解决框架背面在蚀刻引脚分离后形成塑封料凸块18的问题，如图5所示。
步骤9：化学镀
用化学镀工艺在抛光表面镀覆厚度为3μm～8μm的铜层，然后在该铜层表面化学镀厚度为7μm～15μm的纯锡层；
对于蚀刻和磨削法分离引脚间连筋半成品框架，由于此时的引脚已经成为独立的金属垫块规则地镶嵌在塑封体底部，各引脚之间无法连成回路，因而无法实现电镀工艺，此时引入化学镀工艺，先镀一层3μm～8μm的铜层，在框架背面形成过渡铜层，为后续再镀纯锡做准备，然后再镀纯锡；
步骤10：产品分离
采用双刀切割机和切割专用夹具，使用切割刀将单元产品从框架上分离，在切割分离过程中采用防胶体裂纹技术；
本发明方法切割分离采用切割刀，应用防胶体裂纹控制技术生产，从设计和生产上共同预防冲切分离时造成胶体碎裂的隐患；
步骤11：测试/编带
常规测试同传统QFN产品的O/S及开短路测试，同时还需进行电性能及热性能测试，确保产品的高良率和高可靠性；然后，包装入库，制得四边扁平无引脚多圈排列IC芯片封装件。
采用上述方法制得的四边扁平无引脚多圈排列IC芯片封装件一种实施例的结构，如图6和图7所示，包括引线框架载体1，引线框架载体1周围环绕设置有第一引脚圈，第一引脚圈周围环绕设置有第二引脚圈，第二引脚圈周围环绕设置有第三引脚圈，引线框架1和第一引脚圈之间为第一凹坑3，第一引脚圈和第二引脚圈之间为第二凹坑4，第二引脚圈和第三引脚圈之间为第三凹坑5；各引脚圈分别由多个互不相连的引脚组成；第一引脚圈中各引脚与引线框架载体1之间的距离相同，第一引脚圈中各引脚底面镀覆有铜层或铜合金层，形成第一外引脚15，第一引脚圈中各引脚的另一端为第一内引脚6；第二引脚圈中各引脚与引线框架载体1之间的距离相同，第二引脚圈中各引脚底面镀覆有铜层或铜合金层，形成第二外引脚16，第二引脚圈中各引脚的另一端为第二内引脚7；第三引脚圈中各引脚与引线框架载体1之间的距离相同，第三引脚圈中各引脚底面镀覆有铜层或铜合金层，形成第三外引脚17，第三引脚圈中各引脚的另一端为第三内引脚8；第一内引脚6、第二内引脚7和第三内引脚8上均镀有镍钯金层，便于打线和提高封装良率。引线框架载体1和所有的引脚构成引线框架，所有的引脚可阵列式排列也可交错排列。引线框架载体1上通过粘片胶2粘贴有IC芯片10，IC芯片10上设有焊盘11，焊盘11通过第一键合线12与第一内引脚6相连接，焊盘11通过第二键合线13与第二内引脚7相连接，焊盘11通过第三键合线14与第三内引脚8相连接；引线框架上固封有塑封体9，引线框架的上表面、引线框架的侧面、粘片胶2、IC芯片10、第一键合线12、第二键合线13、第三键合线14、第一凹坑3、第二凹坑4、第三凹坑5、第一内引脚6、第二内引脚7、第三内引脚8均封装于塑封体9内。
塑封体9对内部各组件起到了保护和支撑的作用。由IC芯片10、第一键合线12、第二键合线13、第三键合线14、第一内引脚6、第二内引脚7和第三内引脚8构成了电路的电源和信号通道。
粘片胶2采用导电胶或绝缘胶。
实施例1
晶圆减薄最终厚度为150μm；粗磨厚度范围从原始晶圆片到200μm+胶膜厚度；精磨厚度范围从200μm+胶膜厚度到150μm+胶膜厚度；采用防碎片工艺；粗磨速度125μm/min，精磨速度为10μm/s：减薄后晶圆的粗糙度Ra为0.09μm，平整度+18μm；采用VG502 MKⅡ8B减薄机和手动贴膜机，采用DISC 3350 划片机划片；得到IC芯片；划片过程中应用防碎片、防裂纹划片工艺软件控制技术，划片进刀速度≤10mm/s；采用厚度h1为6mil的多圈直连式或多圈交叉式四边无引脚排列的QFN框架，在AD889上芯机，将IC芯片粘贴在所采用的QFN框架上，上芯完成后送烘烤，烘烤采用ESPEC烘烤箱，防离层工艺烘烤，烘烤温度175℃，烘烤时间为3h；采用ASM enalge60系列键合线机，以直径18μm金线，从IC芯片上的每一个焊盘向引线框架载体上多圈排列的内引脚打线，为确保高密度键合线间不短路，采用“M”型打线方式对键合线进行三维的有效排列；选用吸水率≤0.35%、膨胀系数a1≤1的环保型塑封料进行塑封；塑封时采用超薄型封装防翘曲工艺和多段注塑防翘曲软件控制技术（软件著作权登记证号0276826号），解决冲丝、翘曲和离层的难题：使用ESPEC烘箱将塑封后的产品后固化5小时，固化温度为150℃。采用ESPEC烘箱具有温度曲线设定功能，慢降温是本领域较少使用的方法，目的是大大削减材料的应力，减小框架翘曲度；固化过程中采用QFN专用防翘曲固化夹具（包含重量可调压块）以及防翘曲固化工艺，起到矫正作用；得到封装件半成品；采用夹制具以及底部真空吸附的方式是改善翘曲的最好方法，首先按照框架尺寸定制一个真空吸盘，真空压力为65Bar；其次将框架放于真空吸盘上，背面朝下；最后真空吸的时间大约30分钟；试验证明翘曲大大减小。操作简单，效率高，可以有效的控制翘曲小于20μm，保证磨削工艺顺利实施；同常规QFN打印；用等离子清洗去除前道工序造成的框架表面沾污物，以及由于长时间与空气接触而在框架表面形成的CuO等其他金属氧化物。这些沾污物和氧化物都会影响背面蚀刻精度和蚀刻均匀性；采用单面喷淋方法将浓度为400g/L的三氯化铁溶液喷淋在引线框架背面，将引线框架背面蚀刻掉一层，使得第一次减薄厚度为80μm，单面喷淋蚀刻过程中控制喷淋压力为2psi、蚀刻温度为60℃、蚀刻段长度为3m、传送速率为1m/min，蚀刻精度控制在±5μm；对蚀刻后的产品进行两段水洗，然后用浓度为10ml/L的盐酸溶液进行酸性；再用去离子水进行3段清洗；依次进行冷风风干和热风风干；在刨平机上进行磨削，磨削厚度为20μm，磨削精度为±3μm；去离子水清洗，去除磨削过程中引入的磨削冷却液残留物以及磨屑；按质量标准对引脚分离效果进行抽检；在喷砂机上采用流体抛光对磨削后的表面进行抛光，抛光量为5μm，传动速度0.4m/min；沙与水的混合比例1:3，抛光后表面的粗糙度Ra为0.2，抛光后先进行三段水洗，再进行两段烘干；用化学镀工艺在抛光表面镀覆厚度为3μm的铜层，然后在该铜层表面化学镀厚度为7μm的纯锡层；采用双刀切割机，将单元产品从框架上分离，在切割分离过程中采用防胶体裂纹技术；常规测试同传统QFN产品的O/S及开短路测试，同时还需进行电性能及热性能测试，确保产品的高良率和高可靠性；然后，包装入库，制得四边扁平无引脚多圈排列IC芯片封装件。
实施例2
晶圆减薄最终厚度为175μm；粗磨厚度范围从原始晶圆片到225μm +胶膜厚度；精磨度范围从225μm +胶膜厚度到175μm +胶膜厚度；采用防碎片工艺；粗磨速度150μm/min，精磨速度为20μm/s：减薄后晶圆的粗糙度Ra为0.09μm，平整度±18μm；采用PG300RM减薄机和DR3000 Ⅲ贴膜机。采用A-WD-300TXB划片机划片；得到IC芯片；划片过程中应用防碎片、防裂纹划片工艺软件控制技术，划片进刀速度≤10mm/s；采用厚度为7mil的多圈直连式或多圈交叉式四边无引脚排列的QFN框架，在AD829上芯机，将IC芯片粘贴在所采用的QFN框架上，上芯完成后送烘烤，烘烤采用ESPEC烘烤箱，防离层工艺烘烤，烘烤温度180℃，烘烤时间为2.5h；采用esec 3100系列键合线机，以直径20μm的金线为键合线，从IC芯片上的每一个焊盘向引线框架载体上多圈排列的内引脚打线，为确保高密度键合线间不短路，采用高低弧等多种打线方式对键合线进行三维的有效排列；选用吸水率≤0.35%、膨胀系数a1≤1的环保型塑封料进行塑封；塑封时采用超薄型封装防翘曲工艺和多段注塑防翘曲软件控制技术（软件著作权登记证号0276826号），解决冲丝、翘曲和离层的难题：使用ESPEC烘箱将塑封后的产品后固化5小时，固化温度为150℃。采用ESPEC烘箱具有温度曲线设定功能，慢降温是本领域较少使用的方法，目的是大大削减材料的应力，减小框架翘曲度；固化过程中采用QFN专用防翘曲固化夹具（包含重量可调压块）以及防翘曲固化工艺，起到矫正作用；得到封装件半成品；在后固化工序中要完全避免翘曲是不可能的，为了实现磨削工艺，必须引入外力在磨削过程中改善翘曲。采用夹制具以及底部真空吸附的方式是改善翘曲的最好方法，首先按照框架尺寸定制一个真空吸盘，真空压力为65Bar；其次将框架放于真空吸盘上，背面朝下；最后真空吸的时间大约30分钟；试验证明翘曲大大减小。操作简单，效率高，可以有效的控制翘曲小于20μm，保证磨削工艺顺利实施；同常规QFN打印；用等离子清洗去除前道工序造成的框架表面沾污物，以及由于长时间与空气接触而在框架表面形成的CuO等其他金属氧化物。这些沾污物和氧化物都会影响背面蚀刻精度和蚀刻均匀性；采用单面喷淋方法将浓度为500g/L的三氯化铁溶液喷淋在引线框架背面，将引线框架载体蚀刻掉一层，使得第一次减薄厚度为90μm，单面喷淋可均匀地蚀刻引线框架背面，使蚀刻表面均匀，单面喷淋蚀刻过程中控制喷淋压力为2.3psi、蚀刻温度为62℃、蚀刻段长度为3m、传送速率为1.3m/min，将蚀刻精度（即高度差）控制在±5μm；对蚀刻后的产品进行两段水洗，以去除产品上多余的蚀刻液，并进行回收，从而减少酸洗液的用量，节约成本；然后用浓度为12.5ml/L的盐酸溶液进行酸洗；再用去离子水对进行4段清洗；依次进行冷风风干和热风风干；在刨平机上进行磨削，磨削厚度h3为30μm，磨削精度为±3μm；去离子水清洗，去除磨削过程中引入的磨削冷却液残留物以及磨屑；按质量标准对引脚分离效果进行抽检；在喷砂机上采用流体抛光对磨削后的表面进行抛光，抛光量为7.5μm，传动速度0.4m/min；沙与水的混合比例1:3，抛光后表面的粗糙度Ra为0.2，抛光后先进行三段水洗，再进行两段烘干；用化学镀工艺在抛光表面镀覆厚度为5.5μm的铜层，然后在该铜层表面化学镀厚度为11μm的纯锡层；采用切割专用夹具，使用切割刀将单元产品从框架上分离，在切割分离过程中采用防胶体裂纹技术；常规测试同传统QFN产品的O/S及开短路测试，同时还需进行电性能及热性能测试，确保产品的高良率和高可靠性；然后，包装入库，制得四边扁平无引脚多圈排列IC芯片封装件。
实施例3
晶圆减薄最终厚度为200μm；粗磨厚度范围从原始晶圆片到250μm+胶膜厚度；精磨度范围从250μm +胶膜厚度到200μm +胶膜厚度；采用防碎片工艺；粗磨速度100μm/min，精磨速度为15μm/s：减薄后晶圆的粗糙度Ra为0.07μm，平整度±18μm；采用VG502 MKⅡ8B减薄机和手动贴膜机，采用或双刀划片机划片；得到IC芯片；划片过程中应用防碎片、防裂纹划片工艺软件控制技术，划片进刀速度≤10mm/s；采用厚度h1为8mil的多圈直连式或多圈交叉式四边无引脚排列的QFN框架，在AD889上芯机，将IC芯片粘贴在所采用的QFN框架上，上芯完成后送烘烤，烘烤采用ESPEC烘烤箱，防离层工艺烘烤，烘烤温度170℃，烘烤时间为3.5h；采用esec 3100系列键合线机，以直径为18μm的铜线为键合线，从IC芯片上的每一个焊盘向引线框架载体上多圈排列的内引脚打线，为确保高密度键合线间不短路，采用“M”型、高低弧和平弧等多种打线方式对键合线进行三维的有效排列；选用吸水率≤0.35%、膨胀系数a1≤1的环保型塑封料进行塑封；塑封时采用超薄型封装防翘曲工艺和多段注塑防翘曲软件控制技术（软件著作权登记证号0276826号），解决冲丝、翘曲和离层的难题：使用ESPEC烘箱将塑封后的产品后固化5小时，固化温度为150℃。采用ESPEC烘箱具有温度曲线设定功能，慢降温是本领域较少使用的方法，目的是大大削减材料的应力，减小框架翘曲度；固化过程中采用QFN专用防翘曲固化夹具（包含重量可调压块）以及防翘曲固化工艺，起到矫正作用；得到封装件半成品；在后固化工序中要完全避免翘曲是不可能的，为了实现磨削工艺，必须引入外力在磨削过程中改善翘曲。采用夹制具以及底部真空吸附的方式是改善翘曲的最好方法，首先按照框架尺寸定制一个真空吸盘，真空压力为65Bar；其次将框架放于真空吸盘上，背面朝下；最后真空吸的时间大约30分钟；试验证明翘曲大大减小。操作简单，效率高，可以有效的控制翘曲小于20μm，保证磨削工艺顺利实施；同常规QFN打印；用等离子清洗去除前道工序造成的框架表面沾污物，以及由于长时间与空气接触而在框架表面形成的CuO等其他金属氧化物。这些沾污物和氧化物都会影响背面蚀刻精度和蚀刻均匀性；采用单面喷淋方法将浓度为600g/L的三氯化铁溶液喷淋在引线框架背面，将引线框架背面蚀刻掉一层，使得第一次减薄厚度为100μm，单面喷淋可均匀地蚀刻引线框架背面，使蚀刻表面均匀，单面喷淋蚀刻过程中控制喷淋压力为1.7psi、蚀刻温度为58℃、蚀刻段长度为3m、传送速率为0.7m/min，将蚀刻精度（即高度差）控制在±5μm；对蚀刻后的产品进行两段水洗，以去除产品上多余的蚀刻液，并进行回收，从而减少酸洗液的用量，节约成本；然后用浓度为15ml/L的盐酸溶液进行酸洗；去离子水对酸洗后的产品进行5段清洗；依次进行冷风风干和热风风干；在刨平机上进行磨削，磨削厚度为40μm，磨削精度为±3μm；用去离子水清洗，去除磨削过程中引入的磨削冷却液残留物以及磨屑；按质量标准对引脚分离效果进行抽检；在喷砂机上采用流体抛光对磨削后的表面进行抛光，抛光量为10μm，传动速度0.4m/min；沙与水的混合比例1:3，抛光后表面的粗糙度Ra为0.2，抛光后先进行三段水洗，再进行两段烘干；用化学镀工艺在抛光表面镀覆厚度为8μm的铜层，然后在该铜层表面化学镀厚度为15μm的纯锡层；采用双刀切割机将单元产品从框架上分离，在切割分离过程中采用防胶体裂纹技术；常规测试同传统QFN产品的O/S及开短路测试，同时还需进行电性能及热性能测试，确保产品的高良率和高可靠性；然后，包装入库，制得四边扁平无引脚多圈排列IC芯片封装件。

Claims (6)

1.一种四边扁平无引脚多圈排列IC芯片封装件生产方法，其特征在于，该方法具体按以下步骤进行：
步骤1：晶圆减薄
晶圆减薄最终厚度为150～200μm；减薄后晶圆的粗糙度Ra为0.05μm～0.09μm，平整度±18μm；
步骤2：划片，得到IC芯片；划片过程中应用防碎片、防裂纹划片工艺软件控制技术，划片进刀速度≤10mm/s；
步骤3：上芯
在多圈直连式或多圈交叉式四边无引脚排列的QFN框架粘贴IC芯片，在175℃±5℃的温度下烘烤3h±0.5h，防离层工艺烘烤；
步骤4：压焊
从IC芯片上的每一个焊盘向引线框架载体上多圈排列的内引脚打线；步骤5：塑封
选用吸水率≤0.35%、膨胀系数a1≤1的环保型塑封料进行塑封；塑封时采用超薄型封装防翘曲工艺和多段注塑防翘曲软件控制技术，解决冲丝、翘曲和离层的难题：
步骤6：使用ESPEC烘箱将塑封后的产品后固化5小时，固化温度为150℃；后固化过程中采用的防翘曲方法：按照框架尺寸制作一个真空吸盘，真空压力为65Bar；将框架放于真空吸盘上，背面朝下；真空吸拉30分钟；
步骤7：同常规QFN打印；
步骤8：引脚分离
a）等离子清洗去除前道工序造成的框架表面沾污物；
b）采用单面喷淋方法将蚀刻液喷淋在引线框架背面，将引线框架背面蚀刻掉厚度为80μm～100μm的一层，蚀刻过程中控制喷淋压力为2±0.3psi、蚀刻温度为60±2℃、蚀刻段长度为3m、传送速率为1±0.3m/min，蚀刻精度控制在±5μm；所用的蚀刻液是浓度为400g/L~600g/L的三氯化铁溶液，
c）对蚀刻后的产品进行两段水洗，然后用浓度为10ml/L~15ml/L的盐酸溶液进行酸洗；
d）去离子水进行3～5段清洗；
e）依次进行冷风风干和热风风干；
f）磨削，磨削厚度为20μm～40μm，磨削精度为±3μm；
g）去离子水清洗；
h）按质量标准对引脚分离效果进行抽检；
i）采用流体抛光对磨削后的表面进行抛光，抛光量为5μm～10μm，传动速度0.4m/min；沙与水的混合比例1:3，抛光后表面的粗糙度Ra为0.2，抛光后先进行三段水洗，再进行两段烘干；
步骤9：化学镀
用化学镀工艺在抛光表面镀覆厚度为3μm～8μm的铜层，然后在该铜层表面化学镀厚度为7μm～15μm的纯锡层；
步骤10：产品分离
将单元产品从框架上分离，在切割分离过程中采用防胶体裂纹技术；
步骤11：测试/编带
常规测试同传统QFN产品的O/S及开短路测试，同时还需进行电性能及热性能测试，确保产品的高良率和高可靠性；然后，包装入库，制得四边扁平无引脚多圈排列IC芯片封装件。
2.根据权利要求1所述的四边扁平无引脚多圈排列IC芯片封装件生产方法，其特征在于，所述步骤1中晶圆的粗磨厚度范围从原始晶圆片到最终厚度+胶膜厚度+50μm；精磨度范围从最终厚度+胶膜厚度+50μm到晶圆最终厚度+胶膜厚度；采用防碎片工艺；粗磨速度100μm/min～150μm/min，精磨速度为10μm/min～20μm/s。
3.根据权利要求1所述的四边扁平无引脚多圈排列IC芯片封装件生产方法，其特征在于，所述步骤3中采用的QFN框架的厚度h1为6mil～8mil。
4.根据权利要求1所述的四边扁平无引脚多圈排列IC芯片封装件生产方法，其特征在于，所述步骤4中采用“M”型、高低弧和平弧打线方式对键合线进行三维的有效排列，确保高密度键合线间不短路。
5.一种用权利要求1所述生产方法生产的四边扁平无引脚多圈排列IC芯片封装件，其特征在于，包括引线框架载体（1），引线框架载体（1）周围环绕设置有第一引脚圈，第一引脚圈周围环绕设置有第二引脚圈，第二引脚圈周围环绕设置有第三引脚圈，引线框架载体（1）和第一引脚圈之间为第一凹坑（3），第一引脚圈和第二引脚圈之间为第二凹坑（4），第二引脚圈和第三引脚圈之间为第三凹坑（5）；各引脚圈分别由多个互不相连的引脚组成，第一引脚圈中各引脚与引线框架载体（1）之间的距离相等；第二引脚圈中各引脚与引线框架载体（1）之间的距离相等；第三引脚圈中各引脚与引线框架载体（1）之间的距离相等；所有的引脚阵列式排列或交错排列；引线框架载体（1）上粘贴有IC芯片（10），引线框架载体（1）和所有的引脚构成引线框架，该引线框架上固封有塑封体（9）。
6.根据权利要求5所述的四边扁平无引脚多圈排列IC芯片封装件，其特征在于，所有引脚的底面均镀覆有铜层或铜合金层，形成外引脚，所有引脚的另一端为内引脚，所有的内引脚上均镀有镍钯金层。
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CN103165475B (zh) * 2012-12-17 2016-05-18 北京工业大学 一种半导体封装器件的制造方法
TW201438173A (zh) * 2013-03-18 2014-10-01 矽品精密工業股份有限公司 導線架、封裝件及其製法
CN103594380B (zh) * 2013-10-24 2016-01-27 天水华天科技股份有限公司 带焊球面阵列四面扁平无引脚封装件制备方法
CN104269359A (zh) * 2014-09-05 2015-01-07 江苏长电科技股份有限公司 一种新型四面无引脚封装工艺方法
CN104319267A (zh) * 2014-10-28 2015-01-28 气派科技股份有限公司 一种超高密度分立式薄型无引脚封装体及其封装方法
CN105789151A (zh) * 2016-03-30 2016-07-20 华天科技（西安）有限公司 一种切割式多圈qfn/dfn封装件及其制造方法
CN108242403A (zh) * 2016-12-27 2018-07-03 冠宝科技股份有限公司 一种无基板半导体封装制造方法
CN108417522B (zh) * 2018-01-17 2021-01-01 桂林电子科技大学 三层板结构电路封装方法
TWI733060B (zh) * 2018-10-12 2021-07-11 智優科技股份有限公司 濕式處理設備及其濕式處理方法
CN110323141B (zh) * 2019-04-15 2021-10-12 矽力杰半导体技术(杭州)有限公司 引线框架结构，芯片封装结构及其制造方法
TWI690039B (zh) * 2019-07-03 2020-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
CN111276461A (zh) * 2020-02-19 2020-06-12 青岛歌尔微电子研究院有限公司 一种方形扁平无引脚封装结构及其制备方法、以及电子器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764126A (zh) * 2008-12-23 2010-06-30 日月光封装测试(上海)有限公司 无外引脚的多芯片半导体封装构造及导线架
CN102222657A (zh) * 2011-06-30 2011-10-19 天水华天科技股份有限公司 多圈排列双ic芯片封装件及其生产方法
CN202662595U (zh) * 2012-05-30 2013-01-09 天水华天科技股份有限公司 四边扁平无引脚多圈排列ic芯片封装件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764126A (zh) * 2008-12-23 2010-06-30 日月光封装测试(上海)有限公司 无外引脚的多芯片半导体封装构造及导线架
CN102222657A (zh) * 2011-06-30 2011-10-19 天水华天科技股份有限公司 多圈排列双ic芯片封装件及其生产方法
CN202662595U (zh) * 2012-05-30 2013-01-09 天水华天科技股份有限公司 四边扁平无引脚多圈排列ic芯片封装件

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