CN103165475A - 一种半导体封装器件的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体封装器件的制造方法。制造形成的QFN半导体封装器件的芯片载荷和引脚无需基于事先制作成型的引线框架结构，而是在封装工艺过程中，有机结合蚀刻、电镀、化学镀方法形成具有的台阶结构的芯片载体和引脚，采用塑封材料进行包封，塑封完成后，采用蚀刻或者机械磨削方法形成独立的芯片载体和引脚。

Description

一种半导体封装器件的制造方法
技术领域
本发明涉及半导体元器件制造技术领域，尤其涉及到具有高I/O密度的四边扁平无引脚封装件的制造方法。 
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化，便携式，超薄化，多媒体化以及满足大众化所需要的低成本方向发展，高密度、高性能、高可靠性和低成本的封装形式及其组装技术得到了快速的发展。与价格昂贵的BGA等封装形式相比，近年来快速发展的新型封装技术，即四边扁平无引脚QFN(Quad FlatNon-lead Package)封装，由于具有良好的热性能和电性能、尺寸小、成本低以及高生产率等众多优点，引发了微电子封装技术领域的一场新的革命。 
图1A和图1B分别为传统无台阶式结构设计的QFN封装结构的背面示意图和沿
Figure DEST_PATH_GDA00002877582000011
剖面的剖面示意图，该QFN封装结构包括引线框架11，塑封材料12，粘贴材料13，IC芯片14，金属导线15，其中引线框架11包括芯片载体111和围绕芯片载体111四周排列的引脚112，IC芯片14通过粘贴材料13固定在芯片载体111上，IC芯片14与四周排列的引脚112通过金属导线15实现电气连接，塑封材料12对IC芯片14、金属导线15和引线框架11进行包封以达到保护和支撑的作用，引脚112裸露在塑封材料12的底面，通过焊料焊接在PCB等电路板上以实现与外界的电气连接。底面裸露的芯片载体111通过焊料焊接在PCB等电路板上，具有直接散热通道，可以有效释放IC芯片14产生的热量。与传统的TSOP和SOIC封装相比，QFN封装不具有鸥翼状引线，导电路径短，自感系数及阻抗低，从而可提供良好的电性能，可满足高速或者微波的应用。裸露的芯片载体提供了卓越的散热性能。 
随着IC集成度的提高和功能的不断增强，IC的I/O数随之增加，相应的电子封装的I/O引脚数也相应增加，但是传统的四边扁平无引脚封装件，单圈的引脚围绕芯片载体呈周边排列，限制了I/O数量的提高，满足不了高密度、具有更多I/O数的IC的需要。传统的无台阶式结构设计的QFN封装即使具有多圈排列的引脚，由于无法有效的锁住塑封材料，导致引线框架与塑封材料结合强度低，易于引起引线框架与塑封材料的分层甚至引脚或芯片载体的脱 落，而且无法有效的阻止湿气沿着引线框架与塑封材料结合界面扩散到电子封装内部，严重影响了封装体的可靠性。即使传统的QFN封装具有台阶式结构设计，只能是基于单圈引脚或者交错的多圈引脚实现的，所有引脚的每一个外端都必须延伸至封装体一侧，暴露在外部环境中，导致湿气极易扩散至封装内部，影响产品的可靠性，而且由于空间的限制，根本无法实现更高密度的封装。传统QFN封装的芯片载荷和引脚必须基于事先制作成型的引线框架结构，否则芯片载荷和引脚由于缺乏机械支撑和连接而无法完成所有的封装工艺过程。传统QFN封装在塑封工艺时需要预先在引线框架背面粘贴胶带以防止溢料现象，待塑封后还需进行去除胶带、塑封料飞边等清洗工艺，增加了封装成本增高。因此，为了突破传统QFN封装的低I/O数量的瓶颈，解决传统QFN封装的上述可靠性和降低封装成本，急需研发一种高可靠性、低成本、高I/O密度的QFN封装器件及其制造方法。 
发明内容
本发明提供了一种半导体封装器件的制造方法，以达到突破传统QFN封装的低I/O数量、高封装成本的瓶颈和提高封装体的可靠性的目的。 
为了实现上述目的，本发明采用下述技术方案，包括以下步骤： 
步骤1：采用曝光显影方法，在金属基材上表面形成具有窗口的掩膜材料层。 
步骤2：以具有窗口的掩膜材料层作为抗蚀层，对金属基材上表面进行蚀刻，形成外芯片载体、外引脚和凹槽。 
步骤3：移除配置于金属基材上表面的掩膜材料层。 
步骤4：采用曝光显影方法，在凹槽内部和上方位置制作具有窗口的掩膜材料层。 
步骤5：依次采用化学镀和电镀方法在掩膜材料层的窗口中制作内芯片载体和内引脚，形成具有台阶结构的芯片载体和引脚，其中芯片载体包括内芯片载体和外芯片载体，引脚包括内引脚和外引脚。 
步骤6：采用电镀或化学镀方法在内芯片载体和内引脚的表面上配置第一金属材料层。 
步骤7：移除配置于凹槽内部和上方位置的掩膜材料层。 
步骤8：通过粘贴材料将IC芯片配置于内芯片载体或内引脚表面的第一金属材料层上。 
步骤9：IC芯片上的多个键合焊盘通过金属导线分别连接至内芯片载体和内引脚配置的第一金属材料层。 
步骤10：采用注塑方法用塑封材料包覆密封IC芯片、粘贴材料、金属导线、芯片载体、引脚和第一金属材料层。 
步骤11：根据所选塑封材料的后固化要求进行后固化。 
步骤12：采用机械磨削方法或者蚀刻方法对金属基材进行减薄，形成独立的芯片载体和引脚。 
步骤13：采用化学镀方法在外芯片载体和外引脚的表面上制作第二金属材料层。 
步骤14：切割分离产品，形成独立的单个封装件。 
根据本发明的实施例，形成的芯片载体由内芯片载体和外芯片载体组成，制造形成的引脚由内引脚和外引脚组成。 
根据本发明的实施例，在对金属基材进行减薄前，形成的芯片载体和引脚与金属基材相连。 
根据本发明的实施例，采用机械磨削方法或者蚀刻方法对金属基材进行减薄，实现独立的芯片载体和引脚。 
根据本发明的实施例，内芯片载体和内引脚的尺寸分别大于外芯片载体和外引脚的尺寸。 
根据本发明的实施例，制造形成的封装器件具有多个围绕芯片载体呈多圈排列的引脚。 
根据本发明的实施例，制造形成的封装器件具有呈面阵排列的引脚。 
根据本发明的实施例，制造形成的多个引脚的排列方式不限，可为平行排列，也可为交错排列。 
根据本发明的实施例，制造形成的多个引脚的横截面形状不限，可为圆形，也可为矩形。 
根据本发明的实施例，制造形成的封装器件的芯片载体和引脚具有台阶结构。 
基于上述，根据本发明，制造形成的半导体封装器件的芯片载荷和引脚无需基于事先制作成型的引线框架结构，即无需依靠传统的引线框架提供机械支撑和连接，而是在封装工艺过程中，首先采用具有制作精度高、控制性强等特点的蚀刻方法制作外引脚和外芯片载体，然后依次采用具有制作精度高、平整度好、控制性强等特点的化学镀和电镀方法制作内引脚和内芯片载体， 最后在塑封工艺完成后，采用具有成本低、平整度好等特点的机械磨削方法、或者采用具有制作精度高、控制性强等特点的蚀刻方法整体减薄金属基材的厚度，形成独立的具有台阶结构的芯片载体和引脚。本发明仅采用塑封材料进行一次包覆密封，具有成本低、工艺步骤少、可靠性高等特点。本发明制造形成的半导体封装器件具有高的I/O密度，芯片载体和引脚的台阶式结构增加了与塑封材料的结合面积，具有与塑封材料相互锁定的效果，能够有效防止芯片载体和引脚与塑封材料的分层以及引脚或芯片载体的脱落，有效阻止湿气向封装内部扩散，小面积尺寸的外引脚能够有效防止表面贴装时桥连现象的发生，芯片载体和引脚的上、下表面配置的金属材料层能够有效提高金属引线键合质量和表面贴装质量，具有良好的可靠性，而且引脚的排列方式不限，可以为平行排列，也可以为交错排列，所有引脚无需延伸至封装体一侧。 
下文特举实施例，并配合附图对本发明的上述特征和优点做详细说明。 
附图说明
图1A为传统QFN封装结构的背面示意图； 
图1B为沿图1A中的
Figure DEST_PATH_GDA00002877582000041
剖面的剖面示意图； 
图2A为根据本发明的实施例1绘制的引脚横截面为圆形，且芯片载体每边的引脚排列方式为平行排列的半导体封装器件的背面示意图； 
图2B为沿图2A中的I-I剖面的剖面示意图； 
图3A至图3N为根据本发明的实施例1绘制的半导体封装器件的制造流程剖面示意图，所有剖面示意图都为沿图2B剖面所示的剖面示意图。 
图4为根据本发明的实施例2绘制的具有呈面阵引脚排列的半导体封装器件的背面示意图； 
图4A为沿图4中的I-I剖面的第一剖面示意图。 
图4B为沿图4中的I-I剖面的第二剖面示意图。 
图中标号：100.传统四边扁平无引脚封装，11.引线框架，111.芯片载体，112.引脚，12.塑封材料，13.粘贴材料，14.IC芯片，15.金属导线，200.具有多圈引脚排列的QFN封装，300.具有呈面阵引脚排列的QFN封装，20.金属基材，20a.金属基材上表面，20b.金属基材下表面，21.掩膜材料层，22.芯片载体，22a.外芯片载体，22b.内芯片载体，23.引脚，23a.外引脚，23b.内引脚，24.凹槽，25.掩膜材料层，26.第一金属材料层，27.台阶结构，28.粘贴材料， 29.IC芯片，30.金属导线，31.塑封材料，32.第二金属材料层。 
具体实施方式
下面结合附图对本发明进行详细说明： 
图2A为根据本发明的实施例绘制的引脚横截面为圆形，且芯片载体每边的引脚排列方式为平行排列的具有多圈引脚排列的QFN封装器件的背面示意图。 
参照上述图2A可以看出，在本实施例中，具有多圈引脚排列的QFN封装器件200具有芯片载体22和围绕芯片载体22呈多圈排列的引脚23，芯片载体22每边的引脚23的排列方式为平行排列，引脚23的横截面为圆形，在芯片载体22和引脚23的表面配置有第二金属材料层32，在QFN封装器件200中配置有塑封材料31。本实施例中引脚23的排列方式不限定为平行排列，可以为其他排列方式，引脚23的横截面形状不限定为圆形，可以为矩形。 
图2B为沿图2A中的I-I剖面的剖面示意图。结合图2A，参照图2B，在本实施例中，具有多圈引脚排列的QFN封装器件200包括芯片载体22、引脚23、第一金属材料层26、台阶结构27、粘贴材料28、IC芯片29、金属导线30、塑封材料31以及第二金属材料层32，其中芯片载体22包括外芯片载体22a和内芯片载体22b，引脚23包括外引脚23a和内引脚23b。 
芯片载体22配置于具有多圈引脚排列的QFN封装器件200的中央部位，其横截面形状呈矩形状。引脚23围绕芯片载体22呈多圈排列，其横截面形状呈圆形或者矩形。芯片载体22和引脚23作为导电、散热、连接外部电路的通道，具有台阶结构27。第一金属材料层26和第二金属材料层32分别配置于芯片载体22和引脚23的上表面和下表面。IC芯片29通过粘贴材料28配置于芯片载体22上的第一金属材料层26位置，IC芯片29上的多个键合焊盘通过金属导线30分别连接至内芯片载体22b和内引脚23b配置的第一金属材料层26，实现电气互联和接地。塑封材料31包覆密封上述IC芯片29、粘贴材料28、金属导线30、芯片载体22、引脚23和第一金属材料层26，暴露出配置于外芯片载体22a和外引脚23a上的第二金属材料层32，对具有多圈引脚排列的QFN封装器件200起到支撑与保护的作用。 
下面将以图3A至图3N来详细说明具有多圈引脚排列的QFN封装器件的制造流程。 
图3A至图3N为根据本发明的实施例1绘制的具有多圈引脚排列的QFN封装器件的制造流程剖面示意图，所有剖面示意图都为沿图2B剖面所示的剖面示意图。 
请参照图3A，提供具有上表面20a和相对于上表面20a的下表面20b的金属基材20，金属基材20的材料可以是铜、铜合金、铁、铁合金、镍、镍合金以及其他适用于制作芯片载体和引脚的金属材料，优先选择铜或者铜合金材料。金属基材20的厚度范围为0.1mm-0.3mm。对金属基材20的上表面20a和下表面20b进行清洗和预处理，例如用等离子水去油污、灰尘等，以实现金属基材20的上表面20a和下表面20b清洁的目的。 
请参照图3B，在金属基材20的上表面20a上通过曝光显影方法制作具有窗口的掩膜材料层21，这里所述的窗口是指没有被掩膜材料层21覆盖的金属基材20的部分区域，掩膜材料层21保护被其覆盖的金属基材20的部分区域。掩膜材料层21要求与金属基材20结合牢固，具有热稳定性，作为抗蚀、抗镀层，具有抗蚀刻性和抗镀性。对于曝光显影制作方法，首先在金属基材20的上表面20a涂布光致湿膜，涂布方法可以是幕帘涂布、滚涂与喷涂等，或者在金属基材20的上表面20a粘贴光致干膜，然后再将其曝露于某种光源下，如紫外光、电子束或X-射线，利用光致湿膜和光致干膜等化学感光材料的光敏特性，对光致湿膜或光致干膜进行选择性的曝光，以把掩膜版图形复印到光致湿膜或光致干膜上，经使用显影液进行显影工艺后最终在金属基材20的上表面20a上形成掩膜材料层21。 
请参照图3C，以具有窗口的掩膜材料层21作为抗蚀层，选用仅蚀刻金属基材20的蚀刻液，采用喷淋方式对金属基材上表面20a进行蚀刻，形成外芯片载体22a、外引脚23a和凹槽24，经蚀刻形成的外芯片载体22a和外引脚23a的厚度范围为0.03mm-0.15mm。在本实施例中，蚀刻液的喷淋方式优先采用上喷淋方式，并且在蚀刻液中加入少量的有机物，以减少蚀刻液对金属基材20的侧蚀效应，由于掩膜材料层21是具有光敏特性的湿膜或者干膜等聚合物材料，耐酸性不耐碱性，作为蚀刻的抗蚀层，蚀刻液优先选择酸性蚀刻液，如酸性氯化铜蚀刻液、氯化铁蚀刻液，以减少蚀刻液对掩膜材料层21的破坏作用。 
请参照图3D，将金属基材20的上表面20a上的掩膜材料层21移除，在本实施例中的移除方法可以是化学反应方法和机械方法，化学反应方法是选 用可溶性的碱性溶液，例如氢氧化钾(KOH)、氢氧化钠(NaOH)，采用喷淋等方式与金属基材20的上表面20a上的掩膜材料层21进行化学反应，将其溶解从而达到移除的效果，也可选择有机去膜液将掩膜材料层21移除，移除掩膜材料层21后，金属基材20仅存在外芯片载体22a和外引脚23a，在外芯片载体22a与外引脚23a之间、外引脚23a与外引脚23a之间形成凹槽24。 
请参照图3E，在凹槽24的内部和上方位置通过曝光显影方法制作具有窗口的掩膜材料层25，掩膜材料层25要求与金属基材20结合牢固，具有热稳定性，作为抗蚀、抗镀层，具有抗蚀刻性和抗镀性。 
请参照图3F，依次采用化学镀和电镀方法在掩膜材料层25的窗口中制作内芯片载体22b和内引脚23b，形成芯片载体22和引脚23，其中芯片载体包括内芯片载体22b和外芯片载体22a，引脚23包括内引脚23b和外引脚23a。首先在掩膜材料层25的窗口中采用化学镀方法形成一层极薄的金属层，然后采用电镀方法形成具有一定厚度的内芯片载体22b和内引脚23b。内芯片载体22b和内引脚23b的材料是铜(Cu)、镍(Ni)、铁(Fe)、铝(A1)等金属材料及其合金，且允许由不同的金属材料组成，优先选择铜或者铜合金作为内芯片载体22b和内引脚23b的材料，并可以与外芯片载体22a和外引脚23a为相同的材料。化学镀和电镀方法具有高精度、高平整度、可控制性强等特点，可以用来制作超薄的内芯片载体22b和内引脚23b，经化学镀和电镀方法形成的内芯片载体22b和内引脚23b的厚度范围为0.03mm-0.15mm。 
请参照图3G，采用电镀或者化学镀方法在内芯片载体22b和内引脚23b的表面制作第一金属材料层26。第一金属材料层26的材料是镍(Ni)、钯(Pd)、金(Au)、银(Ag)、锡(Sn)等金属材料及其合金。第一金属材料层26的厚度范围为0.002mm-0.03mm。在本实施例中，第一金属材料层26例如是镍-钯-金镀层，外面的金镀层和中间的钯镀层是保证在引线键合工艺中金属导线30在内芯片载体22b和内引脚23b上的可键合性和键合质量，里面的镍镀层是作为扩散阻挡层以防止由元素扩散-化学反应引起的过厚共晶化合物的生成，过厚的共晶化合物影响表面贴装焊接区域的可靠性。 
请参照图3H，将掩膜材料层25移除，在本实施例中的移除方法可以是化学反应方法和机械方法，化学反应方法是选用可溶性的碱性溶液，例如氢氧化钾(KOH)、氢氧化钠(NaOH)，采用喷淋等方式与掩膜材料层25进行化学反应，将其溶解从而达到移除的效果，也可选择有机去膜液将掩膜材料 层25移除，移除掩膜材料层25后，形成具有台阶结构27的芯片载体22和多个引脚23。 
请参照图3I，通过粘贴材料28将IC芯片29配置于内芯片载体22b的第一金属材料层26位置。在本实施例中，粘贴材料28可以是粘片胶带、含银颗粒的环氧树脂等材料，配置IC芯片29后，需对粘贴材料28进行高温烘烤固化，以增强与IC芯片29、第一金属材料层26的结合强度。 
请参照图3J，IC芯片29上的多个键合焊盘通过金属导线30连接至内芯片载体22b和内引脚23b配置的第一金属材料层26，实现电气互联和接地。在本实施例中，金属导线30是金线、铝线、铜线以及镀钯铜线等。 
请参照图3K，采用注塑方法，通过高温加热，用低吸水率、低应力的环保型塑封材料31包覆密封IC芯片29、粘贴材料28、金属导线30、芯片载体22、引脚23和第一金属材料层26。在本实施例中，塑封材料31可以是热固性聚合物等材料，塑封后进行烘烤后固化，塑封材料31与具有台阶结构27的芯片载体22和引脚23具有相互锁定功能，可以有效防止芯片载体22和引脚23与塑封材料31的分层以及引脚23或芯片载体22的脱落，而且有效阻止湿气沿着芯片载体22和引脚23与塑封材料31的结合界面扩散到封装体内部，提高了封装体的可靠性。待后固化后，对产品阵列进行激光打印。 
请参照图3L，采用机械磨削方法或者蚀刻方法对金属基材20从下表面20b进行减薄，直至暴露出塑封材料31，形成独立的芯片载体22和引脚23。在机械磨削方法中，依次对金属基材20的下表面20b进行粗磨、细磨和精磨，在磨削的过程中，可适当添加化学药水，结合化学蚀刻方法以提升机械磨削的质量。在蚀刻方法中，选用仅蚀刻金属基材20的蚀刻液，采用喷淋方式对金属基材20下表面20b进行整体蚀刻。 
请参照图3M，采用化学镀方法在外芯片载体22a和外引脚23a的表面制作第二金属材料层32。第二金属材料层32的材料是镍(Ni)、钯(Pd)、金(Au)、银(Ag)、锡(Sn)等金属材料及其合金。第二金属材料层32的厚度范围为0.002mm-0.03mm。在本实施例中，第二金属材料层32例如是镍-钯-金镀层，外面的金镀层和中间的钯镀层是保证焊料在外芯片载体22a和外引脚23a的可浸润性，提高封装体在PCB等电路板上表面贴装的质量，里面的镍镀层是作为扩散阻挡层以防止由元素扩散-化学反应引起的过厚共晶化合物的生成，过厚的共晶化合物影响表面贴装焊接区域的可靠性。 
请参照图3N，切割具有多圈引脚排列的QFN封装器件200的产品阵列，彻底切割分离塑封材料31形成单个具有多圈引脚排列的QFN封装器件200，在本实施例中，单个产品分离方法是刀片切割、激光切割或者水刀切割等方法，且仅切割塑封材料31，不切割金属材料，图3N中仅绘制出切割分离后的2个具有多圈引脚排列的QFN封装器件200。 
图4为根据本发明的实施例2绘制的具有呈面阵引脚排列的QFN封装器件300的背面示意图，其中QFN封装器件300具有面阵排列的引脚23，在引脚23的表面配置有第二金属材料层32，在QFN封装器件300中配置塑封材料31，引脚23的排列方式不限，可以为平行排列，也可以为交错排列，引脚23的横截面形状可为圆形或者矩形，与实施例1中多圈引脚23的排列方式和横截面形状相同。在本实施例中，QFN封装器件300的面阵引脚23的排列方式为平行排列，且引脚23的横截面形状为圆形。 
图4A为沿图4中的I-I剖面的第一剖面示意图。结合图4，参照图4A，在本实施例中，呈面阵引脚排列的QFN封装器件300包括引脚23、第一金属材料层26、第二金属材料层32、台阶结构27，粘贴材料28、IC芯片29、金属导线30以及塑封材料31，其中引脚23包括外引脚23a和内引脚23b。呈面阵引脚排列的QFN封装器件300的制造方法和流程与实施例1中具有多圈引脚排列的QFN封装器件200的完全一致。 
图4B为沿图4中的I-I剖面第二剖面示意图。结合图4，参照图4B，在本实施例中，呈面阵引脚排列的QFN封装器件300包括内芯片载体22b、引脚23、第一金属材料层26、第二金属材料层32、台阶结构27，粘贴材料28、IC芯片29、金属导线30以及塑封材料31，其中引脚23包括外引脚23a和内引脚23b。呈面阵引脚排列的QFN封装器件300的制造方法和流程与实施例1中具有多圈引脚排列的QFN封装器件200的完全一致。 
对本发明的实施例的描述是出于有效说明和描述本发明的目的，并非用以限定本发明，任何所属本领域的技术人员应当理解：在不脱离本发明的发明构思和范围的条件下，可对上述实施例进行变化。故本发明并不限定于所披露的具体实施例，而是覆盖权利要求所定义的本发明的实质和范围内的修改。 

Claims (4)

1.一种半导体封装器件的制造方法，包括以下步骤：
（a）采用曝光显影方法，在金属基材上表面形成具有窗口的掩膜材料层；
（b）以具有窗口的掩膜材料层作为抗蚀层，对金属基材上表面进行蚀刻，形成外芯片载体、外引脚和凹槽；
（c）移除配置于金属基材上表面的掩膜材料层；
（d）采用曝光显影方法，在凹槽内部和上方位置制作具有窗口的掩膜材料层；
（e）依次采用化学镀和电镀方法在掩膜材料层的窗口中制作内芯片载体和内引脚，形成具有台阶结构的芯片载体和引脚，其中芯片载体包括内芯片载体和外芯片载体，引脚包括内引脚和外引脚；
（f）采用电镀或化学镀方法在内芯片载体和内引脚的表面上配置第一金属材料层；
（g）移除配置于凹槽内部和上方位置的掩膜材料层；
（h）通过粘贴材料将IC芯片配置于内芯片载体或内引脚表面的第一金属材料层上；
（i）IC芯片上的多个键合焊盘通过金属导线分别连接至内芯片载体和内引脚配置的第一金属材料层；
（j）采用注塑方法用塑封材料包覆密封IC芯片、粘贴材料、金属导线、内芯片载体、内引脚和第一金属材料层，塑封后进行烘烤后固化；
（k）采用机械磨削方法或者蚀刻方法对金属基材进行减薄，形成独立的芯片载体和引脚；
（l）采用化学镀方法在外芯片载体和外引脚的表面上制作第二金属材料层；
（m）分离形成独立的单个封装件。
2.根据权利要求1所述的半导体封装器件的制造方法，其特征在于，经蚀刻方法形成的外芯片载体和外引脚的厚度范围为0.03mm-0.15mm。
3.根据权利要求1所述的半导体封装器件的制造方法，其特征在于，依次采用化学镀和电镀方法制作的内芯片载体和内引脚的厚度范围为0.03mm-0.15mm。
4.根据权利要求1所述的半导体封装器件的制造方法，其特征在于，采用刀片切割、激光切割或者水刀切割方法切割分离形成单个封装件，且仅切割塑封材料。
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