CN101694837A - 一种双排引脚的四面扁平无引脚封装件及其生产方法 - Google Patents

一种双排引脚的四面扁平无引脚封装件及其生产方法 Download PDF

Info

Publication number
CN101694837A
CN101694837A CN200910117516A CN200910117516A CN101694837A CN 101694837 A CN101694837 A CN 101694837A CN 200910117516 A CN200910117516 A CN 200910117516A CN 200910117516 A CN200910117516 A CN 200910117516A CN 101694837 A CN101694837 A CN 101694837A
Authority
CN
China
Prior art keywords
pin
chip
lead pin
bonding
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910117516A
Other languages
English (en)
Other versions
CN101694837B (zh
Inventor
郭小伟
慕蔚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianshui Huatian Technology Co Ltd
Original Assignee
Tianshui Huatian Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianshui Huatian Technology Co Ltd filed Critical Tianshui Huatian Technology Co Ltd
Priority to CN200910117516A priority Critical patent/CN101694837B/zh
Publication of CN101694837A publication Critical patent/CN101694837A/zh
Application granted granted Critical
Publication of CN101694837B publication Critical patent/CN101694837B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

一种双排引脚的四面扁平无引脚封装件及其生产方法，包括引线框架载体、IC芯片、焊盘、内引线脚、键合线及塑封体，其特征在于：所述内引线脚设为两排，为内引线脚和内引线脚，每对引线脚连在一起，相连引线脚的中间设一凹槽，所述焊盘分别与内引线脚和内引线脚通过键合线连接，载体底部设有防溢料凹槽，内引线脚底部设有凹槽。经过减薄、划片、上芯、压焊、塑封、电镀、切割等工艺程序加工生产。本发明载体缩小，内引线脚向内延伸设计成双排，封装的I/O数增加，不仅节约塑封料成本显著，而且可实现便携式产品薄型、小型化封装，适合于多引脚高密度封装，提高封装密度。

Description

一种双排引脚的四面扁平无引脚封装件及其生产方法
技术领域
本发明涉及电子信息自动化元器件制造技术领域，尤其涉及到一种双排引脚的四面扁平无引脚封装件及其生产方法。
背景技术
近年来，移动通信和移动计算机领域的便捷式电子机器市场火爆，直接推动了小型封装和高密度组装技术的发展。同时，也对小型封装技术提出了一系列严格要求，诸如，要求封装外形尺寸尽量缩小，尤其是封装高度小于1mm；封装后的产品可靠性尽可能提高，为了保护环境适应无铅化焊接，及力图降低成本。小型化封装结构已有多种，如球栅阵列BGA封装等，但是，其内部的布线成本高，远不如QFP可实现低成本化。然而现行的QFP结构内部引出的引线呈羽翼状扇出，占用较大装配面积，而手机类产品内装面积十分有限，不能满足要求。2000年JEDEC制定出一种改进型规格，叫做QFN(Quad Flat Non-LeadedPackage)，顾名思义，QFN把QFP扇出的引出线折回到封装底部，变成条状接触线，故可节省装配面积，进一步实现小型化。虽然QFN节省装配面积，实现小型化。但原来的QFN封装内部为单排引脚，所以引脚数较少，在80及其以下，不能满足80脚以上的产品封装，限制了封装技术的拓展。
发明内容
本发明的目的就是针对目前QFN封装单排内引脚，最多80PIN，不能代替PQFP100L/LQFP100L及其以上封装的现状，而提供一种适合于多引脚高密度封装，提高封装密度的双排引脚的四面扁平无引脚封装件，本发明还包括该封装件的生产方法。
本发明的目的通过下述技术方案实现：
一种双排引脚的四面扁平无引脚封装件，包括引线框架载体、IC芯片、焊盘、内引线脚、键合线及塑封体，所述内引线脚设为两排，两两相对，每对引线脚连在一起，相连引线脚的中间设一凹槽，所述焊盘分别通过键合线与内引线脚连接，每个内引线脚底部设有凹槽。
所述内引线脚向框架内延伸，与载体的距离缩短，所述键合线的长度缩短。
所述内引线脚在每个边最外设单排1个脚。
所述双排引脚的四面扁平无引脚封装件的生产方法如下：
a、减薄
根据封装厚度确定晶圆减薄厚度在50μm～200μm，芯片厚度为180μm～200μm；
b、划片
c、上芯
d、压焊
e、塑封
f、电镀
g、切割
g1、先从切割线12处切开两个内引线脚之间的连接部分，切割深度为0.11μm+0.015μm；
g2、按正常工艺将矩阵式框架封装的单元产品切割成单个产品，机器自动检测合格后放入料盘。
所述封装工艺为芯片堆叠封装，底层芯片厚度为130μm～150μm，上层芯片厚度为70μm～100μm。
所述划片工艺当晶圆厚度在150μm以下时，使用双刀划片机及其工艺。所述芯片堆叠封装的上芯工序，底层粘片采用膨胀系数80～195PPM/℃、吸水率＜0.15％的导电胶或绝缘胶，上层采用绝缘胶膜片或绝缘胶。
所述绝缘胶膜片上芯，使用胶膜片上芯机及其烘烤工艺。
所述芯片堆叠封装的压焊工序，根据焊线直径和芯片焊盘尺寸大小，选择相匹配规格的柱状劈刀，采用高低弧和低弧反打键合方式，防止上下焊线交叉短路或碰到下层焊线，内引线脚采用低弧焊线。
所述芯片堆叠封装的塑封工序，选择膨胀系数：α1≤1，α2≤3.5的低应力、吸水率：0.40％的塑封料，并使用自动包封系统的多段注塑程序，调整控制塑封过程，防止冲线和芯片表面分层。
本发明与普通QFN不同之处是：在切割分离前，引线框架上的每对内引线脚相连。并且在引线制造时，已在每对内引线脚表面间的连接处蚀刻出深度max：0.10mm凹槽，凹槽下剩0.10mm厚度的引脚。凹槽底下部分在切割分离前，采用切割或腐蚀很容易将内引线脚与内引线脚分离开来。这样的设计和制造，既保证了芯片与内引脚间的焊线最短，内引线脚平整焊线牢固。并且载体下面有防溢料凹槽，接收溢料，避免溢料流向载体。同时，每只内引线脚下面有凹槽，增强了塑封料和框架的结合力，有利于防分层。更重要的是载体缩小，内引线脚向内延伸设计成双排，封装的I/O数增加。本发明的特点是载体缩小，不仅节约塑封料成本显著，而且可实现便携式产品薄型(1.0mm以下)、小型化封装，增加封装I/O的数量。这样变化的结果是封装体积不变，不仅I/O数由原来48个变为88个，增加了83％，而且产品的技术含量大大提高。
附图说明
图1为本发明切割前的剖视图；
图2为本发明切割后的剖视图；
图3为本发明仰视图。
具体实施方式
下面结合附图对本发明进行详细说明：
一种双排引脚的四面扁平无引脚封装件，包括引线框架载体1、IC芯片3、IC芯片焊盘7、内引线脚4和5、键合线6及塑封体9，内引线脚设计为内引线脚4和内引线脚5两排，两两相对，但在每个边的最外仍设1个引线脚14。每对引线脚连在一起，相连引线脚的中间有一凹槽8，焊盘7通过键合线6分别与内引线脚4、5连接，构成了电路的电流和信号通道。内引线脚4底部设有凹槽10，内引线脚5底部设有凹槽11。塑封体9包围了引线框架载体1，粘片胶2，IC芯片3，焊盘7，内引线脚4和或内引线脚5，键合线6及内引线脚4上表面及内引线脚5上表面之间的凹槽8，内引脚4下面的凹槽10和内引脚5下面的凹槽11，构成电路整体，对IC芯片3和键合线6起到了支撑和保护作用。内引线脚4和内引线脚5底部有裸露部分，供组装PCB板焊盘焊接。本发明的内引线脚4和内引线脚5都向框架内延伸，并且内引线脚4和内引线脚5连在一起，和现有技术相比，内引线脚与载体1的距间缩短，键合线6的长度也相应缩短，降低了成本。载体1下部的一圈防溢料槽13接收流出的溢料，可避免溢料继续向载体1背面扩散。内引线脚4与内引线脚5之间的凹槽8、内引线脚4下面的凹槽10和内引脚5面的凹槽11加强了塑封体9与框架的结合力，起到防离层作用。
本发明的生产方法如下：
a、减薄
根据封装厚度确定晶圆减薄厚度在50μm～200μm，底层芯片厚度为130μm-150μm，上层芯片厚度为70μm～100μm；对70μm～150μm减薄，采用本公司开发的先粗磨、后细磨、抛光的超薄型、防裂片、防翘曲减薄工艺。
b、划片
同普通QFN划片工艺，但厚度在150μm以下晶圆，使用双刀划片机及其工艺。
c、上芯、粘片
d、压焊
e、塑封
f、电镀
g、切割
g1、先从切割线12处切开内引线脚4和内引线脚5间的连接部分，精密对准切割深度为0.11μm+0.015μm；
g 2、按正常工艺将矩阵式框架封装的单元产品切割成单个产品，机器自动检测合格后放入料盘。
实施例1
1、减薄、划片
减薄厚度50μm，堆叠封装，粗糙度Ra 0.10mm。
8″晶圆厚度减薄：贴片机用DR3000III/NITIO，
8″减薄机：PG300RM/TSN.测厚仪DH151/TSK；
8″划片机：使用双刀划片机，采用防离层，防碎片工艺划片。
2.上芯
8″选用AD829上芯机；
粘片材料采用粘接胶膜片，引线框架选用双排引脚的四面扁平无引脚框架，采用ESPEC烘箱，氮气流量25～35L/min。
3.压焊
选用ESEC3100和Eagle60键合机，焊线材料选用金线，由于封装厚度0.75，压焊采用超低线弧压焊工艺，高低弧正反打线方式，避免交丝和断丝现象，焊线温度180℃。里面一排内引脚采用低弧焊线，外面一排内引脚采用较高弧度焊线。
4.塑封
塑封采用QFN自动包封系统，塑封料选用低应力、低吸水率的CEL9220系列环保塑封料，模温165℃，注塑压力30Kgf/C m2，使用自动包封系统中多段注塑程序调整控制塑封过程，防止冲线和芯片表面分层。塑封后固化过程中，使用带螺旋加压装置的专用防翘曲固化夹具。
5.电镀
选用自动电镀线无铅防离层电镀工艺去溢料，控制电流大小120A～130A和酸洗时间40s，镀层厚度11.5μm，镀层均匀，无氧化、无残余溢料，符合检验标准，电镀后烘烤同普通QFN。
6、切割
(1)切割引线
切割机选用DAD3350，清洗机选用DCS1440，手工贴膜机选用QFN双焊点切割夹具。UV照射机UV-956。
先将半成品引线框架的塑封体朝上，引脚朝下贴上UV胶膜，然后把贴好胶的半成品框架引脚朝上，固定在切割机的工作台上，调整夹具角度，校准对正每排左右端两个产品的切割位置，再旋转调整左右两端上下产品切割位置。最后让机器自动快速检测整条产品的切割位置，确定无误后，设定切割速度在50μm/s，每次进刀深度在40μm，切割深度为0.11μm，即切透引脚厚度为准，防止引脚和引脚连在一起，造成短路。
(2)分离产品
在已切割开引脚的产品上，将矩阵式框架封装产品按产品设计规格切割成单个电路，经检查UV照射后，放入料盘。
实施例2
1、减薄、划片
减薄厚度200μm堆叠封装，粗糙度Ra 0.05mm，
12″晶圆厚度减薄：贴片机用DR3000III/NITI0，
12″减薄机：PG300RM/TSN.测厚仪DH151/TSK，
12″划片机：WD300TXB，贴片用DR3000III/TSK，
采用防离层，防碎片工艺划片。
2.上芯
12″选用DB-700FC/巨沛粘片机。
粘片材料：采用粘接胶膜片或绝缘胶，引线框架选用双排引脚的四面扁平无引脚框架，采用ESPEC烘箱，氮气流量(25～35)L/min。
3.压焊
压焊选用Eagle60键合机，焊线材料选用铜线，压焊采用超低线弧压焊工艺，高低弧正反打线方式，避免交丝和断丝现象，焊线温度210℃，里面一排内引脚采用低弧焊线，外面一排内引脚采用较高弧度焊线。
4.塑封
塑封设备采用通用QFN自动包封系统，塑封料选用低应力、α1≤3.5)低吸水率的CEL9220系列环保塑封料，模温180℃，注塑压力35Kgf/C m2，采用多段注塑防离层工艺及防离层后固化工艺，后固化时，使用带螺旋加压装置的防翘曲固化夹具，起加压、矫平作用，防止框架在长时间高温情况下进一步变形翘曲。
5.电镀
选用自动电镀线无铅防离层电镀工艺，电流大小(125A)和酸洗时间(38s)，镀层厚度控制在14.5μm，镀层均匀，无氧化、无残余溢料，符合检验标准，电镀后烘烤同普通QFN。
6、切割
(1)切割引线：
切割机选择：DAD3350，清洗机：DCS1440，手工贴膜机QFN双焊点切割夹具，UV照射机UV-956。
先将半成品引线框架的塑封体朝上，引脚朝下贴上UV胶膜，然后把贴好胶的半成品框架引脚朝上，固定在切割机的工作台上，调整夹具角度，校准对正每排左右端两个产品的切割位置，再旋转调整左右两端上下产品切割位置。最后让机器自动快速检测整条产品的切割位置，确定无误后，设定切割速度和切割深度。切割速度70μm/s，切割深度0.10mm，每刀切割深度0.015μm，总切割深度0.11mm，即切透引脚厚度为准。
(2)分离产品
按正常工艺将矩阵式框架封装的单元产品切割成单个产品，机器自动检测合格后放入料盘。
实施例3
1.减薄、划片
根据封装产品厚度确定减薄厚度150μm，粗糙度Ra 0.08mm，
贴片机用DR3000III/NITI0，
6″晶圆片使用：VG502MKII 8B。
减薄机：PG300RM/TSN.测厚仪DH151/TSK；
6″片划片机：DAD3350。
划片按照产品划道宽度选择划片刀具，采用防离层，防碎片工艺。
2.上芯
选用AD89上芯机；
粘片材料：选用8200系列材料，引线框架选用双排引脚的四面扁平无引脚用框架，应用采用ESPEC烘箱，氮气流量(25～35)L/min。
3.压焊
压焊选用Eagle60键合机，焊线材料选用金线，由于封装厚度0.75，采用低弧度压焊工艺，高低弧正反打线方式，避免交丝和断丝现象，焊线温度200℃。里面一排内引脚采用100μm及以下低弧焊线，外面一排内引脚采用较高的130μm～140μm弧度焊线。
4.塑封
塑封设备采用通用QFN自动包封系统，塑封料选用低应力、低吸水率的CEL9220系列环保塑封料，模温175℃，注塑压力35Kgf/C m2，采用防离层塑封工艺及防离层后固化工艺，后固化使用防翘曲固化夹具，起加压、矫平作用，防止框架在长时间高温情况下进一步变形翘曲。
5.电镀
选用自动电镀线无铅防离层电镀工艺生产，严格控制电流大小(130A)和酸洗时间(40s)，镀层厚度13.5μm，镀层均匀，无氧化、无残余溢料，符合检验标准，电镀后烘烤同普通QFN。
6、切割
(1)切割引线
采用蚀刻方法，需要蚀刻模板，用刮刀印刷保护膜，保护不蚀刻部分，烘干后放入蚀刻槽中，控制腐蚀液温度和腐蚀时间，将每对连在一起的引脚分开，最后去除保护膜清洗干净。
(2)分离产品
先在塑封体一面贴上UV膜，然后在已蚀刻开引脚的产品上，将矩阵式框架产品按产品设计规格切割成单个电路，经检查UV照射后，放入料盘。

Claims (9)

1.一种双排引脚的四面扁平无引脚封装件，包括引线框架载体、IC芯片、焊盘、内引线脚、键合线及塑封体，其特征在于：所述内引线脚设为内引线脚(4)和内引线脚(5)两排，两两相对，每对引线脚连在一起，相连引线脚的中间设一凹槽(8)，所述焊盘(7)分别与内引线脚(4)、(5)通过键合线(6)连接，内引线脚(4)底部设有凹槽(10)，内引线脚(5)底部设有凹槽(11)。
2.根据权利要求1所述的一种双排引脚的四面扁平无引脚封装件，其特征在于所述内引线脚(4)和内引线脚(5)向框架内延伸，与载体(1)的间距缩短，所述键合线(6)的长度相应缩短。
3.根据权利要求1所述的一种双排引脚的四面扁平无引脚封装件，其特征在于所述内引线脚在每个边最外设为单排1个脚。
4.如权利要求1所述一种双排引脚的四面扁平无引脚封装件的生产方法，工艺流程如下：
a、减薄
根据封装厚度确定晶圆减薄厚度在50μm～200μm，芯片堆叠封装，底层芯片厚度为130μm～150μm，上层芯片厚度为70μm～100μm，采用先粗磨、后细磨、抛光的超薄型、防裂片、防翘曲减薄工艺；
b、划片
同普通QFN划片工艺，厚度在150μm以下晶圆，使用双刀划片机及其操作方法；
c、上芯、粘片
d、压焊
e、塑封
f、电镀
g、切割
g1、先从切割线12处切开内引线脚(4)和内引线脚(5)间的连接部分，切割深度为0.11μm+0.015μm；
g2、按正常工艺将矩阵式框架封装的单元产品切割成单个产品，机器自动检测合格后放入料盘。
5.根据权利要求4所述的生产方法，其特征在于所述封装工艺为芯片堆叠封装，底层芯片厚度为130μm～150μm，上层芯片厚度为70μm～100μm。
6.根据权利要求4或5所述的生产方法，其特征在于所述芯片堆叠封装的上芯工序，底层粘片采用膨胀系数80～195PPM/℃、吸水率＜0.15％的导电胶或绝缘胶，上层采用绝缘胶膜片或绝缘胶。
7.根据权利要求6所述的生产方法，其特征在于所述绝缘胶膜片上芯，使用胶膜片上芯机及其烘烤工艺。
8.根据权利要求4或5所述的生产方法，其特征在于所述芯片堆叠封装的压焊工序，根据焊线直径和芯片焊盘尺寸大小，选择相匹配规格的柱状劈刀，采用高低弧和低弧反打键合方式，防止上下焊线交叉短路或碰到下层焊线，内引线脚采用低弧焊线。
9.根据权利要求4或5所述的生产方法，其特征在于所述芯片堆叠封装的塑封工序，选择膨胀系数：α1≤1，α2≤3.5的低应力、吸水率：0.40％的塑封料，并使用自动包封系统的多段注塑程序，调整控制塑封过程，防止冲线和芯片表面分层。
CN200910117516A 2009-10-17 2009-10-17 一种双排引脚的四面扁平无引脚封装件及其生产方法 Active CN101694837B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200910117516A CN101694837B (zh) 2009-10-17 2009-10-17 一种双排引脚的四面扁平无引脚封装件及其生产方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200910117516A CN101694837B (zh) 2009-10-17 2009-10-17 一种双排引脚的四面扁平无引脚封装件及其生产方法

Publications (2)

Publication Number Publication Date
CN101694837A true CN101694837A (zh) 2010-04-14
CN101694837B CN101694837B (zh) 2012-09-26

Family

ID=42093792

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910117516A Active CN101694837B (zh) 2009-10-17 2009-10-17 一种双排引脚的四面扁平无引脚封装件及其生产方法

Country Status (1)

Country Link
CN (1) CN101694837B (zh)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254893A (zh) * 2011-07-29 2011-11-23 天水华天科技股份有限公司 一种带双凸点的四边扁平无引脚封装件及其生产方法
CN102263070A (zh) * 2011-06-13 2011-11-30 西安天胜电子有限公司 一种基于基板封装的wlcsp封装件
CN102263079A (zh) * 2011-07-18 2011-11-30 日月光半导体制造股份有限公司 半导体封装结构
CN102263081A (zh) * 2011-07-29 2011-11-30 天水华天科技股份有限公司 带双凸点的四边扁平无引脚双ic芯片封装件及其生产方法
CN102263080A (zh) * 2011-07-29 2011-11-30 天水华天科技股份有限公司 带双凸点的四边扁平无引脚三ic芯片封装件及其生产方法
CN102376671A (zh) * 2011-11-29 2012-03-14 杭州矽力杰半导体技术有限公司 引线框架以及应用其的倒装芯片式半导体封装结构
CN102522383A (zh) * 2011-12-31 2012-06-27 天水华天科技股份有限公司 一种中心布线双圈排列ic芯片堆叠封装件及其生产方法
CN102515082A (zh) * 2011-12-31 2012-06-27 天水华天科技股份有限公司 一种单载体mems器件封装件及其生产方法
CN102543931A (zh) * 2011-12-31 2012-07-04 天水华天科技股份有限公司 中心布线双圈排列单ic芯片封装件及其制备方法
CN102738009A (zh) * 2012-06-13 2012-10-17 华天科技（西安）有限公司 一种基于刷磨的aaqfn框架产品扁平封装件制作工艺
CN102779763A (zh) * 2012-06-05 2012-11-14 华天科技（西安）有限公司 一种基于腐蚀的aaqfn产品的二次塑封制作工艺
WO2013007122A1 (zh) * 2011-07-14 2013-01-17 珠海艾派克微电子有限公司 一种成像盒芯片、成像盒和成像设备
WO2013149451A1 (zh) * 2012-04-06 2013-10-10 天水华天科技股份有限公司 四边扁平无引脚封装件及其生产方法
CN103606539A (zh) * 2013-10-31 2014-02-26 华天科技（西安）有限公司 一种基于框架采用开孔优化技术的扁平封装件及其制作工艺
CN103681578A (zh) * 2013-10-31 2014-03-26 华天科技（西安）有限公司 一种基于框架采用引脚优化技术的扁平封装件及其制作工艺
CN103681585A (zh) * 2013-12-31 2014-03-26 苏州日月新半导体有限公司 引线框架、qfn封装体、及形成qfn封装体的方法
CN103985693A (zh) * 2014-05-20 2014-08-13 安徽国晶微电子有限公司 无刷直流电机集成驱动电路的封装结构及其封装方法
TWI466254B (zh) * 2012-03-15 2014-12-21 Advanced Semiconductor Eng 引腳延伸之半導體封裝及其製造方法
US8994156B2 (en) 2011-07-06 2015-03-31 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with solder joint enhancement elements
CN105304506A (zh) * 2014-07-02 2016-02-03 恩智浦有限公司 暴露散热器的方形扁平无引脚（qfn）封装
CN108010899A (zh) * 2016-10-31 2018-05-08 长华科技股份有限公司 分离式预成形封装导线架及其制作方法
CN108364918A (zh) * 2013-03-09 2018-08-03 埃德文蒂夫Ip银行 薄轮廓引线半导体封装
CN111370384A (zh) * 2020-05-09 2020-07-03 天水华洋电子科技股份有限公司 抗分层引线框架结构设计

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263070A (zh) * 2011-06-13 2011-11-30 西安天胜电子有限公司 一种基于基板封装的wlcsp封装件
US8994156B2 (en) 2011-07-06 2015-03-31 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with solder joint enhancement elements
WO2013007122A1 (zh) * 2011-07-14 2013-01-17 珠海艾派克微电子有限公司 一种成像盒芯片、成像盒和成像设备
CN102263079A (zh) * 2011-07-18 2011-11-30 日月光半导体制造股份有限公司 半导体封装结构
CN102263081A (zh) * 2011-07-29 2011-11-30 天水华天科技股份有限公司 带双凸点的四边扁平无引脚双ic芯片封装件及其生产方法
CN102263080A (zh) * 2011-07-29 2011-11-30 天水华天科技股份有限公司 带双凸点的四边扁平无引脚三ic芯片封装件及其生产方法
CN102254893A (zh) * 2011-07-29 2011-11-23 天水华天科技股份有限公司 一种带双凸点的四边扁平无引脚封装件及其生产方法
CN102376671A (zh) * 2011-11-29 2012-03-14 杭州矽力杰半导体技术有限公司 引线框架以及应用其的倒装芯片式半导体封装结构
US8866273B2 (en) 2011-11-29 2014-10-21 Silergy Semiconductor Technology (Hangzhou) Ltd Lead frame and semiconductor package structure thereof
CN102522383A (zh) * 2011-12-31 2012-06-27 天水华天科技股份有限公司 一种中心布线双圈排列ic芯片堆叠封装件及其生产方法
CN102543931B (zh) * 2011-12-31 2015-06-17 天水华天科技股份有限公司 一种中心布线双圈排列单ic芯片封装件的制备方法
CN102543931A (zh) * 2011-12-31 2012-07-04 天水华天科技股份有限公司 中心布线双圈排列单ic芯片封装件及其制备方法
CN102515082A (zh) * 2011-12-31 2012-06-27 天水华天科技股份有限公司 一种单载体mems器件封装件及其生产方法
TWI466254B (zh) * 2012-03-15 2014-12-21 Advanced Semiconductor Eng 引腳延伸之半導體封裝及其製造方法
WO2013149451A1 (zh) * 2012-04-06 2013-10-10 天水华天科技股份有限公司 四边扁平无引脚封装件及其生产方法
CN102779763A (zh) * 2012-06-05 2012-11-14 华天科技（西安）有限公司 一种基于腐蚀的aaqfn产品的二次塑封制作工艺
CN102738009A (zh) * 2012-06-13 2012-10-17 华天科技（西安）有限公司 一种基于刷磨的aaqfn框架产品扁平封装件制作工艺
CN108364918B (zh) * 2013-03-09 2022-08-30 创研腾国际有限公司 薄轮廓引线半导体封装
CN108364918A (zh) * 2013-03-09 2018-08-03 埃德文蒂夫Ip银行 薄轮廓引线半导体封装
CN103606539A (zh) * 2013-10-31 2014-02-26 华天科技（西安）有限公司 一种基于框架采用开孔优化技术的扁平封装件及其制作工艺
CN103681578A (zh) * 2013-10-31 2014-03-26 华天科技（西安）有限公司 一种基于框架采用引脚优化技术的扁平封装件及其制作工艺
US9972561B2 (en) 2013-12-31 2018-05-15 Suzhou Asen Semiconductors Co., Ltd. QFN package with grooved leads
CN103681585A (zh) * 2013-12-31 2014-03-26 苏州日月新半导体有限公司 引线框架、qfn封装体、及形成qfn封装体的方法
CN103985693A (zh) * 2014-05-20 2014-08-13 安徽国晶微电子有限公司 无刷直流电机集成驱动电路的封装结构及其封装方法
CN105304506A (zh) * 2014-07-02 2016-02-03 恩智浦有限公司 暴露散热器的方形扁平无引脚（qfn）封装
CN108010899A (zh) * 2016-10-31 2018-05-08 长华科技股份有限公司 分离式预成形封装导线架及其制作方法
CN111370384A (zh) * 2020-05-09 2020-07-03 天水华洋电子科技股份有限公司 抗分层引线框架结构设计

Also Published As

Publication number Publication date
CN101694837B (zh) 2012-09-26

Similar Documents

Publication Publication Date Title
CN101694837B (zh) 一种双排引脚的四面扁平无引脚封装件及其生产方法
CN101697348B (zh) 一种小载体四面扁平无引脚封装件及其制备方法
CN101442035B (zh) 一种扁平无引线封装件及其生产方法
CN104465595B (zh) 基于定制引线框架的csp型mems封装件及生产方法
CN102629604B (zh) 一种bt基板的悬梁式ic芯片堆叠封装件及其生产方法
CN102163591B (zh) 一种球型光栅阵列ic芯片封装件及其生产方法
CN102222657A (zh) 多圈排列双ic芯片封装件及其生产方法
TW201434132A (zh) 包含交錯階梯形半導體晶粒堆疊之半導體裝置
CN102522383B (zh) 一种中心布线双圈排列ic芯片堆叠封装件及其生产方法
CN103474406A (zh) 一种aaqfn框架产品无铜扁平封装件及其制作工艺
WO2012068763A1 (zh) 一种无载体栅格阵列ic芯片封装件及其制备方法
CN103021994A (zh) 一种aaqfn二次塑封与二次植球优化的封装件及其制作工艺
US20060231937A1 (en) Thin multiple semiconductor die package
CN102231372B (zh) 多圈排列无载体ic芯片封装件及其生产方法
CN103094235A (zh) 一种应用电镀工艺的aaqfn封装件及其制作工艺
CN102222658B (zh) 多圈排列ic芯片封装件及其生产方法
CN101694838A (zh) 一种双扁平无引脚封装件及其生产方法
CN102231376B (zh) 多圈排列无载体双ic芯片封装件及其生产方法
CN102543931B (zh) 一种中心布线双圈排列单ic芯片封装件的制备方法
CN104091791A (zh) 一种引线框架的宝塔式ic芯片堆叠封装件及其生产方法
CN102263077A (zh) 一种双扁平无载体无引脚的ic芯片封装件
CN102263080B (zh) 带双凸点的四边扁平无引脚三ic芯片封装件及其生产方法
CN102254893A (zh) 一种带双凸点的四边扁平无引脚封装件及其生产方法
CN202196776U (zh) 一种扁平无载体无引线引脚外露封装件
CN201523005U (zh) 一种双排引脚的四面扁平无引脚封装件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant