CN102543931A - 中心布线双圈排列单ic芯片封装件及其制备方法 - Google Patents

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Abstract

一种中心布线双圈排列单IC芯片封装件及其制备方法，引线框架载体上粘接有IC芯片，IC芯片外侧设有中心布线环，中心布线环的外部设有两圈内引脚，中心布线环上设有内、外两圈焊盘，内圈焊盘与IC芯片的焊盘打线，外圈焊盘分别与第一内引脚和第二内引脚打线。本发明把中心布线环和双圈排列凸点巧妙结合，中心布线环通过高强度胶与引线框架载体相接或镶嵌，增强了塑封料与框架的结合，减薄了框架厚度，防止分层，有利于提高产品的可靠性。中心布线环上2圈焊盘通过PCB设计线路相通，并作为IC芯片通过中心布线环内部线路的转换实现与内引脚间导通，减少焊线长度，节约焊线成本，尤其是金线的使用成本。

Description

中心布线双圈排列单IC芯片封装件及其制备方法
技术领域
本发明涉及电子信息自动化元器件制造技术领域，涉及一种IC芯片封装件，具体说是一种中心布线双圈排列单IC芯片封装件，本发明还涉及该封装件的制备方法。
背景技术
长期以来，受蚀刻模板及蚀刻工艺技术的限制，QFN产品一直延续着90年代开发出来的单圈引线框架模式。QFN(Quad Flat No Lead Package) 型双圈排列封装的集成电路封装技术是近几年发展起来的一种新型微小形高密度封装技术，特别是2006年以来，市场需求增加，推动了QFN封装技术的快速发展，材料配套技术、制造工艺技术和封装应用技术都有了突破性的进展。目前，普通四边扁平无引脚封装（QFN）单面封装时引脚数少、焊线长、造成焊线成本高。
发明内容
本发明所要解决的技术问题是提供一种在较为成熟的QFN集成电路封装技术和单圈扁平的无引脚封装技术的基础上吸取PCB设计制作特点，把中心布线环和双圈排列巧妙结合的中心布线双圈排列单IC芯片封装件，本发明的另一目的是提供一种上述封装件的制备方法。
为解决本发明的技术问题采用如下技术方案：
一种中心布线双圈排列单IC芯片封装件，包括引线框架载体、框架引线内引脚、IC芯片、键合线及塑封体，所述引线框架载体上粘接IC芯片，所述IC芯片外侧设有中心布线环，所述中心布线环的外部设有两圈内引脚，分别为第一内引脚和第二内引脚，所述第一内引脚和第二内引脚之间正面腐蚀出深度为引线框架厚度的1/2的第一凹坑；所述第一内引脚和第二内引脚下面设置第二凹坑；所述中心布线环上设有内、外两圈焊盘组，所述内圈焊盘组组上设有多个焊盘，内圈焊盘与IC芯片的焊盘打线，所述外圈焊盘组上也设有多个焊盘，分别与第一内引脚和第二内引脚打线。
所述IC芯片与中心布线环的内圈焊盘组的一个焊盘打线连接形成第一键合线，与内圈焊盘组的另一焊盘打线连接形成第二键合线，所述中心布线环的外圈焊盘组的一个焊盘上打线后拉弧在第一内引脚上打一月牙形焊点，形成第三键合线；所述中心布线环的外圈焊盘组的另一焊盘上打线后拉弧在第二内引脚形成第四键合线；所述第一键合线和第二键合线通过中心布线环分别与第三键合线和第四键合线相导通。
所述的中心布线环镶嵌或使用高强度胶粘贴在引线框架载体上。
制备所述中心布线双圈排列单IC芯片封装件的工艺流程为：
步骤1 减薄、划片
常规方法将晶圆减薄至180μm～210μm并划片；
步骤2 上芯
取双圈引线框架载体将步骤1已减薄划片的IC芯片固接于双圈引线框架载体上，采用防离层烘烤技术烘烤3小时，烘烤温度150℃；
步骤3压焊
先将粘有IC芯片的带中心布线环的半成品引线框架传递盒放置在压焊机的上料台，然后将金线或铜线轴固定于压焊台上，启动压焊机的自动上料装置，成品引线框架传递盒自动上升到设定位置，推出一条半成品引线框架到轨道并送入压焊工作台加热（温度180℃～220℃），按设定程序在IC芯片上的焊盘焊接焊线，将焊线拉弧、拱丝至中心布线环第三组焊盘组对应的焊盘上形成第一键合线和第二键合线，中心布线环上的第四组焊盘组上对应的焊盘上焊接焊线，将焊线拉弧、拱丝至框架引线第一内引脚上的月牙形焊点和框架引线第二内引脚上的月牙形焊点分别形成第三键合线和第四键合线，并且根据需要，采用高低弧和M型弧，防止引线间短路；
步骤4塑封、后固化、打印
采用相关封装形式的常规方法对压焊后形成的器件进行塑封、后固化、打印。
步骤5分离引脚
a 磨削法分离，将打印完的半成品框架底部先进行腐蚀，引线框架背面腐蚀掉0.045mm～0.065mm，然后进行磨削、抛光厚度为0.065mm～0.045mm；
b 激光法分离，将打印完的半成品框架底部用激光方法将内外引脚的连筋切断，激光切口的切割深度为0.11mm＋0.01mm；
步骤6电镀
a对磨削法分离引脚间连筋，采用化学镀方法先电镀一层8μm～10μm的铜，然后电镀7μm～15μm的纯锡；
b对激光法分离引脚间连筋，采用化学镀方法直接电镀7μm～15μm的纯锡。
步骤7产品分离、外观检验、包装、入库
采用相关封装形式的常规方法对电镀后形成的器件进行产品分离、外观检验、包装、入库，制成中心布线双圈排列单IC芯片封装件产品。
本发明封装件由引线框架载体、多内引脚和心布线环构成。在IC芯片外侧设有中心布线环，中心布线环上设有内、外两圈焊盘，通过PCB板内部线路设计使内焊盘组和外焊盘组对应连接。IC芯片只与内焊盘组打线，内引脚只与外焊盘组打线。因此说，中心布线环使IC芯片和内引脚间通过内部引线的转换实现导通。引线框架的中心布线环通过高强度胶与引线框架载体相接或镶嵌，载体通过4个边筋分别与中筋和框架相连；同列内引脚通过连筋分别与中筋和相邻框架的引脚相连；直线式第一内引脚和第二内引脚相连，通过连筋分别与中筋和相邻框架的引脚相连。并且第一内引脚和第二内引脚上表面之间和底面都有凹坑，上表面凹坑（第一凹坑）增强了塑封料与框架的结合力，减少了分离引脚的厚度（1/2框架厚）；第一内引脚和第二内引脚的底面腐蚀出深度为引线框架厚度的1/2的凹坑，塑封料嵌入，增强了塑封料与框架的结合力，防止分层，有利于提高产品的可靠性。中心布线环上2圈焊盘通过PCB设计线路相通，并作为IC芯片通过中心布线环内部线路的转换实现与内引脚间导通，减少焊线长度，节约焊线成本，尤其是金线的使用成本。
附图说明
图1为本发明俯视示意图；
图2为本发明分离引脚前剖面示意图；
图3为本发明背面蚀刻减薄后的剖面示意图；
图4为本发明磨削分离引脚后剖面示意图
图5为本发明激光分离引脚后剖面示意图。
其中图中：1—引线框架载体    2—中心布线环    3—第一粘片胶（导电胶）   4—第一IC芯片    5—第一键合线   6—第二键合线    7—第三键合线  8—第四键合线  17—第一内引脚  18—第一凹坑  19—第二内引脚  20—塑封体  21—激光切口   22—内焊盘组  23—外焊盘组  24—连筋  25—中筋   26—高强度胶   27—第二凹坑   28—边筋。
具体实施方式
下面结合附图对本发明做进一步的说明：
一种中心布线双圈排列单IC芯片封装件，包括引线框架载体、框架引线内引脚、IC芯片、键合线及塑封体。引线框架载体1上粘接IC芯片4，IC芯片4外侧设有中心布线环2，中心布线环2的外部设有两圈内引脚，分别为第一内引脚17和第二内引脚9。第一内引脚17和第二内引脚9之间正面腐蚀出深度为引线框架厚度的1/2的第一凹坑18；第一内引脚17和第二内引脚19下面设置第二凹坑27。并且第一内引脚17和第二内引脚19上表面之间和底面都有第一凹坑18，第一凹坑18增强了塑封料与框架的结合力，减少了分离引脚的厚度（1/2框架厚）；第一内引脚17和第二内引脚19的底面腐蚀出深度为引线框架厚度的1/2的第二凹坑27，塑封料嵌入，增强了塑封料与框架的结合力，防止分层有利于提高产品的可靠性。中心布线环2上设有内、外两圈焊盘，内圈焊盘组22上设有数个焊盘组，内圈焊盘组22与IC芯片4的焊盘打线，外圈焊盘组23上也设有数个焊盘组，分别与第一内引脚17和第二内引脚19打线。中心布线环2镶嵌或使用高强度胶26粘贴在引线框架载体1上。IC芯片4与中心布线环2的内圈焊盘组22的一个焊盘组打线连接形成第一键合线5，与内圈焊盘组22的另一焊盘组打线连接形成第二键合线6；中心布线环2的外圈焊盘组23的一个焊盘组上打线后拉弧在第一内引脚17上打一月牙形焊点，形成第三键合线7，所述中心布线环2的外圈焊盘组23的另一焊盘组上打线后拉弧在第二内引脚19形成第四键合线8；第一键合线5和第二键合线6通过中心布线环2分别与第三键合线7和第四键合线8相导通。内焊盘组22和外焊盘组23通过PCB板内部的设计的布线对应导通。如图1所示，引线框架的中心布线环2通过高强度胶26与引线框架载体1相接或镶嵌，引线框架载体1通过4个边筋28分别与中筋25和框架相连；同列内引脚通过连筋28分别与中筋25和相邻框架的引脚相连；直线式第一内引脚和第二内引脚相连，通过连筋28分别与中筋25和相邻框架的引脚相连。IC芯片4的焊盘只与内圈焊盘组22打线，内引脚只与外圈焊盘组23打线，因此，中心布线环2为IC芯片通过内部引线的转换实现与内引脚导通。其中IC芯片4、粘片胶（导电胶）3、IC芯片4上的焊盘组、第一键合线5、第二键合线6、第三键合线7、第四键合线8、第一内引脚17、第二内引脚19构成了电路的信号和电源通道。塑封体20包围了双圈引线框架载体1的上表面及侧面、粘片胶（导电胶）3、IC芯片4及其焊盘上的焊点、中心布线环2、中心布线环2的内圈焊盘组22、中心布线环2的外圈焊盘组23、第一内引脚17、第二内引脚19的部分上表面和侧面，第一凹坑18，第二凹坑27第一键合线5，第二键合线6，第三键合线7，第四键合线8，形成了电路整体，起到了保护和支撑作用。
实施例1
步骤1 减薄、划片
常规方法将晶圆减薄至180μm并划片，划片进刀速度控制在≤10mm/s；
步骤2 上芯
取引线框架载体将步骤1已减薄划片的IC芯片4固接于双圈引线框架载体1上，采用防离层烘烤技术烘烤3小时，烘烤温度150℃，选用ESPEC等排气通畅，温差小于±3℃烘箱。
步骤3压焊
先将粘有IC芯片4的带中心布线环2的半成品引线框架传递盒放置在压焊机的上料台，然后将金线或铜线轴固定于压焊台上，启动压焊机的自动上料装置，成品引线框架传递盒自动上升到设定位置，推出一条半成品引线框架到轨道并送入压焊工作台加热，温度为180℃，按设定程序在IC芯片4上的焊盘焊接焊线，将焊线拉弧、拱丝至中心布线环2的内焊盘组组组22对应的焊盘上形成第一键合线5和第二键合线6，中心布线环2的外焊盘组23对应的焊盘上焊接焊线，将焊线拉弧、拱丝至框架引线第一内引脚17上的月牙形焊点和框架引线第二内引脚19上的月牙形焊点分别形成第三键合线7和第四键合线8，并且根据需要，采用高低弧和M型弧，防止引线间短路；
步骤4
采用相关封装形式的常规方法对压焊后形成的器件进行塑封、后固化、打印。
步骤5分离引脚
将打印完的半成品框架底部先进行腐蚀，引线框架背面腐蚀掉0.045mm，然后进行磨削、抛光厚度为0.065mm；
步骤6电镀
对磨削法分离引脚间连筋，采用化学镀方法先电镀一层10μm的铜，然后电镀7μm的纯锡；
步骤7
采用相关封装形式的常规方法对电镀后形成的器件进行产品分离、外观检验、包装、入库，制成中心布线双圈排列单IC芯片封装件产品。
实施例2
步骤1 减薄、划片
常规方法将晶圆减薄至210μm并划片，划片进刀速度控制在≤10mm/s；
步骤2 上芯
取引线框架载体将步骤1已减薄划片的IC芯片4固接于双圈引线框架载体1上，采用防离层烘烤技术烘烤3小时，烘烤温度150℃，选用ESPEC等排气通畅，温差小于±3℃烘箱。
步骤3压焊
先将粘有IC芯片4的带中心布线环2的半成品引线框架传递盒放置在压焊机的上料台，然后将金线或铜线轴固定于压焊台上，启动压焊机的自动上料装置，成品引线框架传递盒自动上升到设定位置，推出一条半成品引线框架到轨道并送入压焊工作台加热，温度为220℃，按设定程序在IC芯片4上的焊盘焊接焊线，将焊线拉弧、拱丝至中心布线环2的内焊盘组22对应的焊盘上形成第一键合线5和第二键合线6，中心布线环2上的外焊盘组23对应的焊盘上焊接焊线，将焊线拉弧、拱丝至框架引线第一内引脚17上的月牙形焊点和框架引线第二内引脚19上的月牙形焊点分别形成第三键合线7和第四键合线8；
步骤4
采用相关封装形式的常规方法对压焊后形成的器件进行塑封、后固化、打印。
步骤5分离引脚
将打印完的半成品框架底部先进行腐蚀，引线框架背面腐蚀掉0.065mm，然后进行磨削、抛光厚度为0.045mm；
步骤6电镀
对磨削法分离引脚间连筋，采用化学镀方法先电镀一层8μm的铜，然后电镀15μm的纯锡；
步骤7
采用相关封装形式的常规方法对电镀后形成的器件进行产品分离、外观检验、包装、入库，制成中心布线双圈排列单IC芯片封装件产品。
实施例3
步骤1 减薄、划片
常规方法将晶圆减薄至210μm并划片，划片进刀速度控制在≤10mm/s；
步骤2 上芯
取引线框架载体将步骤1已减薄划片的IC芯片4固接于双圈引线框架载体1上，采用防离层烘烤技术烘烤3小时，烘烤温度150℃，选用ESPEC等排气通畅，温差小于±3℃烘箱。
步骤3压焊
先将粘有IC芯片4的带中心布线环2的半成品引线框架传递盒放置在压焊机的上料台，然后将金线或铜线轴固定于压焊台上，启动压焊机的自动上料装置，成品引线框架传递盒自动上升到设定位置，推出一条半成品引线框架到轨道并送入压焊工作台加热，温度为200℃，按设定程序在IC芯片4上的焊盘焊接焊线，将焊线拉弧、拱丝至中心布线环2的内焊盘组22对应的焊盘上形成第一键合线5和第二键合线6，中心布线环2上的外焊盘23上对应的焊盘上焊接焊线，将焊线拉弧、拱丝至框架引线第一内引脚17上的月牙形焊点和框架引线第二内引脚19上的月牙形焊点分别形成第三键合线7和第四键合线8，并且根据需要，采用高低弧和M型弧，防止引线间短路；
步骤4
采用相关封装形式的常规方法对压焊后形成的器件进行塑封、后固化、打印。
步骤5分离引脚
将打印完的半成品框架底部用激光方法将内外引脚的连筋切断，激光切口21的切割深度为0.11mm；
步骤6电镀
对激光法分离引脚间连筋，采用化学镀方法直接电镀7μm的纯锡。
步骤7
采用相关封装形式的常规方法对电镀后形成的器件进行产品分离、外观检验、包装、入库，制成中心布线双圈排列单IC芯片封装件产品。
实施例4
步骤1 减薄、划片
常规方法将晶圆减薄至180μm并划片，划片进刀速度控制在≤10mm/s；
步骤2 上芯
取引线框架载体将步骤1已减薄划片的IC芯片4固接于双圈引线框架载体1上，采用防离层烘烤技术烘烤3小时，烘烤温度150℃，选用ESPEC等排气通畅，温差小于±3℃烘箱。
步骤3压焊
先将粘有IC芯片4的带中心布线环2的半成品引线框架传递盒放置在压焊机的上料台，然后将金线或铜线轴固定于压焊台上，启动压焊机的自动上料装置，成品引线框架传递盒自动上升到设定位置，推出一条半成品引线框架到轨道并送入压焊工作台加热，温度为180℃，按设定程序在IC芯片4上的焊盘焊线，将焊线拉弧、拱丝至中心布线环2内圈22对应的焊盘上打一月牙形焊点，分别形成第一键合线5和第二键合线6，中心布线环2上的外焊盘组23上对应的焊盘上焊接焊线，将焊线拉弧、拱丝至框架引线第一内引脚17上的月牙形焊点和框架引线第二内引脚19上的月牙形焊点分别形成第三键合线7和第四键合线8，并且根据需要，采用高低弧和M型弧，防止引线间短路；
步骤4
采用相关封装形式的常规方法对压焊后形成的器件进行塑封、后固化、打印。
步骤5分离引脚
将打印完的半成品框架底部用激光方法将内外引脚的连筋切断，激光切口21的切割深度为0.12mm；
步骤6电镀
对激光法分离引脚间连筋，采用化学镀方法直接电镀15μm的纯锡。
步骤7
采用相关封装形式的常规方法对电镀后形成的器件进行产品分离、外观检验、包装、入库，中心布线双圈排列单IC芯片封装件产品。
虽然结合优选实施例已经示出并描述了本发明，本领域技术人员可以理解，在不违背所附权利要求限定的本发明的精神和范围的前提下可以进行修改和变换。

Claims (4)

1.一种中心布线双圈排列单IC芯片封装件，包括引线框架载体、框架引线内引脚、IC芯片、键合线及塑封体，其特征在于：所述引线框架载体（1）上粘接IC芯片（4），所述IC芯片（4）外侧设有中心布线环（2），所述中心布线环（2）的外部设有两圈内引脚，分别为第一内引脚（17）和第二内引脚（19），所述第一内引脚（17）和第二内引脚（19）之间正面腐蚀出深度为引线框架厚度的1/2的第一凹坑（18）；所述第一内引脚（17）和第二内引脚（19）下面设置第二凹坑（27）；所述中心布线环（2）上设有内、外两圈焊盘组，所述内圈焊盘组（22）上设有多个焊盘，内圈焊盘与IC芯片（4）的焊盘打线，所述外圈焊盘组（23）上也设有多个焊盘，分别与第一内引脚（17）和第二内引脚（19）打线。
2.根据权利要求1所述的中心布线双圈排列单IC芯片封装件，其特征在于：所述IC芯片(4)与中心布线环(2)的内圈焊盘组(22)的一个焊盘组打线连接形成第一键合线（5），与内圈焊盘组(22)的另一焊盘打线连接形成第二键合线（6）；所述中心布线环（2）的外圈焊盘组（23）的一个焊盘上打线后拉弧在第一内引脚（17）上打一月牙形焊点，形成第三键合线（7），所述中心布线环（2）的外圈焊盘组（23）的另一焊盘上打线后拉弧在第二内引脚（19）形成第四键合线（8）；所述第一键合线（5）和第二键合线（6）通过中心布线环（2）分别与第三键合线（7）和第四键合线（8）相导通。
3.根据权利要求1所述的中心布线双圈排列单IC芯片封装件，其特征在于：所述的中心布线环（2）镶嵌或使用高强度胶（26）粘贴在引线框架载体（1）上。
4.根据权利要求1所述的中心布线双圈排列单IC芯片封装件的制备方法，工艺流程为减薄、划片、上芯、压焊、塑封、后固化、打印、分离引脚、电镀、产品分离、外观检验、包装、入库，其中除压焊、电镀工序以外，其它工序均采用相关封装形式的常规方法，其特征在于所述工艺过程为：
步骤1 减薄、划片
常规方法将晶圆减薄至180μm～210μm并划片；
步骤2 上芯
取双圈引线框架载体（1）将步骤1已减薄划片的IC芯片（4）固接于双圈引线框架载体（1）上，采用防离层烘烤技术烘烤3小时，烘烤温度150℃；
步骤3压焊
将粘贴IC芯片（4）的中心布线环的半成品传递盒放置到压焊机上料台，开启压焊机在IC芯片（4）的焊盘上焊线，拱丝、拉弧至中心布线环（2）的内圈焊盘组（22）上分别形成第一键合线（5）和第二键合线（6）；从中心布线环（2）的外圈焊盘组（23）上焊线，拉弧、拱丝至第一内引脚（17）上打一月牙形焊点和第二内引脚（19）上打一月牙形焊点，分别形成第三键合线（7）和第四键合线（8）；
步骤4塑封、后固化、打印
采用相关封装形式的常规方法对压焊后形成的器件进行塑封、后固化、打印；
步骤5分离引脚
a 磨削法分离，将打印完的半成品框架底部先进行腐蚀，引线框架背面腐蚀掉0.045mm～0.065mm，然后进行磨削、抛光厚度为0.065mm～0.045mm；
b 激光法分离，将打印完的半成品框架底部用激光方法将内外引脚的连筋切断，激光切口（21）的切割深度为0.11mm＋0.01mm；
步骤6电镀
a对磨削法分离引脚间连筋，采用化学镀方法先电镀一层8μm～10μm的铜，然后电镀7μm～15μm的纯锡；
b对激光法分离引脚间连筋，采用化学镀方法直接电镀7μm～15μm的纯锡；
步骤7
采用相关封装形式的常规方法对电镀后形成的器件进行产品分离、外观检验、包装、入库，制成中心布线双圈排列单IC芯片封装件产品。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789068A (zh) * 2014-12-25 2016-07-20 无锡华润安盛科技有限公司 一种qfn封装器件的制备方法
WO2018137224A1 (zh) * 2017-01-25 2018-08-02 深圳市汇顶科技股份有限公司 晶片封装结构及封装方法
US20190043770A1 (en) * 2016-01-22 2019-02-07 Kyocera Corporation Electronic component housing package, multi-piece wiring substrate, electronic apparatus, and electronic module
CN109449136A (zh) * 2018-11-20 2019-03-08 江阴康强电子有限公司 一种100mm宽高密度引线框架及其生产方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
US5386141A (en) * 1992-03-31 1995-01-31 Vlsi Technology, Inc. Leadframe having one or more power/ground planes without vias
CN1148733A (zh) * 1995-07-31 1997-04-30 日本电气株式会社 塑料模制的具有小平直度偏差引线的集成电路组件
KR20050079325A (ko) * 2004-02-05 2005-08-10 주식회사 하이닉스반도체 반도체 패키지
CN101211884A (zh) * 2006-12-30 2008-07-02 南茂科技股份有限公司 芯片封装结构及其制造方法
US20090008758A1 (en) * 2005-01-05 2009-01-08 Alpha & Omega Semiconductor Incorporated Use of discrete conductive layer in semiconductor device to re-route bonding wires for semiconductor device package
KR20090059192A (ko) * 2007-12-06 2009-06-11 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 자재 및 이를 이용한 반도체 패키지제조 방법
CN101694837A (zh) * 2009-10-17 2010-04-14 天水华天科技股份有限公司 一种双排引脚的四面扁平无引脚封装件及其生产方法
CN102024770A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 半导体芯片封装结构及封装方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386141A (en) * 1992-03-31 1995-01-31 Vlsi Technology, Inc. Leadframe having one or more power/ground planes without vias
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
CN1148733A (zh) * 1995-07-31 1997-04-30 日本电气株式会社 塑料模制的具有小平直度偏差引线的集成电路组件
KR20050079325A (ko) * 2004-02-05 2005-08-10 주식회사 하이닉스반도체 반도체 패키지
US20090008758A1 (en) * 2005-01-05 2009-01-08 Alpha & Omega Semiconductor Incorporated Use of discrete conductive layer in semiconductor device to re-route bonding wires for semiconductor device package
CN101211884A (zh) * 2006-12-30 2008-07-02 南茂科技股份有限公司 芯片封装结构及其制造方法
KR20090059192A (ko) * 2007-12-06 2009-06-11 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 자재 및 이를 이용한 반도체 패키지제조 방법
CN102024770A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 半导体芯片封装结构及封装方法
CN101694837A (zh) * 2009-10-17 2010-04-14 天水华天科技股份有限公司 一种双排引脚的四面扁平无引脚封装件及其生产方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789068A (zh) * 2014-12-25 2016-07-20 无锡华润安盛科技有限公司 一种qfn封装器件的制备方法
CN105789068B (zh) * 2014-12-25 2019-11-08 无锡华润安盛科技有限公司 一种qfn封装器件的制备方法
US20190043770A1 (en) * 2016-01-22 2019-02-07 Kyocera Corporation Electronic component housing package, multi-piece wiring substrate, electronic apparatus, and electronic module
US10381281B2 (en) * 2016-01-22 2019-08-13 Kyocera Corporation Electronic component housing package, multi-piece wiring substrate, electronic apparatus, and electronic module having curved connection conductors
US10832980B2 (en) 2016-01-22 2020-11-10 Kyocera Corporation Electronic component housing package, multi-piece wiring substrate, electronic apparatus, and electronic module
WO2018137224A1 (zh) * 2017-01-25 2018-08-02 深圳市汇顶科技股份有限公司 晶片封装结构及封装方法
US10727196B2 (en) 2017-01-25 2020-07-28 Shenzhen GOODIX Technology Co., Ltd. Chip packaging structure and packaging method
CN109449136A (zh) * 2018-11-20 2019-03-08 江阴康强电子有限公司 一种100mm宽高密度引线框架及其生产方法

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