CN102024770A - 半导体芯片封装结构及封装方法 - Google Patents

半导体芯片封装结构及封装方法 Download PDF

Info

Publication number
CN102024770A
CN102024770A CN 200910195975 CN200910195975A CN102024770A CN 102024770 A CN102024770 A CN 102024770A CN 200910195975 CN200910195975 CN 200910195975 CN 200910195975 A CN200910195975 A CN 200910195975A CN 102024770 A CN102024770 A CN 102024770A
Authority
CN
China
Prior art keywords
lead
wire
pad
lead frame
die pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200910195975
Other languages
English (en)
Inventor
王津洲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN 200910195975 priority Critical patent/CN102024770A/zh
Publication of CN102024770A publication Critical patent/CN102024770A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

一种半导体芯片封装结构及封装方法。其中半导体芯片封装结构，包括：引线框架和正装芯片，所述引线框架包括管芯垫和位于管芯垫外围的引线；管芯垫上有与引线对应的通孔且位于管芯垫边缘；正装芯片的基底相对面与管芯垫粘合且由键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接，正装芯片基底面上有散热器。本发明提高散热效率，进而提高了芯片的运作功能。

Description

半导体芯片封装结构及封装方法
技术领域
本发明涉及半导体芯片封装结构及封装方法。
背景技术
随着电子元件的小型化、轻量化及多功能化的需求日渐增加，导致半导体封装密度不断增加，因而必须缩小封装尺寸及封装时所占的面积。为满足上述的需求所发展出的技术中，半导体芯片封装技术对于封装芯片的整体成本、效能及可靠度有着深远的贡献。
然而，半导体芯片封装过程中，由于正装芯片的封装，需要用粘合剂将正装芯片和引线框架连接，并且需要用键合线键合进行封装，而键合线键合类型封装电连接路径长，因而热特性和电特性不佳，不适用于高性能产品。
另外，正装芯片的封装结构中，为了使输入/输出(I/O)引线结合率提高，引线框架上的引脚通常比芯片上的焊盘面积大。为了封装，引线框架上一般需要提供几百个I/O引脚与芯片上的外围焊盘匹配。
但是，由于引线框架的几何尺寸的限制，引线的尺寸及引线间的空间会很小，这样将引线框架上的引线与芯片上焊盘连接的键合线的感应系数会限制芯片封装的电性能。
为解决上述专利号为US5386141的美国专利公开的技术方案描述了将正装芯片堆叠于引线框架上进行封装的方法如图1和2所示，图2为图1中引线框架的俯视图，引线框架10包括承载芯片12的管芯垫14，内引线22以及与内引线22连接的外引线20，其中内引线22与管芯垫14临近；管芯垫14作为第一导电层；外引线20是用来连接功率供应终端的，内引线22由键合线24与管芯垫14连接；另外，管芯垫14四角连接的支撑杆，使管芯垫14不与整个引线框架断开。除上述情况外，内引线22可以延伸直接与管芯垫14连接，替代了采用键合线24进行连接。在图2中，由键合线26将管芯垫14与芯片上焊盘28连接。
再参考图1，管芯垫14上形成有粘合剂层30，聚合物介质层32通过粘合剂层30与管芯垫14粘接。在聚合物介质层32上依次形成有金属层34和导电层36，所述导电层36的材料可以是金，用于焊接芯片12。
参考图2，其中一组引线40连接芯片12上的焊盘42和导电层36；另一组引线48连接适用于芯片12的功率电压源。其中金属层34和导电层36作为管芯垫14以外的导电层，同样具有分配给芯片12功能的作用，管芯垫14与金属层34和导电层36之间没有通孔连接。
此封装方法通过采用金属层和导电层与芯片上的I/O信号焊盘连接，通过采用多个导电层以改善由于功率分布过于集中而导致的电流过大，并且使I/O焊接尺寸增大。
现有半导体正装芯片封装过程中，需要用粘合剂将正装芯片和引线框架连接，粘合剂皆为绝缘体，热传导系数低，导热性能较差，因此主要热传导路径为通过金属丝键合线和引线框架，而金属丝键合线截面积小路径长，因而散热不好；而且现有半导体芯片封装结构不能直接在正装芯片上安装散热器，无法解决散热不良的问题，进而降低芯片的运作功能。
发明内容
本发明解决的问题是提供一种半导体芯片封装结构及封装方法，防止芯片散热不好，进而降低芯片的运作功能。
为解决上述问题，本发明提供一种半导体芯片封装结构，包括：引线框架和正装芯片，所述引线框架包括管芯垫和位于管芯垫外围的引线；管芯垫上有与引线对应的通孔且位于管芯垫边缘；正装芯片的基底相对面与管芯垫粘合且由键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接，正装芯片基底面上有散热器。
可选的，散热器与正装芯片基底面的连接为固态共熔结合。
可选的，散热器的形状为鱼刺凸状。
可选的，散热器的材料为金属或陶瓷。
可选的，散热器的大小大于等于正装芯片大小。
可选的，散热器的散热功率大于或等于正装芯片的单位面积耗功率。
可选的，所述信号焊盘为I/O信号焊盘或接地信号焊盘或参考电压信号焊盘。
可选的，所述信号焊盘与引线框架连接是与引线框架的引线连接或者与引线框架的管芯垫连接或者同时与引线框架的管芯垫和引线连接。
可选的，通孔边缘是封闭的与引线不连通，或者是开放的与引线连通。
本发明还提供一种半导体芯片封装方法，包括下列步骤：提供引线框架和正装芯片，所述引线框架包括管芯垫和位于管芯垫外围的引线，其中管芯垫上有通孔且位于管芯垫边缘；将正装芯片的基底相对面粘合于管芯垫上；键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接；在正装芯片的基底面上安装散热器；将正装芯片、引线框架和散热器封装成型。
可选的，散热器与正装芯片基底面的连接为固态共熔结合。
可选的，散热器的形状为鱼刺凸状。
可选的，散热器的材料为金属或陶瓷。
可选的，散热器的大小大于等于正装芯片大小。
可选的，散热器的散热功率大于或等于正装芯片的单位面积耗功率。
可选的，所述信号焊盘为I/O信号焊盘或接地信号焊盘或参考电压信号焊盘。
可选的，所述信号焊盘与引线框架连接是与引线框架的引线连接或者与引线框架的管芯垫连接或者同时与引线框架的管芯垫和引线连接。
可选的，通孔边缘是封闭的与引线不连通，或者是开放的与引线连通。
与现有技术相比，本发明具有以下优点：正装芯片的基底相对面与管芯垫粘合，并由键合线穿过管芯垫上的通孔与引线电连接，然后在正装芯片基底面上安装散热器。由于直接在正装芯片上安装散热器，提高散热效率，进而提高了芯片的运作功能。
另外，键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接，而不需要在管芯垫上再形成其他导电层，不但降低了制造成本，还能得到低的功能/接地阻抗，使器件的电性能提高。
附图说明
图1是现有技术形成的半导体芯片封装结构的示意图；
图2是图1中引线框架的俯视图；
图3是本发明工艺进行半导体芯片封装的具体实施方式流程图；
图4为本发明半导体芯片封装的第一实施例引线框架示意图；
图5A、图5B是本发明工艺进行半导体芯片封装的第一实施例的第一实例示意图；
图6A、图6B是本发明工艺进行半导体芯片封装的第一实施例的第二实例示意图；
图7A、图7B是本发明工艺进行半导体芯片封装的第一实施例的第三实例示意图；
图8为本发明半导体芯片封装的第二实施例引线框架示意图；
图9A、图9B是本发明工艺进行半导体芯片封装的第二实施例的第一实例示意图；
图10A、图10B是本发明工艺进行半导体芯片封装的第二实施例的第二实例示意图；
图11A、图11B是本发明工艺进行半导体芯片封装的第二实施例的第三实例示意图。
具体实施方式
本发明在管芯垫上有通孔，且通孔位于管芯垫边缘，能使后续在管芯垫两侧安装的芯片按相同方向放置，因此管芯垫两侧的芯片内部接线对称，使半导体芯片封装过程简化，提高了制程的灵活性与效果；同时降低制造成本。另外，键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接，而不需要在管芯垫上再形成其他导电层，不但降低的制造成本，还能得到低的功能/接地阻抗，使器件的电性能提高。
图3是本发明工艺进行半导体芯片封装的具体实施方式流程图。如图3所示，执行步骤S11，提供引线框架和正装芯片，所述引线框架包括管芯垫和位于管芯垫外围的引线，其中管芯垫上有通孔且位于管芯垫边缘；执行步骤S12，将正装芯片的基底相对面粘合于管芯垫上；执行步骤S13，键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接；执行步骤S14，在正装芯片的基底面上安装散热器；执行步骤S15，将正装芯片、引线框架和散热器封装成型。
基于上述实施方式形成的半导体芯片封装结构，包括：引线框架和正装芯片，所述引线框架包括管芯垫和位于管芯垫外围的引线；管芯垫上有与引线对应的通孔且位于管芯垫边缘；正装芯片的基底相对面与管芯垫粘合且由键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接，正装芯片基底面上有散热器。
下面结合附图对本发明的具体实施方式做详细的说明。
图4为本发明半导体芯片封装的第一实施例引线框架示意图。如图4所示，引线框架400包括管芯垫404和位于管芯垫404外围的引线A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X、Y、Z、A’和B’，引线A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X、Y、Z、A’和B’以梳形向外延伸且与管芯垫404隔开；所述管芯垫404上有封闭通孔21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43和44，所述封闭通孔21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43和44位于管芯垫404边缘；其中封闭通孔22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44的大小相同，且封闭通孔22与引线B对应、封闭通孔23与引线C对应、封闭通孔24与引线D对应、封闭通孔25与引线E对应、封闭通孔26与引线F对应、封闭通孔28与引线I对应、封闭通孔29与引线J对应、封闭通孔30与引线K对应、封闭通孔31与引线L对应、封闭通孔32与引线M对应、封闭通孔34与引线P对应、封闭通孔35与引线Q对应、封闭通孔36与引线R对应、封闭通孔37与引线S对应、封闭通孔38与引线T对应、封闭通孔40与引线W对应、封闭通孔41与引线X对应、封闭通孔42与引线Y对应、封闭通孔43与引线Z对应以及封闭通孔44与引线A’对应；而引线A和引线B’对应同一封闭通孔21，引线G和引线H对应同一封闭通孔27，引线O和引线N对应同一封闭通孔33，引线U和引线V对应同一封闭通孔39。
本实施例中，引线A引线B’共用一个封闭通孔21，引线G和引线H共用一个封闭通孔27，引线O和引线N共用一个封闭通孔33，引线U和引线V共用一个封闭通孔39，以避免降低管芯垫404的整体结构强度。
本实施例中，封闭通孔22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44的大小相同，为大于0.2mm×0.2mm；封闭通孔21、27、33和39的大小一致，为大于0.4mm×0.4mm；除实施例外，封闭通孔21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43和44的大小只要使管芯垫404不与整个引线框架400断开，并且使管芯垫404上有承载芯片的区域。
本实施例中，管芯垫404四角连接的支撑杆411，用于支撑管芯垫404，不但使之稳固，并且防止管芯垫404与整个引线框架400断开。
除实施例外，封闭通孔22、23、24、25、26可以是共用的一个通孔；28、29、30、31、32可以是共用的一个通孔；封闭通孔34、35、36、37、38可以是共用的一个通孔；封闭通孔40、41、42、43和44可以是共用的一个通孔。
图5A、图5B是本发明工艺进行半导体芯片封装的第一实施例的第一实例示意图。如图5A所示，首先，将正装芯片200正置装配于如图4所示的引线框架400的管芯垫404上，并通过粘合剂层405将正装芯片200带信号焊盘202的基底相对面与管芯垫404粘合；然后，通过键合线408穿过管芯垫404上的封闭通孔407(图4中标号为21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43和44)将正装芯片200上的信号焊盘202与引线框架400上的引线402(图4中标号为A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X、Y、Z、A’和B’)进行对应电连接。
如图5B所示，在正装芯片200的基底面上安装散热器212；最后以封装胶体210将正装芯片200、引线框架400以及散热器封装成型，仅露出引线框架400的引线402的一部分区域。
继续参考图5A至图5B，引线框架400包括管芯垫404和位于管芯垫404外围的引线402，其中管芯垫404上具有封闭通孔407，且封闭通孔407位于管芯垫404边缘；正装芯片200，位于引线框架400上，并且通过粘合剂层405与管芯垫404粘合，其中与管芯垫404粘合的是基底相对面；信号焊盘202，位于正装芯片200的基底相对面；键合线408，穿过封闭通孔407将信号焊盘202与引线402电连接；散热器212，安装在正装芯片200的基底面上。
图6A、图6B是本发明工艺进行半导体芯片封装的第一实施例的第二实例示意图。如图6A所示，首先，将正装芯片200正置装配于如图4所示的引线框架400的管芯垫404上，并通过粘合剂层405将正装芯片200带信号焊盘202的基底相对面与管芯垫404粘合；然后，通过键合线408穿过管芯垫404上的封闭通孔407(图4中标号为21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43和44)将正装芯片200上的信号焊盘202与引线框架400的管芯垫404上的焊盘进行对应电连接。
如图6B所示，在正装芯片200的基底面上安装散热器212；最后以封装胶体210将正装芯片200、引线框架400以及散热器封装成型，仅露出引线框架400的引线402的一部分区域。
继续参考图6A至图6B，引线框架400包括管芯垫404和位于管芯垫404外围的引线402，其中管芯垫404上具有封闭通孔407，且封闭通孔407位于管芯垫404边缘；正装芯片200，位于引线框架400上，并且通过粘合剂层405与管芯垫404粘合，其中与管芯垫404粘合的是基底相对面；信号焊盘202，位于正装芯片200的基底相对面；键合线408，穿过封闭通孔407将信号焊盘202与管芯垫404上的焊盘对应电连接；散热器212，安装在正装芯片200的基底面上。
图7A、图7B是本发明工艺进行半导体芯片封装的第一实施例的第三实例示意图。如图7A所示，首先，将正装芯片200正置装配于如图4所示的引线框架400的管芯垫404上，并通过粘合剂层405将正装芯片200带信号焊盘202的基底相对面与管芯垫404粘合；然后，通过键合线408穿过管芯垫404上的封闭通孔407(图4中标号为21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43和44)将正装芯片200上的信号焊盘202分别与引线框架400上的管芯垫404上的焊盘及引线402(图4中标号为A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X、Y、Z、A’和B’)进行对应电连接，使管芯垫404上的功能焊盘与引线连接。
如图7B所示，在正装芯片200的基底面上安装散热器212；最后以封装胶体210将正装芯片200、引线框架400以及散热器封装成型，仅露出引线框架400的引线402的一部分区域。
继续参考图7A至图7B，引线框架400包括管芯垫404和位于管芯垫404外围的引线402，其中管芯垫404上具有封闭通孔407，且封闭通孔407位于管芯垫404边缘；正装芯片200，位于引线框架400上，并且通过粘合剂层405与管芯垫404粘合，其中与管芯垫404粘合的是基底相对面；信号焊盘202，位于正装芯片200的基底相对面；键合线408，穿过封闭通孔407将信号焊盘202分别与引线402及管芯垫404上的焊盘对应电连接，使管芯垫404上的功能焊盘与引线连接；散热器212，安装在正装芯片200的基底面上。
本实施例中，所述粘合剂层405是薄膜绝缘隔离层，材料是有机化合物，具体例如环氧树脂或聚酰亚胺。
所述信号焊盘202指的是I/O信号焊盘或接地信号焊盘或参考电压信号焊盘等。其材料是金属或合金，具体例如铜、铝或铜铝合金。
键合线408的材料是金、铜、铝或铜铝合金。
本实施例中，散热器212的材料是热传导性质较好的金属或陶瓷；通过固体与固体之间的共熔态，将散热器212与正装芯片200基底面共熔而连接；散热器212的大小等于或大于正装芯片200的大小；散热器212的散热功率需大于或等于正装芯片200的单位面积耗功率。
散热器212的形状可做成鱼刺凸状，以增加散热器与空气的接触面积，加强散热效率。
除实施例外，还可以用于多芯片的堆叠封装，例如在与正装芯片200不同侧的引线框架400上再正置装配一个第二正装芯片，且第二正装芯片基底面通过粘合剂层与引线框架粘合，然后同样在正装芯片200的基底面上安装散热器用于散热，进而提高电性能；另外还可以在正装芯片200上再将带焊盘的基底相对面与引线框架粘合并且键合线穿过引线框架上的封闭通孔，在正装芯片200上正置装配一个第三正装芯片，且第三正装芯片的带焊盘的基底相对面通过粘合剂层与正装芯片200基底面粘合，然后在第三正装芯片的基底面安装散热器用于散热，进而提高电性能。
图8为本发明半导体芯片封装的第二实施例引线框架示意图。引线框架400包括管芯垫404和位于管芯垫404外围的引线A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X、Y、Z、A’和B’，引线A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X、Y、Z、A’和B’以梳形向外延伸且与管芯垫404隔开；所述管芯垫404上有开放通孔22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44，封闭通孔21、27、33和39，所述开放通孔22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44在管芯垫404边缘断开，与对应引线连通；其中开放通孔22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44的大小相同，且开放通孔22与引线B对应、开放通孔23与引线C对应、开放通孔24与引线D对应、开放通孔25与引线E对应、开放通孔26与引线F对应、开放通孔28与引线I对应、开放通孔29与引线J对应、开放通孔30与引线K对应、开放通孔31与引线L对应、开放通孔32与引线M对应、开放通孔34与引线P对应、开放通孔35与引线Q对应、开放通孔36与引线R对应、开放通孔37与引线S对应、开放通孔38与引线T对应、开放通孔40与引线W对应、开放通孔41与引线X对应、开放通孔42与引线Y对应、开放通孔43与引线Z对应以及开放通孔44与引线A’对应；而引线A和引线B’对应同一封闭通孔21，引线G和引线H对应同一封闭通孔27，引线O和引线N对应同一封闭通孔33，引线U和引线V对应同一封闭通孔39。
本实施例中，引线A引线B’共用一个封闭通孔21，引线G和引线H共用一个封闭通孔27，引线O和引线N共用一个封闭通孔33，引线U和引线V共用一个封闭通孔39，以避免降低管芯垫404的整体结构强度。
本实施例中，开放通孔22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44的大小相同，为0.2mm×0.3mm；封闭通孔21、27、33和39的大小一致，为0.4mm×0.4mm；除实施例外，开放通孔22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44以及封闭通孔21、27、33和39的大小可以是使管芯垫404不与整个引线框架400断开，并且使管芯垫404上有承载芯片的区域。
本实施例中，管芯垫404四角连接的支撑杆411，用于支撑管芯垫404，不但使之稳固，并且防止管芯垫404与整个引线框架400断开。
除实施例外，开放通孔22、23、24、25、26可以是共用的一个通孔；28、29、30、31、32可以是共用的一个通孔；开放通孔34、35、36、37、38可以是共用的一个通孔；开放通孔40、41、42、43和44可以是共用的一个通孔。
图9A、图9B是本发明工艺进行半导体芯片封装的第二实施例的第一实例示意图。如图9A所示，首先，将正装芯片200放置于如图8所示的引线框架400的管芯垫404上，并通过粘合剂层405将正装芯片200的基底相对面与管芯垫404粘合，所述正装芯片200上具有信号焊盘202，其中具有信号焊盘202的正装芯片200表面为基底相对面，与基底相对面对应的为基底面；键合线408穿过管芯垫404上的开放通孔407(图6中的标号为22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44)，将正装芯片200上的信号焊盘202与引线框架400上的引线402(图6中标号为A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X、Y、Z、A’和B’)进行对应电连接。
如图9B所示，在正装芯片200的基底面上安装散热器212；最后以封装胶体210将正装芯片200、引线框架400以及散热器封装成型，仅露出引线框架400的引线402的一部分区域。
继续参考图9A至图9B，引线框架400包括管芯垫404和位于管芯垫404外围的引线402，其中管芯垫404上具有封闭通孔407，且开放通孔407位于管芯垫404边缘；正装芯片200，位于引线框架400上，并且通过粘合剂层405与管芯垫404粘合，其中与管芯垫404粘合的是基底相对面；信号焊盘202，位于正装芯片200的基底相对面；键合线408，穿过开放通孔407将信号焊盘202与引线402电连接；散热器212，安装在正装芯片200的基底面上。
图10A、图10B是本发明工艺进行半导体芯片封装的第二实施例的第二实例示意图。如图10A所示，首先，将正装芯片200放置于如图6所示的引线框架400的管芯垫404上，并通过粘合剂层405将正装芯片200的基底相对面与管芯垫404粘合，所述正装芯片200上具有信号焊盘202，其中具有信号焊盘202的正装芯片200表面为基底相对面，与基底相对面对应的为基底面；键合线408穿过管芯垫404上的开放通孔407(图6中的标号为22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44)，将正装芯片200上的信号焊盘202与引线框架400的管芯垫404上的焊盘进行对应电连接。
如图10B所示，在正装芯片200的基底面上安装散热器212；最后以封装胶体210将正装芯片200、引线框架400以及散热器封装成型，仅露出引线框架400的引线402的一部分区域。
继续参考图10A至图10B，引线框架400包括管芯垫404和位于管芯垫404外围的引线402，其中管芯垫404上具有封闭通孔407，且开放通孔407位于管芯垫404边缘；正装芯片200，位于引线框架400上，并且通过粘合剂层405与管芯垫404粘合，其中与管芯垫404粘合的是基底相对面；信号焊盘202，位于正装芯片200的基底相对面；键合线408，穿过开放通孔407将信号焊盘202与管芯垫404上的焊盘对应电连接；散热器212，安装在正装芯片200的基底面上。
图11A、图11B是本发明工艺进行半导体芯片封装的第二实施例的第三实例示意图。如图11A所示，首先，将正装芯片200放置于如图6所示的引线框架400的管芯垫404上，并通过粘合剂层405将正装芯片200的基底相对面与管芯垫404粘合，所述正装芯片200上具有信号焊盘202，其中具有信号焊盘202的正装芯片200表面为基底相对面，与基底相对面对应的为基底面；键合线408穿过管芯垫404上的开放通孔407(图6中的标号为22、23、24、25、26、28、29、30、31、32、34、35、36、37、38、40、41、42、43和44)，将正装芯片200上的信号焊盘202分别与引线框架400上的管芯垫404上的焊盘及引线402(图4中标号为A、B、C、D、E、F、G、H、I、J、K、L、M、N、O、P、Q、R、S、T、U、V、W、X、Y、Z、A’和B’)进行对应电连接，使管芯垫404上的功能焊盘与引线连接。
如图11B所示，在正装芯片200的基底面上安装散热器212；最后以封装胶体210将正装芯片200、引线框架400以及散热器封装成型，仅露出引线框架400的引线402的一部分区域。
继续参考图11A至图11B，引线框架400包括管芯垫404和位于管芯垫404外围的引线402，其中管芯垫404上具有封闭通孔407，且开放通孔407位于管芯垫404边缘；正装芯片200，位于引线框架400上，并且通过粘合剂层405与管芯垫404粘合，其中与管芯垫404粘合的是基底相对面；信号焊盘202，位于正装芯片200的基底相对面；键合线408，穿过开放通孔407将信号焊盘202分别与引线402及管芯垫404上的焊盘对应电连接，使管芯垫404上的功能焊盘与引线连接；散热器212，安装在正装芯片200的基底面上。
本实施例中，所述粘合剂层405是薄膜绝缘隔离层，材料是有机化合物，具体例如环氧树脂或聚酰亚胺。
所述信号焊盘202指的是I/O信号焊盘或接地信号焊盘或参考电压信号焊盘等。其材料是金属或合金，具体例如铜、铝或铜铝合金。
键合线408的材料是金、铜、铝或铜铝合金。
本实施例中，散热器212的材料是热传导性质较好的金属或陶瓷；通过固体与固体之间的共熔态，将散热器212与正装芯片200基底面共熔而连接；散热器212的大小等于或大于正装芯片200的大小；散热器212的散热功率需大于或等于正装芯片200的单位面积耗功率。
散热器212的形状可做成鱼刺凸状，以增加散热器与空气的接触面积，加强散热效率。
除实施例外，还可以用于多芯片的堆叠封装，例如在与正装芯片200不同侧的引线框架400上再正置装配一个第二正装芯片，且第二正装芯片基底面通过粘合剂层与引线框架粘合，然后同样在正装芯片200的基底面上安装散热器用于散热，进而提高电性能；另外还可以在正装芯片200上再将带焊盘的基底相对面与引线框架粘合并且键合线穿过引线框架上的封闭通孔，在正装芯片200上正置装配一个第三正装芯片，且第三正装芯片的带焊盘的基底相对面通过粘合剂层与正装芯片200基底面粘合，然后在第三正装芯片的基底面安装散热器用于散热，进而提高电性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体芯片封装结构，包括：引线框架和正装芯片，所述引线框架包括管芯垫和位于管芯垫外围的引线，其特征在于，管芯垫上有与引线对应的通孔且位于管芯垫边缘，正装芯片的基底相对面与管芯垫粘合且由键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接，正装芯片基底面上有散热器。
2.根据权利要求1所述的半导体芯片封装结构，其特征在于：散热器与正装芯片基底面的连接为固态共熔结合。
3.根据权利要求2所述的半导体芯片封装结构，其特征在于：散热器的形状为鱼刺凸状。
4.根据权利要求3所述的半导体芯片封装结构，其特征在于：散热器的材料为金属或陶瓷。
5.根据权利要求4所述的半导体芯片封装结构，其特征在于：散热器的大小大于等于正装芯片大小。
6.根据权利要求5所述的半导体芯片封装结构，其特征在于：散热器的散热功率大于或等于正装芯片的单位面积耗功率。
7.根据权利要求1所述的半导体芯片封装结构，其特征在于：所述信号焊盘为I/O信号焊盘或接地信号焊盘或参考电压信号焊盘。
8.根据权利要求1所述的半导体芯片封装结构，其特征在于：所述信号焊盘与引线框架连接是与引线框架的引线连接或者与引线框架的管芯垫连接或者同时与引线框架的管芯垫和引线连接。
9.根据权利要求1所述的半导体芯片封装结构，其特征在于：通孔边缘是封闭的与引线不连通，或者是开放的与引线连通。
10.一种半导体芯片封装方法，其特征在于，包括下列步骤：
提供引线框架和正装芯片，所述引线框架包括管芯垫和位于管芯垫外围的引线，其中管芯垫上有通孔且位于管芯垫边缘；
将正装芯片的基底相对面粘合于管芯垫上；
键合线穿过通孔将正装芯片上的信号焊盘与引线框架电连接；
在正装芯片的基底面上安装散热器；
将正装芯片、引线框架和散热器封装成型。
11.根据权利要求10所述的半导体芯片封装方法，其特征在于：散热器与正装芯片基底面的连接为固态共熔结合。
12.根据权利要求11所述的半导体芯片封装方法，其特征在于：散热器的形状为鱼刺凸状。
13.根据权利要求12所述的半导体芯片封装方法，其特征在于：散热器的材料为金属或陶瓷。
14.根据权利要求13所述的半导体芯片封装方法，其特征在于：散热器的大小大于等于正装芯片大小。
15.根据权利要求14所述的半导体芯片封装方法，其特征在于：散热器的散热功率大于或等于正装芯片的单位面积耗功率。
16.根据权利要求10所述的半导体芯片封装方法，其特征在于：所述信号焊盘为I/O信号焊盘或接地信号焊盘或参考电压信号焊盘。
17.根据权利要求10所述的半导体芯片封装方法，其特征在于：所述信号焊盘与引线框架连接是与引线框架的引线连接或者与引线框架的管芯垫连接或者同时与引线框架的管芯垫和引线连接。
18.根据权利要求10所述的半导体芯片封装方法，其特征在于：所述通孔边缘可以是封闭的与引线不连通，也可以是开放的与引线连通。
CN 200910195975 2009-09-18 2009-09-18 半导体芯片封装结构及封装方法 Pending CN102024770A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200910195975 CN102024770A (zh) 2009-09-18 2009-09-18 半导体芯片封装结构及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200910195975 CN102024770A (zh) 2009-09-18 2009-09-18 半导体芯片封装结构及封装方法

Publications (1)

Publication Number Publication Date
CN102024770A true CN102024770A (zh) 2011-04-20

Family

ID=43865897

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910195975 Pending CN102024770A (zh) 2009-09-18 2009-09-18 半导体芯片封装结构及封装方法

Country Status (1)

Country Link
CN (1) CN102024770A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102217059A (zh) * 2011-06-03 2011-10-12 华为技术有限公司 一种封装用绝缘环、绝缘环组合件和封装体
CN102425736A (zh) * 2011-12-14 2012-04-25 中山伟强科技有限公司 大功率led灯具
CN102543931A (zh) * 2011-12-31 2012-07-04 天水华天科技股份有限公司 中心布线双圈排列单ic芯片封装件及其制备方法
CN102606950A (zh) * 2012-03-02 2012-07-25 中山伟强科技有限公司 一种led投射灯
CN103165587A (zh) * 2011-12-16 2013-06-19 三星电机株式会社 半导体封装
CN109891576A (zh) * 2017-08-25 2019-06-14 华为技术有限公司 半导体模块及其制造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102217059A (zh) * 2011-06-03 2011-10-12 华为技术有限公司 一种封装用绝缘环、绝缘环组合件和封装体
CN102425736A (zh) * 2011-12-14 2012-04-25 中山伟强科技有限公司 大功率led灯具
CN103165587A (zh) * 2011-12-16 2013-06-19 三星电机株式会社 半导体封装
CN102543931A (zh) * 2011-12-31 2012-07-04 天水华天科技股份有限公司 中心布线双圈排列单ic芯片封装件及其制备方法
CN102543931B (zh) * 2011-12-31 2015-06-17 天水华天科技股份有限公司 一种中心布线双圈排列单ic芯片封装件的制备方法
CN102606950A (zh) * 2012-03-02 2012-07-25 中山伟强科技有限公司 一种led投射灯
CN102606950B (zh) * 2012-03-02 2013-11-27 中山伟强科技有限公司 一种led投射灯
CN109891576A (zh) * 2017-08-25 2019-06-14 华为技术有限公司 半导体模块及其制造方法
CN109891576B (zh) * 2017-08-25 2021-06-01 华为技术有限公司 半导体模块及其制造方法
US11251116B2 (en) 2017-08-25 2022-02-15 Huawei Technologies Co., Ltd. Power semiconductor module for improved heat dissipation and power density, and method for manufacturing the same
US11823996B2 (en) 2017-08-25 2023-11-21 Huawei Technologies Co., Ltd. Power semiconductor module for improved heat dissipation and power density, and method for manufacturing the same

Similar Documents

Publication Publication Date Title
JP6234630B2 (ja) パワーモジュール
US9379083B2 (en) Semiconductor device and method for manufacturing semiconductor device
CN102420217B (zh) 多芯片半导体封装体及其组装
US9263375B2 (en) System, method and apparatus for leadless surface mounted semiconductor package
CN101211897B (zh) 多芯片半导体封装结构及封装方法
US20070181908A1 (en) Electronic module and method of producing the electronic module
WO2014097798A1 (ja) 半導体装置
CN102024770A (zh) 半导体芯片封装结构及封装方法
CN101958389A (zh) 一种硅基板集成有功能电路的led表面贴装结构及其封装方法
US20120306086A1 (en) Semiconductor device and wiring substrate
CN102610583B (zh) 封装载板及其制作方法
JP6945418B2 (ja) 半導体装置および半導体装置の製造方法
KR102172689B1 (ko) 반도체 패키지 및 그 제조방법
JP2019071412A (ja) チップパッケージ
JP2011155088A (ja) 半導体装置モジュール
KR102228945B1 (ko) 반도체 패키지 및 이의 제조방법
JP2015076562A (ja) パワーモジュール
CN103915405A (zh) 半导体器件和制造半导体器件的方法
CN112701094A (zh) 一种功率器件封装结构及电力电子设备
US7737551B2 (en) Semiconductor power module with SiC power diodes and method for its production
CN101183673A (zh) 堆叠式多芯片半导体封装结构及封装方法
CN111834307B (zh) 半导体模块
CN102024777A (zh) 半导体芯片封装结构及封装方法
CN100435329C (zh) 微引线框封装及制造微引线框封装的方法
CN102222627A (zh) 具有晶圆尺寸贴片的封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110420