CN102222658B - 多圈排列ic芯片封装件及其生产方法 - Google Patents
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Abstract
一种多圈排列IC芯片封装件，包括引线框架、内引脚、IC芯片及塑封体，其特征在于所述引线框架采用有载体的引线框架，引线框架四边绕圈排列有引线框架内引脚，所述的IC芯片带有凸点，凸点连接在内引脚上。本发明比同样面积的单排引线框架的引脚数设计增加40%以上；引脚与引线框架之间不需要键合线连接，结构简单合理。热传导距离短，具有较好的热性能，由于凸点与框架（基板、芯片）直接接触，减小了电路内部焊接电感和电容，信号传输快，失真小，具有良好的电性能；封装厚度和重量减小，避免了焊线的交丝和开路，提高了测试良率和可靠性。
Description
技术领域
本发明涉及电子信息自动化元器件制造技术领域，尤其涉及到四边扁平无引脚IC芯片封装，具体说是一种多圈排列IC芯片封装件，本发明还包括该封装件的生产方法。
背景技术
近年来，随着移动通信和移动计算机领域便捷式电子元器件的迅猛发展，小型封装和高密度组装技术得到了长足的发展；同时，也对小型封装技术提出了一系列严格要求，诸如，要求封装外形尺寸尽量缩小，尤其是封装高度小于1 mm。封装后的连接可靠性尽可能提高，适应无铅化焊接和有效降低成本。
QFN(Quad Flat No Lead Package) 型多圈IC芯片倒装封装的集成电路封装技术是近几年发展起来的一种新型微小形高密度封装技术，是最先进的表面贴装封装技术之一。由于无引脚、贴装占有面积小，安装高度低等特点，为满足移动通信和移动计算机领域的便捷式电子机器，如PDA、3G手机、MP3、MP4、MP5等超薄型电子产品发展的需要应用而生并迅速成长起来的一种新型封装技术。目前的四边扁平无引脚封装件，由于引脚少，即I/O少，满足不了高密度、多I/O封装的需要，同时焊线长，影响高频应用。而且QFN一般厚度控制在0.82mm～1.0 mm，满足不了超薄型封装产品的需要。
发明内容
本发明所要解决的技术问题是提供一种能实现引脚间距为0.65mm～0. 50 mm，I/O数达200个的高密度封装四边扁平无引脚的一种多圈排列IC芯片封装件，本发明还提供该封装件的生产方法。
本发明的技术问题采用下述技术方案实现：
一种多圈排列IC芯片封装件，包括引线框架、内引脚、IC芯片及塑封体，其特征在于所述引线框架采用有载体的引线框架，引线框架四边绕圈排列有引线框架内引脚，所述的IC芯片带有凸点，凸点连接在内引脚上。
所述的绕圈排列的内引脚有第一圈内引脚、第二圈内引脚、第三圈内引脚及第四圈内引脚，每圈之间通过中筋和边筋相连接，同一圈的内引脚之间相连接。
所述引线框架每边的内引脚平行排列。
所述引线框架每边的内引脚交错排列。
所述的IC芯片的凸点连接在第一圈内引脚上。
所述的IC芯片为倒装上芯。
所述多圈排列IC芯片封装件的生产方法及步骤如下：
步骤1： 减薄
带凸点芯片的晶圆厚度为100μm～250μm，粗磨速度：3μm/ s～6μm/s，精磨速度:0.6μm/s～1.0μm/s；
步骤2：划片
≤8吋的晶圆采用DISC 3350 或双刀划片机，8吋到12吋晶圆采用A-WD-300TXB划片机，应用防碎片、防裂纹划片工艺软件控制技术，划片进刀速度控制在≤10mm/s；
步骤3：上芯
在厚度为8mil的多圈QFN框架上将带凸点的IC芯片倒装粘片，上芯机采用倒装上芯机，焊料粘合，上芯完成后再进行回流焊，将芯片上的凸点4与框架第一内引脚和第二内引脚牢固结合；
步骤4 ：底部填充&固化
对倒装上芯的半成品，选用热膨胀系数α1＜1的绝缘材料，将下填料加热到80℃～110℃，采用抽真空技术，将凸点（4）与框架焊盘进行底部填充，最后在QFN通用烘箱中将下填料结束后的产品烘烤约15分钟～30分钟；
步骤5 ：压焊
对带凸点的IC芯片进行压焊，使用金线或铜线两种焊线材料，采用低弧度反向键合方法，弧高控制在80μm以内；
步骤6 ：塑封
选用吸水率≤0.25%、膨胀系数α1≤1的低吸水率、低应力环保型塑封；
步骤7： 后固化
使用ESPEC烘箱将塑封后的产品进行后固化，采用QFN防翘曲固化夹具，固化条件：温度为150℃，时间：5小时；
步骤8 ：打印
同常规QFN打印；
步骤9： 分离引脚
磨削法分离。
先将打印完的产品框架底部进行腐蚀，腐蚀深度0.04mm～0.06mm，然后磨削, 磨削深度0.065mm～0.045mm，使相邻引脚分离；
步骤10 ：电镀
先电镀一层8μm～10μm的铜，然后再电镀7μm～15μm的纯锡。
步骤11 ：分离产品
采用双刀切割机，将单元型产品分离成单个产品，在切割分离过程中重点控制防胶体裂纹；
步骤12：产品测试、包装入库
产品测试、包装入库同普通QFN产品。
本发明的多圈QFN引线框架设计，可以比同样面积的单排引线框架的引脚数设计增加40%以上；引脚与引线框架之间不需要键合线连接，结构简单合理，倒装芯片（Flip-Chip）封装技术的热学性能明显优越于常规使用的引线键合工艺。由于凸点与框架（基板、芯片）直接接触，其特点是热传导距离短，具有较好的热性能。按照工作条件，散热要求（最大结温），环境温度及空气流量，封装参数（如使用外装热沉，封装及尺寸，基板层数，球引脚数）等，相比之下，Flip-Chip(倒装芯片)封装通常能产生25W耗散功率；Flip Chip封装的另一个重要优点是电学性能。如今许多电子器件工作在高频，因此信号的完整性是一个重要因素。由于凸点与框架（基板、芯片）直接接触，减小了电路内部焊接电感和电容，其特点是信号传输快，失真小，具有良好的电性能。在过去，2GHZ～3GHZ是IC封装的频率上限，Flip Chip(倒装芯片)封装根据使用的基板技术可高达10 GHZ～40 GHZ，减小了电路内部焊接电感和电容，其特点是良好的高频性能。；可大大减小封装厚度和重量；避免了焊线的交丝和开路，提高了测试良率和可靠性。
附图说明
图1为本发明结构示意图；
图2为腐蚀后的剖面示意图；
图3为磨削分离引脚后剖面示意图；
图4为激光分离引脚后剖面示意图；
图5为本发明内引脚平行排列俯视图；
图6为本发明内引脚交错排列俯视图。
具体实施方式
一种多圈排列无载体IC芯片封装件，包括引线框架、内引脚、IC芯片及塑封体。本发明采用有载体的引线框架，在引线框架1四边排列有第一圈内引脚8、第二圈内引脚9、第三圈内引脚16及第四圈内引脚18。每圈之间由中筋g和边筋f相连接，同一圈的内引脚之间相互连接。引线框架a、b、c、d四边的每圈内引脚平行排列或交错排列。引线框架1的内引脚上粘接有带凸点的IC芯片3，IC芯片3倒装上芯，IC芯片3的凸点4连接在第一圈内引脚8上， IC芯片背面是塑封体。
如图1、图4所示，首先，在四边扁平无引脚多圈排列的封装框架上印刷上焊料2，接着进行带凸点的IC芯片3倒装上芯并回流焊，使带凸点的IC芯片3上的凸点4及焊料2和第一圈内引脚8进行充分结合；其次,使用下填料将IC芯片3上的凸点4及第一圈内引脚8包裹并烘烤；构成电路的电源和信号通道。通过塑封，塑封体12包围了引线框架1、焊料2、带凸点的IC芯片3、凸点4、第一圈内引脚8、第二圈内引脚9、第三圈内引脚16及第四圈内引脚18、凹坑14、构成电路整体，并对带凸点的IC芯片（3）起到保护和支撑作用。
然后进行后固化、打印。如图2所示，将打印完的产品框架底部进行腐蚀和磨削结合方法或激光切割,达到分离互相连接引脚的目的。
最后通过切割分离产品入盘，测试、编带完成四边扁平无引脚多圈排列的产品生产。
本发明的封装工艺流程1：
晶圆减薄→划片→倒装上芯&回流焊（有载体）→底部填充&固化→塑封→后固化→打印→磨削法分离引脚→电镀→ 分离产品→外观检验→测试编带包装→入库。
本发明封装的工艺流程2：
晶圆减薄→划片→倒装上芯&回流焊（有载体）→底部填充&固化→塑封→后固化→打印→激光法分离引脚→电镀→ 分离产品→外观检验→测试编带包装→入库。
实施例1
（1）、晶圆减薄厚度250μm
粗磨厚度范围，从原始晶圆片到最终厚度+胶膜厚度+50μm，粗磨速度5μm/s；精磨厚度范围，从最终厚度+胶膜厚度+50μm到晶圆最终厚度+胶膜厚度，精磨速度：0.4μm/s，晶圆减薄方法普通QFN减薄，6吋到8吋晶圆VG-502MKⅡ8B全自动减薄机，8吋到12吋晶圆采用PG300RM/TCN；
（2）、划片
8吋及以下晶圆采用DISC3350 或双刀划片机，8吋到12吋晶圆采用A-WD-300TXB划片机划片机。应用防碎片、防裂纹划片软件控制技术，划片进刀速度控制在≤10mm/s；
（3）、单芯片倒装上芯及回流焊
单芯片倒装上芯，使用带凸点的IC芯片3，在厚度为8mil的四边无引脚多圈排列有载体框架上进行倒装粘片，上芯机采用倒装上芯机，使用焊料2进行粘合，上芯完成后再进行回流焊，以便将芯片上的凸点4、焊料2与第一圈内引脚8、第二圈内引脚9、第三圈内引脚16、第四圈内引脚18牢固结合；
（4）、底部填充
选用热膨胀系数低的材料，将下填料加热到110℃，采用抽真空技术，将凸点4与框架内引脚进行底部填充，最后在QFN通用烘烤烘箱中将底部填充结束后的装成品烘烤约30分钟；
（5）、塑封
选用低应力（线膨数α1≤1）、低吸水率（≤0.25%）的环保型塑封料，工艺上使用QFN全自动包封系统采用超薄型防翘曲工艺塑封；
（6）、后固化
使用QFN通用后固化烘箱和螺旋形QFN专用后固化夹具，对塑封后的产品进行后固化。固化条件：温度为150℃，时间：5小时；
（7）、打印
本封装件打印同正常QFN封装打印；
（8）、分离引脚
采用磨削法分离引脚方法，将打印完的半成品引线框架底部，先进行腐蚀0.04mm,磨削0.065mm,达到引脚分离的目的;
（9）、电镀
采用化学镀系统，先镀一层7μm的铜，然后再镀7μm的纯锡，镀后烘烤条件和方法同普通QFN封装电镀烘烤；
（10）、切割分离产品
采用单芯片倒装封装3的分离产品，采用多圈QFN倒装上芯的本产品专用切割夹具，切割方法同普通QFN。
实施例2：
（1）、晶圆减薄厚度250μm
粗磨厚度范围，从原始晶圆片到最终厚度+胶膜厚度+50μm，粗磨速度2μm/ s；精磨厚度范围，从最终厚度+胶膜厚度+50μm到晶圆最终厚度+胶膜厚度，精磨速度： 0.9μm/s，晶圆减薄方法普通QFN减薄，6吋到8吋晶圆VG-502MKⅡ8B全自动减薄机，8吋到12吋晶圆采用PG300RM/TCN；
（2）划片
同实施例1；
（3）、单芯片倒装上芯及回流焊
同实施例1；
（4）、底部填充
选用热膨胀系数低的材料，将下填料加热到80℃，采用抽真空技术，将凸点4与框架内引脚进行底部填充，最后在QFN通用烘烤烘箱中将底部填充结束后的装成品烘烤约15分钟；
（5）～（7）
同实施例1；
（8）、分离引脚
磨削法分离
先将打印完的产品框架底部进行腐蚀，腐蚀深度0.06mm，然后磨削, 磨削深度0.045mm，使相邻引脚分离；
电镀同普通QFN封装，直接在化学镀系统镀15μm的纯锡，化学镀后烘烤条件和方法同普通QFN封装电镀后烘烤；
（10）、切割分离产品
同实施例1；
实施例3
（1）～（7）
同实施例1；
（8）、分离引脚
通过激光切割方法将引脚相互间连筋分离，切割深度为0.13μm；
（9）、电镀
电镀同普通QFN封装，直接在化学镀系统镀7μm的纯锡，化学镀后烘烤条件和方法同普通QFN封装电镀后烘烤；
（10）、切割分离产品
同实施例1。
Claims (7)
1.一种多圈排列IC芯片封装件，包括引线框架、内引脚、IC芯片及塑封体，其特征在于所述引线框架采用有载体的引线框架（1），引线框架四边绕圈排列有引线框架内引脚，所述的IC芯片（3）带有凸点（4），凸点（4）连接在内引脚上；所述绕圈排列的引线框架内引脚设有第一圈内引脚（8）、第二圈内引脚（9）、第三圈内引脚（16）及第四圈内引脚（18），每圈之间通过中筋（g）和边筋（f）相连接，同一圈的内引脚之间相连接。
2.根据权利要求1所述的多圈排列IC芯片封装件，其特征在于所述引线框架每边（a、b、c、d）的内引脚平行排列。
3.根据权利要求1所述的多圈排列IC芯片封装件，其特征在于所述引线框架每边（a、b、c、d）的内引脚交错排列。
4.根据权利要求1或2所述的多圈排列IC芯片封装件，其特征在于所述的IC芯片（3）的凸点（4）连接在第一圈内引脚（8）上。
5.根据权利要求4所述的多圈排列IC芯片封装件，其特征在于所述的IC芯片（3）为倒装上芯。
6.一种如权利要求1所述多圈排列IC芯片封装件的生产方法，其工艺步骤如下：
步骤1： 减薄
带凸点芯片的晶圆厚度为100μm～250μm，粗磨速度：3μm/ s～6μm/s，精磨速度:0.6μm/s～1.0μm/s；
步骤2：划片
≤8吋的晶圆采用DISC 3350 或双刀划片机，8吋到12吋晶圆采用A-WD-300TXB划片机，应用防碎片、防裂纹划片工艺软件控制技术，划片进刀速度控制在≤10mm/s；
步骤3：上芯
在厚度为8mil的多圈QFN框架上将带凸点的IC芯片（3）倒装粘片，上芯机采用倒装上芯机，焊料粘合，上芯完成后再进行回流焊，将芯片上的凸点4与框架第一内引脚（8）和第二内引脚（9）牢固结合；
步骤4 ：底部填充&固化
对倒装上芯的半成品，选用热膨胀系数α1＜1的绝缘材料，将下填料加热到80℃～110℃，采用抽真空技术，将凸点（4）与框架焊盘进行底部填充，最后在QFN通用烘箱中将下填料结束后的产品烘烤15分钟～30分钟；
步骤5 ：压焊
对带凸点的IC芯片（3）进行压焊，使用金线或铜线两种焊线材料，采用低弧度反向键合方法，弧高控制在80μm以内；
步骤6 ：塑封
选用吸水率≤0.25%、应力的膨胀系数α1≤1的塑封；
步骤7： 后固化
使用ESPEC烘箱将塑封后的产品进行后固化，采用QFN防翘曲固化夹具，固化条件：温度为150℃，时间：5小时；
步骤8 ：打印
同QFN打印；
步骤9： 分离引脚
磨削法分离：
先将打印完的产品框架底部进行腐蚀，腐蚀深度0.04mm～0.06mm，然后磨削, 磨削深度0.065mm～0.045mm，使相邻引脚分离；
步骤10 ：电镀
先电镀一层8μm～10μm的铜，然后再电镀7μm～15μm的纯锡；
步骤11 ：分离产品
采用双刀切割机，将单元型产品分离成单个产品，在切割分离过程中控制防胶体裂纹；
步骤12：产品测试、包装入库
产品测试、包装入库同QFN产品。
7.根据权利要求6所述的多圈排列IC芯片封装件的生产方法，其特征在于所述步骤9的分离引脚采用激光切割分离。
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