CN201936879U - 无外引脚的芯片堆叠封装构造 - Google Patents

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Abstract

本实用新型公开一种无外引脚的芯片堆叠封装构造，其使用的一导线架具有数个第一接点及数个第二接点，其中所述数个第一接点先用以承载及电性连接一倒装型的第一芯片，接着再于所述第一芯片上另堆叠一打线型的第二芯片，所述第二芯片则通过数条导线与所述数个第二接点电性连接。由于在整体上使用了倒装型的第一芯片及第一接点，因此可在保持相同尺寸下，使所述芯片堆叠封装构造的底面积利用率扩增到最大，以增加单位面积的接点数量与密度；或者，也可在保持相同接点数量下，使所述芯片堆叠封装构造的整体尺寸尽可能的微型化。

Description

无外引脚的芯片堆叠封装构造
技术领域
本实用新型涉及一种无外引脚的芯片堆叠封装构造，特别是有关于一种由倒装芯片与打线芯片堆叠而成的无外引脚的芯片堆叠封装构造。
背景技术
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的构造是指先完成一具有基板的封装体，接着再于封装体的封装胶体上表面堆叠另一完整的第二封装体，第二封装体会透过适当的转接元件(例如锡球)电性连接至封装体的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是更进一步利用另一封装胶体将第二封装体、转接元件及封装体的原封装胶体等一起包埋固定在封装体的基板上，因而成为一复合封装构造。
请参照图1及2所示，其分别揭示一种四方扁平无外引脚(quad flat no-lead，QFN)型的单芯片封装构造及多芯片封装构造，其中如图1所示的一种单芯片封装构造10主要包含一导线架(leadframe)11、一芯片12、数条导线13及一封装胶体14。所述导线架11包含一芯片承座111及数个接点112，其中所述数个接点112以单组或多组方式环绕排列在所述芯片承座111的周围。所述芯片12设置于所述芯片承座111上，且所述芯片12利用所述数条导线13分别电性连接到所述数个接点112上。所述封装胶体14用以包埋保护所述芯片12、导线13及所述导线架11的一部分表面，仅在所述封装胶体14的下表面裸露出所述芯片承座111及所述数个接点112的下表面。因此，所述数个接点112的下表面通过适当处理后，即可做为四方扁平无外引脚封装构造的输入/输出端子。
再者，如图2所示的一种多芯片封装构造20主要包含一导线架(leadframe)21、一第一芯片22、一第二芯片23、数条第一导线24、数条第二导线25及一封装胶体26。所述导线架21包含一芯片承座211及数个接点212，其中所述数个接点212以多组方式环绕排列在所述芯片承座211的周围。所述第一芯片22设置于所述芯片承座211上，且所述第一芯片22利用所述数条第一导线24电性连接到所述数个接点112上。所述第二芯片23堆叠设置于所述第一芯片22上，且所述第二芯片23利用所述数条第二导线25电性连接到另一组的数个接点212上。所述封装胶体26用以包埋保护所述第一芯片12、第二芯片23、第一导线24、第二导线25及所述导线架21的一部分表面，仅在所述封装胶体26的下表面裸露出所述芯片承座211及所述数个接点212的下表面。因此，所述数个接点212的下表面通过适当处理后，即可做为四方扁平无外引脚封装构造的输入/输出端子。
虽然图2所示的多芯片封装构造20因具有堆叠芯片及多组接点212而有利于达到高接脚密度封装目的。然而，所述多芯片封装构造20在相同的底面积下，若要布置更多的接点212数量，则会受限于所述芯片承座211占用空间的问题，而无法进一步再增加所述接点212的布置数量。另一方面，当所述多芯片封装构造20扩大底面积来增加所述接点212的组数(排数)时，将使得导线的打线(wire bonding)程序变得复杂及困难，也就是存在导线过长、单一导线所需的弯折点变多，以及导线之间的交错排列复杂等技术问题，而相对提高了耗材成本及设计困难度。同时，也不利于整体尺寸的微型化设计趋势。
故，有必要提供一种无外引脚的芯片堆叠封装构造，以解决现有技术所存在的问题。
实用新型内容
本实用新型的主要目的在于提供一种无外引脚的芯片堆叠封装构造，其使用的一导线架具有数个第一接点及数个第二接点，其中所述数个第一接点先用以承载及电性连接一倒装型的第一芯片，接着再于所述第一芯片上另堆叠一打线型的第二芯片，所述第二芯片则通过数条导线与所述数个第二接点电性连接，由于在整体上使用了倒装型的第一芯片及第一接点，因此可在保持相同尺寸下，使芯片堆叠封装构造的底面积利用率扩增到最大，以增加单位面积的接点数量与密度；或者，也可在保持相同接点数量下，使芯片堆叠封装构造的整体尺寸尽可能的微型化。
本实用新型的次要目的在于提供一种无外引脚的芯片堆叠封装构造，其中所述数个第一接点相对具有较小的高度，以便减少芯片堆叠封装构造的整体外观高度；同时，所述数个第二接点相对具有较大的高度，以便减少芯片堆叠封装构造的打线长度及成本。
为达成本实用新型的前述目的，本实用新型提供一种无外引脚的芯片堆叠封装构造，其中所述芯片堆叠封装构造包含：一导线架，具有数个第一接点及数个第二接点，所述第二接点围绕排列在所述第一接点的周围；一第一芯片，位于所述第一接点上，且所述第一芯片通过数个凸块分别电性连接于所述第一接点；一第二芯片，堆叠于所述第一芯片上，且所述第二芯片通过数条导线分别电性连接于所述第二接点；以及，一封装胶体，包覆保护所述第一芯片、第二芯片、凸块、导线及导线架，其中所述封装胶体的一下表面裸露所述第一接点的一下表面及所述第二接点的一下表面。
在本实用新型的一实施例中，所述第一芯片具有一第一有源表面(下表面)朝向所述第一接点，所述第一有源表面具有数个第一焊垫通过所述数个凸块分别电性连接于所述第一接点。
在本实用新型的一实施例中，所述第二芯片具有一第二有源表面(上表面)相对远离所述第一芯片，所述第二有源表面具有数个第二焊垫通过所述数条导线分别电性连接所述第二接点。
在本实用新型的一实施例中，所述第二接点的高度相对大于所述第一接点的高度。
在本实用新型的一实施例中，所述第二接点的高度介于所述第一接点的高度与所述第一芯片的高度之间。
在本实用新型的一实施例中，所述第一接点的横截面尺寸相对小于所述第二接点的横截面尺寸。
在本实用新型的一实施例中，各二相邻所述第一接点的最小间距相对小于各二相邻所述第二接点的最小间距。
在本实用新型的一实施例中，所述第一芯片的数量为至少二个；或者，所述第二芯片的数量为至少二个。
再者，本实用新型提供另一种无外引脚的芯片堆叠封装构造，其中所述芯片堆叠封装构造包含：一导线架，具有数个第一接点及数个第二接点，所述第二接点围绕排列在所述第一接点的周围，且所述第二接点的高度相对大于所述第一接点的高度，且所述第一接点的横截面尺寸相对小于所述第二接点的横截面尺寸；一第一芯片，位于所述第一接点上，且所述第一芯片通过数个凸块分别电性连接于所述第一接点；一第二芯片，堆叠于所述第一芯片上，且所述第二芯片通过数条导线分别电性连接于所述第二接点；以及，一封装胶体，包覆保护所述第一芯片、第二芯片、凸块、导线及导线架，其中所述封装胶体的一下表面裸露所述第一接点的一下表面及所述第二接点的一下表面。
另外，本实用新型提供另一种无外引脚的芯片堆叠封装构造，其中所述芯片堆叠封装构造包含：一导线架，具有数个第一接点及数个第二接点，所述第二接点围绕排列在所述第一接点的周围，其中所述第一接点的横截面尺寸相对小于所述第二接点的横截面尺寸，且各二相邻所述第一接点的最小间距相对小于各二相邻所述第二接点的最小间距；一第一芯片，位于所述第一接点上，且所述第一芯片通过数个凸块分别电性连接于所述第一接点；一第二芯片，堆叠于所述第一芯片上，且所述第二芯片通过数条导线分别电性连接于所述第二接点；以及，一封装胶体，包覆保护所述第一芯片、第二芯片、凸块、导线及导线架，其中所述封装胶体的一下表面裸露所述第一接点的一下表面及所述第二接点的一下表面。
附图说明
图1是一种现有的四方扁平无外引脚型的单芯片封装构造的示意图。
图2是一种现有的四方扁平无外引脚型的多芯片封装构造的示意图。
图3A、3B、3C、3D及3E是本实用新型第一实施例无外引脚的芯片堆叠封装构造的制造流程示意图。
图4A及4B是本实用新型第二实施例无外引脚的芯片堆叠封装构造的制造流程示意图。
图5是本实用新型第三实施例无外引脚的芯片堆叠封装构造的示意图。
图6是本实用新型第四实施例无外引脚的芯片堆叠封装构造的示意图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂，下文特举本实用新型较佳实施例，并配合附图，作详细说明如下。再者，本实用新型所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
请参照图3A、3B、3C、3D及3E所示，其揭示本实用新型第一实施例的无外引脚的芯片堆叠封装构造的制造流程示意图，其是用以举例说明本实用新型第一实施例的芯片堆叠封装构造及导线架的可能制造方法，但其也可能选择由其他制造方法加以制备，并不限于此，于此合先叙明。
请参照图3A所示，本实用新型第一实施例的无外引脚的芯片堆叠封装构造的制造方法首先：准备一导线架条310，并在所述导线架条310上形成数个第一接点311及数个第二接点312。在本步骤中，所述导线架条310是一导线架的加工期间半成品样态。所述导线架条310优选为由铜、镍、铝、等效金属或其合金制成的长条形板体，本实用新型可在同一导线架条310上定义出数个导线架311的区块，以在后续程序中同步形成数个无外引脚的多芯片半导体封装构造。本实用新型可利用现有光刻胶(photoresist)程序在所述导线架条310的上表面形成一图案化的光刻胶(未绘示)，再利用适当蚀刻液蚀刻加工所述导线架条310，以蚀刻形成数个沟槽(未标示)用以区隔及定义所述第一接点311及第二接点312，其中所述第一接点311及第二接点312凸设形成在所述导线架条310上。例如，本实用新型可以通过实施数次不同的图案化光刻胶程序，以逐一定义出所述第一接点311及第二接点312的不同高度，其中所述第二接点312围绕排列在所述第一接点311的周围；所述第二接点312的高度相对大于所述第一接点311的高度；所述第一接点311在水平方向上的横截面尺寸相对小于所述第二接点312在水平方向上的横截面尺寸；以及，各二相邻所述第一接点311的最小间距相对小于各二相邻所述第二接点312的最小间距。再者，所述第一接点311优选是呈矩阵(array)状的对称排列，例如6x6个的矩阵排列，但并不限于此。所述第二接点312的组数(圈数)可为1组、2组或以上。所述第一接点311及第二接点312在水平方向上的横截面形状通常为圆形，但亦可为方形、椭圆形、三角形或其他正多边形。另外，在其他实施方式中，本实用新型亦可通过电镀、激光切割、锻压(forging)或铸造(casting)的方式定义出所述第一接点311及第二接点312的不同高度、尺寸与形状。
请参照图3B所示，本实用新型第一实施例的无外引脚的芯片堆叠封装构造的制造方法接着是：将一第一芯片32放置在所述导线架条310的第一接点311上，并使所述第一芯片32利用数个凸块(bump)33电性连接于所述第一接点311。在本步骤中，所述第一芯片32是属于倒装芯片(flip chip)型的半导体硅芯片，所述第一芯片32的一第一有源表面朝下(即朝向所述第一接点311)，且所述第一有源表面上的数个焊垫(未绘示)分别利用所述数个凸块33电性连接于所述第一接点311的上表面(即顶端)。在本实施例中，所述凸块33通常是使用由金、锡或其合金制成的凸块，所述凸块33是通过现有凸块工艺预先形成在所述第一芯片32的第一有源表面上。在本实用新型中，所述第一接点311的高度、尺寸及其布局密度是配合所述第一芯片32的有源表面的高度及其焊垫的布局密度，通常所述第一接点311相对于所述第二接点312是具有较小的高度、尺寸及其布局密度。
请参照图3B所示，本实用新型第一实施例的无外引脚的芯片堆叠封装构造的制造方法接着是：将一第二芯片34放置在所述第一芯片32上，并使所述第二芯片34利用数条导线35电性连接于所述第二接点311。在本步骤中，所述第二接点311的高度、尺寸及其布局密度是配合所述第二芯片34的有源表面的高度及其焊垫的布局密度，通常所述第二接点312相对于所述第一接点311是具有较大的高度、尺寸及其布局密度，其中所述第二接点312的高度优选介于所述第一接点311的高度与所述第一芯片32的高度之间，以尽可能减少所述导线35的长度，以相对降低电性连接的线材成本；所述第二接点312的横截面尺寸相对大于所述第一接点311的横截面尺寸(例如为1.5至5倍之间)；所述第二接点312的布局密度相对大于所述第一接点311的横截面尺寸(例如为1.5至5倍之间)。惟，上述的高度、尺寸及其布局密度的相对关系也会因应所述第一芯片32与第二芯片34的有源表面的焊垫规格而有所改变，因此并不限于此。在本实施例中，所述导线35选自金线、铜线、铝线或其合金线材、镀层线材等。
请参照图3C所示，本实用新型第一实施例的无外引脚的芯片堆叠封装构造的制造方法接着是：利用一封装胶体36包覆保护所述第一芯片32、第二芯片34、凸块33、导线35及导线架310。在本步骤中，所述封装胶体36可选自以环氧树脂(epoxy)为基础的胶材。在完成封胶程序后，所述第一接点311的一上表面及所述第二接点312的一上表面被所述封装胶体36所包埋。在整体半成品封装构造的下表面，则是裸露出所述导线架310的底部。
请参照图3D所示，本实用新型第一实施例的无外引脚的芯片堆叠封装构造的制造方法接着是：去除所述导线架310的多余部分(底部)，以电性分离所述第一接点311及所述第二接点312，其中所述封装胶体36的一下表面裸露所述第一接点311的一下表面及所述第二接点312的一下表面。在本步骤中，本实用新型可通过机械研磨或化学蚀刻的方式去除所述导线架310的多余部分，亦即未定义成所述第一接点311及第二接点312的多余底部基材，如此即可由所述第一接点311及第二接点312共同定义形成一导线架310。在完成去除所述导线架310的多余部分后，在整体半成品封装构造的下表面，则是裸露出所述第一接点311的一下表面及所述第二接点312的一下表面。在某些实施方式中，所述封装胶体36也会同时由侧表面裸露出最外环的所述第二接点312的一侧表面。在完成上述步骤后，本实用新型亦可选择在所述第一接点311的底端与所述第二接点312的底端进一步形成至少一层的助焊层(未绘示)，所述助焊层可选自镍、金、锡、银、有机保焊剂(organic solderability preservatives，OSP)或其复合层，例如选自电镀镍层、电镀金层、无电镀镍化金层(electrolessNi/Au)、浸镀银(immersion silver)、浸镀锡(immersion tin)、有机保焊剂或其复合层等，但并不限于此。
请参照图3E所示，本实用新型第一实施例的无外引脚的芯片堆叠封装构造的制造方法接着是：切割上述半成品封装构造，以分离成数个无外引脚的芯片堆叠封装构造30。在切割时，可通过机械刀具、激光(laser)或高压水刀等方式切割所述封装胶体36，以完成分离动作。如图3E所示，每一个所述无外引脚的芯片堆叠封装构造30皆包含：一导线架310，具有数个第一接点311及数个第二接点312，所述第二接点312围绕排列在所述第一接点311的周围；一第一芯片32，位于所述第一接点311上，且所述第一芯片32的一第一有源表面(下表面)朝向所述第一接点311，所述第一有源表面具有数个第一焊垫通过数个凸块33分别电性连接于所述第一接点311；一第二芯片34，堆叠于所述第一芯片32上，且所述第二芯片34的一第二有源表面(上表面)相对远离所述第一芯片32，所述第二有源表面具有数个第二焊垫通过数条导线35分别电性连接所述第二接点312；以及，一封装胶体36，包覆保护所述第一芯片32、第二芯片34、凸块33、导线35及导线架310，其中所述封装胶体36的一下表面裸露所述第一接点311及第二接点312的一下表面。通过上述架构，所述第一芯片32及所述第二芯片34可分别利用所述第一接点311的及第二接点312的下表面做为输入/输出端子，以便电性连接一外部电子元件(未绘示)，例如主机板等。
请参照图4A及4B所示，本实用新型第二实施例的无外引脚的芯片堆叠封装构造相似于本实用新型第一实施例，并大致沿用相同元件名称及图号，但第二实施例的差异特征在于：所述第二实施例的导线架条310除了具有第一接点311及第二接点312之外，另亦具有一胶膜313，所述胶膜313的上表面原先用以结合及承载一金属板(未绘示)，所述金属板可利用图案化的光刻胶及蚀刻程序加以直接贯穿，以定义形成各自分离的所述第一接点311及第二接点312。所述第二实施例的制造流程相同于所述第一实施例的制造流程，但在完成封胶步骤后，所述第二实施例仅需简单撕除所述胶膜313即可分离所述第一接点311及第二接点312，而不需再另外进行第二次蚀刻作业，因此可相对简化封胶后的制造过程。
请参照图5所示，本实用新型第三实施例的无外引脚的芯片堆叠封装构造相似于本实用新型第一实施例，并大致沿用相同元件名称及图号，但第三实施例的差异特征在于：所述第三实施例的无外引脚的芯片堆叠封装构造30具有至少二第一芯片32，所述至少二第一芯片32呈并排状(side by side)且分别位于对应的所述第一接点311上，且每一所述第一芯片32的一第一有源表面(下表面)朝向所述第一接点311，所述第一有源表面具有数个第一焊垫通过数个凸块33分别电性连接于所述第一接点311。同时，一第二芯片34，堆叠于所述至少二第一芯片32上，且所述第二芯片34的一第二有源表面(上表面)相对远离所述至少二第一芯片32，所述第二有源表面具有数个第二焊垫通过数条导线35分别电性连接所述第二接点312。
请参照图6所示，本实用新型第四实施例的无外引脚的芯片堆叠封装构造相似于本实用新型第一实施例，并大致沿用相同元件名称及图号，但第四实施例的差异特征在于：所述第四实施例的无外引脚的芯片堆叠封装构造30具有一第一芯片32，其位于所述第一接点311上，且所述第一芯片32的一第一有源表面(下表面)朝向所述第一接点311，所述第一有源表面具有数个第一焊垫通过数个凸块33分别电性连接于所述第一接点311。同时，至少二第二芯片34呈并排状(side by side)且分别堆叠于所述第一芯片32上，且每一所述第二芯片34的一第二有源表面(上表面)相对远离所述第一芯片32，所述第二有源表面具有数个第二焊垫通过数条导线35分别电性连接对应的所述第二接点312。此外，在其他实施方式中，亦可能同时存在由至少二第一芯片32及至少二第二芯片34构成的堆叠结构。
如上所述，相较于图2现有无外引脚的多芯片封装构造20无法兼顾增加所述接点212的布置数量与控制打线耗材成本等问题，图3A至6的本实用新型的无外引脚的芯片堆叠封装构造30使用的导线架310具有数个第一接点311及数个第二接点312，其中所述数个第一接点311先用以承载及电性连接一倒装型的第一芯片32，接着再于所述第一芯片32上另堆叠一打线型的第二芯片34，所述第二芯片34则通过数条导线35与所述数个第二接点312电性连接，由于在整体上使用了倒装型的第一芯片32及第一接点311，因此可在保持相同尺寸下，使所述芯片堆叠封装构造30的底面积利用率扩增到最大，以增加单位面积的接点数量与密度；或者，也可在保持相同接点数量下，使所述芯片堆叠封装构造30的整体尺寸尽可能的微型化。再者，所述数个第一接点311相对具有较小的高度，可方便减少所述芯片堆叠封装构造30的整体外观高度；同时，所述数个第二接点312相对具有较大的高度，也可方便减少所述芯片堆叠封装构造30的打线长度及成本。
本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。必需指出的是，已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (10)

1.一种无外引脚的芯片堆叠封装构造，其特征在于：所述无外引脚的芯片堆叠封装构造包含：
一导线架，具有数个第一接点及数个第二接点，所述第二接点围绕排列在所述第一接点的周围；
一第一芯片，位于所述第一接点上，且所述第一芯片通过数个凸块分别电性连接于所述第一接点；
一第二芯片，堆叠于所述第一芯片上，且所述第二芯片通过数条导线分别电性连接于所述第二接点；以及
一封装胶体，包覆保护所述第一芯片、第二芯片、凸块、导线及导线架，其中所述封装胶体的一下表面裸露所述第一接点的一下表面及所述第二接点的一下表面。
2.如权利要求1所述的无外引脚的芯片堆叠封装构造，其特征在于：所述第一芯片具有一第一有源表面朝向所述第一接点，所述第一有源表面具有数个第一焊垫通过所述数个凸块分别电性连接于所述第一接点。
3.如权利要求1所述的无外引脚的芯片堆叠封装构造，其特征在于：所述第二芯片具有一第二有源表面相对远离所述第一芯片，所述第二有源表面具有数个第二焊垫通过所述数条导线分别电性连接所述第二接点。
4.如权利要求1所述的无外引脚的芯片堆叠封装构造，其特征在于：所述第二接点的高度相对大于所述第一接点的高度。
5.如权利要求1或4所述的无外引脚的芯片堆叠封装构造，其特征在于：所述第二接点的高度介于所述第一接点的高度与所述第一芯片的高度之间。
6.如权利要求1所述的无外引脚的芯片堆叠封装构造，其特征在于：所述第一接点的横截面尺寸相对小于所述第二接点的横截面尺寸。
7.如权利要求1所述的无外引脚的芯片堆叠封装构造，其特征在于：各二相邻所述第一接点的最小间距相对小于各二相邻所述第二接点的最小间距。
8.如权利要求1所述的无外引脚的芯片堆叠封装构造，其特征在于：所述第一芯片或所述第二芯片的数量为至少二个。
9.一种无外引脚的芯片堆叠封装构造，其特征在于：所述无外引脚的芯片堆叠封装构造包含：
一导线架，具有数个第一接点及数个第二接点，所述第二接点围绕排列在所述第一接点的周围，且所述第二接点的高度相对大于所述第一接点的高度，且所述第一接点的横截面尺寸相对小于所述第二接点的横截面尺寸；
一第一芯片，位于所述第一接点上，且所述第一芯片通过数个凸块分别电性连接于所述第一接点；
一第二芯片，堆叠于所述第一芯片上，且所述第二芯片通过数条导线分别电性连接于所述第二接点；以及
一封装胶体，包覆保护所述第一芯片、第二芯片、凸块、导线及导线架，其中所述封装胶体的一下表面裸露所述第一接点的一下表面及所述第二接点的一下表面。
10.一种无外引脚的芯片堆叠封装构造，其特征在于：所述无外引脚的芯片堆叠封装构造包含：
一导线架，具有数个第一接点及数个第二接点，所述第二接点围绕排列在所述第一接点的周围，其中所述第一接点的横截面尺寸相对小于所述第二接点的横截面尺寸，且各二相邻所述第一接点的最小间距相对小于各二相邻所述第二接点的最小间距；
一第一芯片，位于所述第一接点上，且所述第一芯片通过数个凸块分别电性连接于所述第一接点；
一第二芯片，堆叠于所述第一芯片上，且所述第二芯片通过数条导线分别电性连接于所述第二接点；以及
一封装胶体，包覆保护所述第一芯片、第二芯片、凸块、导线及导线架，其中所述封装胶体的一下表面裸露所述第一接点的一下表面及所述第二接点的一下表面。
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CN106024742A (zh) * 2015-03-25 2016-10-12 三星电子株式会社 半导体芯片、包括其的倒装芯片封装件以及晶圆级封装件

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