CN111739884B - 一种多层芯片堆叠封装结构和多层芯片堆叠封装方法 - Google Patents

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Abstract

本发明提供了一种多层芯片堆叠封装结构和多层芯片堆叠封装方法，涉及芯片封装技术领域，多层芯片堆叠封装结构包括基板、堆叠在基板上的基底芯片组、堆叠在基底芯片组左侧并呈阶梯状向左倾斜的第一堆叠芯片组、堆叠在第一堆叠芯片组上并呈阶梯状向右倾斜的第二堆叠芯片组、堆叠在基底芯片组右侧并呈阶梯状向右倾斜的第三堆叠芯片组、堆叠在第三堆叠芯片组上并呈阶梯状向左倾斜的第四堆叠芯片组、以及堆叠在基底芯片组中部的中间叠层芯片组；其中，第二堆叠芯片组部分堆叠在中间叠层芯片组的左侧，第四堆叠芯片组部分堆叠在中间叠层芯片组的右侧。相较于现有技术，本发明采用新型堆叠结构，结构稳定，且芯片堆叠数量多，并大幅降低封装尺寸。

Description

一种多层芯片堆叠封装结构和多层芯片堆叠封装方法
技术领域
本发明涉及芯片封装技术领域，具体而言，涉及一种多层芯片堆叠封装结构和多层芯片堆叠封装方法 。
背景技术
随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片FOW（flow over wire）叠装技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品(记忆卡/存储卡)，通常拥有2种类型芯片，记忆存储芯片以及芯片，通过叠装方式封装在同一基板unit内。
现有技术中的叠装方式，通常存在产品封装尺寸大、结构不稳定以及难以提升堆叠层数，堆叠数量受限等问题。
发明内容
本发明的目的在于提供一种多层芯片堆叠封装结构，其结构稳定、能够大幅提升堆叠层数和堆叠数量，大大降低了封装尺寸。
本发明的另一目的在于提供一种多层芯片堆叠封装方法，其堆叠结构稳定、能够大幅提升堆叠层数和堆叠数量，大大降低了封装尺寸。
本发明是采用以下的技术方案来实现的。
在一方面，本发明提供了一种多层芯片堆叠封装结构，包括：
基板；
堆叠在所述基板上的基底芯片组；
堆叠在所述基底芯片组左侧并呈阶梯状向左倾斜的第一堆叠芯片组；
堆叠在所述第一堆叠芯片组上并呈阶梯状向右倾斜的第二堆叠芯片组；
堆叠在所述基底芯片组右侧并呈阶梯状向右倾斜的第三堆叠芯片组；
堆叠在所述第三堆叠芯片组上并呈阶梯状向左倾斜的第四堆叠芯片组；
以及堆叠在所述基底芯片组中部的中间叠层芯片组；
其中，所述第二堆叠芯片组部分堆叠在所述中间叠层芯片组的左侧，所述第四堆叠芯片组部分堆叠在所述中间叠层芯片组的右侧。
进一步地，所述中间叠层芯片组包括叠层芯片单元和结构芯片单元，所述叠层芯片单元包括依次垂直堆叠在所述基底芯片组上的多个叠层芯片，所述结构芯片单元堆叠在所述叠层芯片单元上并向左右两侧伸出，所述第二堆叠芯片组部分堆叠在所述结构芯片单元的左侧，所述第四堆叠芯片组部分堆叠在所述结构芯片单元的右侧。
进一步地，所述结构芯片单元包括第一结构芯片、第二结构芯片和第三结构芯片，所述第一结构芯片堆叠于所述叠层芯片单元，所述第二结构芯片和所述第三结构芯片并排堆叠于所述第一结构芯片，且所述第一结构芯片、所述第二结构芯片和所述第三结构芯片形成T字型结构，以使所述第二结构芯片和所述第三结构芯片分别向着左右两侧伸出，所述第二堆叠芯片组部分堆叠在所述第二结构芯片上，所述第四堆叠芯片组部分堆叠在所述第三结构芯片上。
进一步地，每个所述叠层芯片通过两侧的叠层连接线分别与所述第一堆叠芯片组和所述第三堆叠芯片组连接。
进一步地，所述第一堆叠芯片组包括向左以阶梯形式逐层堆叠的多个第一堆叠芯片，每个所述第一堆叠芯片通过第一连接线与相邻的所述第一堆叠芯片或所述基底芯片组电连接；所述第二堆叠芯片组包括向右以阶梯形式逐层堆叠的第二堆叠芯片，每个所述第二堆叠芯片通过第二连接线与相邻的所述第二堆叠芯片或所述第一堆叠芯片电连接，其中一个所述第二堆叠芯片部分堆叠在所述中间叠层芯片组的左侧。
进一步地，所述第三堆叠芯片组包括向右以阶梯形式逐层堆叠的第三堆叠芯片，每个所述第三堆叠芯片通过第三连接线与相邻的所述第三堆叠芯片或所述基底芯片组电连接；所述第四堆叠芯片组包括向左以阶梯形式逐层堆叠的第四堆叠芯片，每个所述第四堆叠芯片通过第四连接线与相邻的所述第四堆叠芯片或所述第三堆叠芯片电连接，其中一个所述第四堆叠芯片部分堆叠在所述中间叠层芯片组的右侧。
进一步地，所述基底芯片组包括控制芯片、第一基底芯片、第二基底芯片和第三基底芯片，所述控制芯片贴设在所述基板上，所述第一基底芯片堆叠在所述控制芯片上，所述第二基底芯片堆叠在所述第一基底芯片的左半侧，所述第三基底芯片堆叠在所述第一基底芯片的右半侧，所述第一堆叠芯片组堆叠在所述第二基底芯片的左半侧，所述第三堆叠芯片组堆叠在所述第三基底芯片的右半侧，所述中间叠层芯片组堆叠在所述第二基底芯片的右半侧和所述第三基底芯片的左半侧。
进一步地，所述基板上设置有凹槽，基底芯片组部分容置在所述凹槽内，所述凹槽内填充有胶水。
进一步地，所述多层芯片堆叠封装结构还包括塑封体，所述塑封体包覆在所述基底芯片组、所述第一堆叠芯片组、所述第二堆叠芯片组、所述第三堆叠芯片组、所述第四堆叠芯片组和所述中间叠层芯片组外。
在另一方面，本发明提供了一种多层芯片堆叠封装方法 ，包括以下步骤：
将基底芯片组堆叠在基板上；
将中间叠层芯片组堆叠在基底芯片组的中部；
将第一堆叠芯片组呈阶梯状向左倾斜堆叠在所述基底芯片组的左侧；
将第二堆叠芯片组呈阶梯状向右倾斜堆叠在所述第一堆叠芯片组上；
将第三堆叠芯片组呈阶梯状向右倾斜堆叠在所述基底芯片组的右侧；
将第四堆叠芯片组呈阶梯状向左倾斜堆叠在所述第三堆叠芯片组上；
其中，所述第二堆叠芯片组部分堆叠在所述中间叠层芯片组的左侧，所述第四堆叠芯片组部分堆叠在所述中间叠层芯片组的右侧。
本发明具有以下有益效果：
本发明提供的一种多层芯片堆叠封装结构，通过采用呈阶梯状向左倾斜的第一堆叠芯片组，并在第一堆叠芯片组上堆叠并呈阶梯状向右倾斜的第二堆叠芯片组，形成左侧错位叠层结构；通过采用呈阶梯状向右倾斜的第三堆叠芯片组，并在第三堆叠芯片组上堆叠并呈阶梯状向左倾斜的第四堆叠芯片组，形成右侧错位叠层结构；再在基底芯片组上堆叠中间叠层芯片组，形成中间叠层结构，且第二堆叠芯片组部分堆叠在中间叠层芯片组的左侧，第四堆叠芯片组部分堆叠在中间叠层芯片组的右侧。通过采用左侧错位叠层结构、中间叠层结构、右侧错位叠层结构相结合，可以实现芯片同时堆叠，其结构更加牢固，能够堆叠更多数量的芯片，避免传统叠层技术中结构不稳定影响产品质量的问题。相较于现有技术，本发明提供的多层芯片堆叠封装结构，新型堆叠结构，结构稳定，提高了堆叠层数，堆叠数量多，大幅降低封装尺寸。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的多层芯片堆叠封装结构的整体结构示意图；
图2为本发明第一实施例提供的多层芯片堆叠封装结构的局部结构示意图；
图3为本发明第二实施例提供的多层芯片堆叠封装方法的步骤框图。
图标：100-多层芯片堆叠封装结构；110-基板；111-凹槽；130-基底芯片组；131-控制芯片；133-第一基底芯片；135-第二基底芯片；137-第三基底芯片；140-塑封体；150-第一堆叠芯片组；151-第一堆叠芯片；153-第一连接线；160-第二堆叠芯片组；161-第二堆叠芯片；163-第二连接线；170-第三堆叠芯片组；171-第三堆叠芯片；173-第三连接线；180-第四堆叠芯片组；181-第四堆叠芯片；183-第四连接线；190-中间叠层芯片组；191-中间叠层芯片；193-第一结构芯片；195-第二结构芯片；197-第三结构芯片；199-叠层连接线。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在现有技术中，经发明人调研发现，通常有以下几种芯片堆叠方法，1、采用现有的stack-die技术，芯片倾斜贴装，芯片越叠越高时，顶层芯片打线越长越难以控制，容易造成打线不稳定（桥接/断线），以及产品封装尺寸大等问题。2、采用现有FOW叠装技术，通过FOW（线上流通）膜进行叠装，芯片叠装后，芯片打线到顶端叠装芯片时，打线越长越难以控制，容易造成打线不稳定（桥接/断线），以及产品封装尺寸大的问题。3、采用现有错位叠层封装技术，芯片左右倾斜贴装，芯片越叠越高时，左右芯片倾斜度就越大，芯片底层结构就越不稳定，从而导致堆叠芯片结构塌陷/倒塌，产品损坏。
也就是说，现有技术中采用FOW叠装技术/stack-die技术会导致产品封装尺寸大，单位体积内的堆叠芯片数量较少，同时打线不稳定，而采用错位叠层封装技术，则容易导致堆叠结构不稳定，甚至影响封装质量。本发明提供的多层芯片堆叠封装结构，能够解决上述问题，其堆叠数量多、封装尺寸小，同时结构稳定，不易损坏，产品质量好、良率高。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例中的特征可以相互组合。
第一实施例
结合参见图1和图2，本实施例提供了一种多层芯片堆叠封装结构100，其通过采用左侧错位叠层结构、中间叠层结构、右侧错位叠层结构相结合，可以实现芯片同时堆叠，其结构更加牢固，能够堆叠更多数量的芯片，避免传统叠层技术中结构不稳定影响产品质量的问题。
本实施例提供的多层芯片堆叠封装结构100，包括基板110、堆叠在基板110上的基底芯片组130、堆叠在基底芯片组130左侧并呈阶梯状向左倾斜的第一堆叠芯片组150、堆叠在第一堆叠芯片组150上并呈阶梯状向右倾斜的第二堆叠芯片组160、堆叠在基底芯片组130右侧并呈阶梯状向右倾斜的第三堆叠芯片组170、堆叠在第三堆叠芯片组170上并呈阶梯状向左倾斜的第四堆叠芯片组180、以及堆叠在基底芯片组130中部的中间叠层芯片组190；其中，第二堆叠芯片组160部分堆叠在中间叠层芯片组190的左侧，第四堆叠芯片组180部分堆叠在中间叠层芯片组190的右侧。
在本实施例中，基底芯片组130、第一堆叠芯片组150、第二堆叠芯片组160、第三堆叠芯片组170、第四堆叠芯片组180和中间叠层芯片组190均由至少两个子芯片组成，通过采用左侧错位叠层结构、中间叠层结构、右侧错位叠层结构相结合，可以实现多个芯片同时堆叠，同时互相搭接，其结构更加牢固，能够堆叠更多数量的芯片，并且避免了传统叠层技术中结构不稳定影响产品质量的问题。相较于现有技术，在相同堆叠数量的情况下，本实施例提供的封装结构的封装尺寸更小，在相同的封装尺寸的情况下，本实施例提供的封装结构能够堆叠更多芯片。
在本实施例中，多层芯片堆叠封装结构100还包括塑封体140，塑封体140包覆在基底芯片组130、第一堆叠芯片组150、第二堆叠芯片组160、第三堆叠芯片组170、第四堆叠芯片组180和中间叠层芯片组190外。具体地，通过塑封体140，将堆叠好的芯片保护起来，通过设置塑封体140，能够有效地保护堆叠结构，并且提供稳定的支撑，方便后续封装动作。
需要说明的是，本实施例中所提及的左侧、右侧，均是指图示中的左侧、右侧，其表示的一种相对方向，并不表示其绝对方向，而向左倾斜，指的是第一堆叠芯片组150或第四堆叠芯片组180形成的阶梯状结构向左侧倾斜设置，向右倾斜，指的是第二堆叠芯片组160或第三堆叠芯片组170形成的阶梯状结构向右侧倾斜设置。
在本实施例中，基板110上设置有凹槽111，基底芯片组130部分容置在凹槽111内，凹槽111内填充有胶水。通过将部分基底芯片组130放置于基板110上的凹槽111内，可以使得整个芯片结构下沉，有效减小了芯片的打线距离，解决传统叠层工艺容易造成打线不稳定的问题，提高产品良率。
需要说明的是，本实施例中所提及的堆叠过程，在实际堆叠时均是通过FOW膜进行贴装，保证结构的稳定性。当然，也可以通过银浆或耐热胶等其他方式进行贴装，但凡是能够实现芯片之间相互贴合并固定的贴装方式均在本发明的保护范围之内。
中间叠层芯片组190包括叠层芯片单元和结构芯片单元，叠层芯片单元包括依次垂直堆叠在基底芯片组130上的多个中间叠层芯片191，结构芯片单元堆叠在叠层芯片单元上并向左右两侧伸出，第二堆叠芯片组160部分堆叠在结构芯片单元的左侧，第四堆叠芯片组180部分堆叠在结构芯片单元的右侧。
在本实施例中，叠层芯片单元设置在第一堆叠芯片组150和第三堆叠芯片组170之间，多个中间叠层芯片191逐层堆叠，并向上垂直堆叠，从而形成叠层结构，结构芯片单元堆叠在最顶部的叠层芯片上。需要说明的是，此处结构芯片单元相较于基板110的高度大于第一堆叠芯片组150和第三堆叠芯片组170相较于基板110的高度，从而能够使得第二堆叠芯片组160和第四堆叠芯片组180能够部分堆叠在结构芯片单元的左右两侧，通过结构芯片单元实现对第二堆叠芯片组160和第四堆叠芯片组180的支撑和限位。
结构芯片单元包括第一结构芯片193、第二结构芯片195和第三结构芯片197，第一结构芯片193堆叠于叠层芯片单元，第二结构芯片195和第三结构芯片197并排堆叠于第一结构芯片193，且第一结构芯片193、第二结构芯片195和第三结构芯片197形成T字型结构，以使第二结构芯片195和第三结构芯片197分别向着左右两侧伸出，第二堆叠芯片组160部分堆叠在第二结构芯片195上，第四堆叠芯片组180部分堆叠在第三结构芯片197上。
需要说明的是，本实施例中第一结构芯片193、第二结构芯片195和第三结构芯片197形成T字型结构，指的是第二结构芯片195堆叠在第一结构芯片193的左侧，并向左伸出，第三结构芯片197堆叠在第二结构芯片195的右侧，并向右伸出，从而形成大致呈T型的整体结构。
在本实施例中，第一结构芯片193、第二结构芯片195和第三结构芯片197均为dummy芯片，其仅仅起到结构支撑的作用，与其他芯片并未有电气连接，当然，在其他较佳的实施例中，此处结构芯片也可以采用与叠层芯片相同的芯片，其具体电气连接结构在此不过多描述。
在本实施例中，每个中间叠层芯片191通过两侧的叠层连接线199分别与第一堆叠芯片组150和第三堆叠芯片组170连接。
需要说明的是，本实施例中第二结构芯片195和第三结构芯片197分别承载了部分第二堆叠芯片组160和部分第四堆叠芯片组180，并通过第一结构芯片193将承载力施加在中间叠层芯片191上，其中第一结构芯片193、第二结构芯片195和第三结构芯片197共同形成T字型结构，增加了错位芯片底层的底部结构，实现了第二堆叠芯片组160和第四堆叠芯片组180上更多芯片向上堆叠。
在本发明其他较佳的实施例中，为了保证T字型结构的稳定性，可在第二结构芯片195和第三结构芯片197上在堆叠一顶部结构芯片，顶部结构芯片分别堆叠在第二结构芯片195的右侧和第三结构芯片197的左侧，使得T字型结构受力更加均匀、稳固。
第一堆叠芯片组150包括向左以阶梯形式逐层堆叠的多个第一堆叠芯片151，每个第一堆叠芯片151通过第一连接线153与相邻的第一堆叠芯片151或基底芯片组130电连接。具体地，底部的第一堆叠芯片151通过第一连接线153与基底芯片组130电连接，其他第一堆叠芯片151均通过第一连接线153与下一层的第一堆叠芯片151电连接。
第二堆叠芯片组160包括向右以阶梯形式逐层堆叠的第二堆叠芯片161，每个第二堆叠芯片161通过第二连接线163与相邻的第二堆叠芯片161或第一堆叠芯片151电连接，其中一个第二堆叠芯片161部分堆叠在中间叠层芯片组190的左侧。具体地，底部的第二堆叠芯片161通过第二连接线163与顶部的第一堆叠芯片151电连接，其他第二堆叠芯片161通过第二连接线163与下一层的第二堆叠芯片161电连接，同时位于中间层的一个第二堆叠芯片161的右侧堆叠在第二结构芯片195的左侧。
第三堆叠芯片组170包括向右以阶梯形式逐层堆叠的多个第三堆叠芯片171，每个第三堆叠芯片171通过第三连接线173与相邻的第三堆叠芯片171或基底芯片组130电连接。具体地，底部的第三堆叠芯片171通过第三连接线173与基底芯片组130电连接，其他第三堆叠芯片171均通过第三连接线173与下一层的第三堆叠芯片171电连接。
第四堆叠芯片组180包括向左以阶梯形式逐层堆叠的多个第四堆叠芯片181，每个第四堆叠芯片181通过第四连接线183与相邻的第四堆叠芯片181或第三堆叠芯片171电连接，其中一个第四堆叠芯片181部分堆叠在中间叠层芯片组190的右侧。具体地，底部的第四堆叠芯片181通过第四连接线183与顶部的第三堆叠芯片171电连接，其他第四堆叠芯片181通过第四连接线183与下一层的第四对赌芯片电连接，同时位于中间层的一个第四堆叠芯片181的左侧堆叠在第三结构芯片197的右侧。
具体地，本实施例中的中间叠层芯片191的层数与第一堆叠芯片151和第三堆叠芯片171的层数相同，从而能够使得中间层的第二堆叠芯片161和中间层的第四堆叠芯片181能够分别堆叠在第二结构芯片195和第三结构芯片197上。此外，中部及顶侧的中间叠层芯片191两侧的叠层连接线199分别与下一层的第一堆叠芯片151或第三堆叠芯片171连接，底侧的中间叠层芯片191两侧的叠层连接线199与基地芯片组连接。
需要说明的是，本实施例中多个第一堆叠芯片151向左以阶梯形式逐层递增，指的是底部的第一堆叠芯片151堆叠在基底芯片组130的左侧，其他第一堆叠芯片151均堆叠在下一层的第一堆叠芯片151的左侧，使得整体向左倾斜，且在右侧形成阶梯状结构。第二堆叠芯片161、第三堆叠芯片171以及第四堆叠芯片181形成的阶梯状结构与第一堆叠芯片151的结构原理类似。
基底芯片组130包括控制芯片131、第一基底芯片133、第二基底芯片135和第三基底芯片137，控制芯片131贴设在基板110上，第一基底芯片133堆叠在控制芯片131上，第二基底芯片135堆叠在第一基底芯片133的左半侧，第三基底芯片137堆叠在第一基底芯片133的右半侧，第一堆叠芯片组150堆叠在第二基底芯片135的左半侧，第三堆叠芯片组170堆叠在第三基底芯片137的右半侧，中间叠层芯片组190堆叠在第二基底芯片135的右半侧和第三基底芯片137的左半侧。
在本实施例中，控制芯片131、第一基底芯片133、第二基底芯片135和第三基底芯片137均通过连接线与基板110相连，实现电气连接，此外，第二基底芯片135和第三基底芯片137还通过连接线与第一基底芯片133连接，使得第二基底芯片135和第三基底芯片137与第一基底芯片133电连接。
需要说明的是，本实施例中所提及的连接线，指的是常规的键合线，例如金线、铜线或合金线。
在本实施例中，控制芯片131贴装在凹槽111的底壁上，第一基底芯片133堆叠在控制芯片131上，且第一基底芯片133的高度与凹槽111的深度相当，使得第一基底芯片133与凹槽111周围的基板110表面相平齐，第二基底芯片135的右侧底部堆叠在第一基底芯片133的左侧，第二基底芯片135的左侧底部堆叠在凹槽111左侧的基板110表面，第三基底芯片137的左侧底部堆叠在第一基底芯片133的右侧，第三基底芯片137的右侧底部堆叠在凹槽111右侧的基板110表面。
在本实施例中，凹槽111内填充有胶水，并形成胶层，胶层的厚度与凹槽111的深度相同，从而使得胶层与凹槽111四周的基板110的表面相平齐，在叠装时，第二基底芯片135和第三基底芯片137的底部也能够抵持在胶层上，胶层也能起到一定的承载作用。
需要说明的是，在本实施例中，第一基底芯片133、第二基底芯片135、第三基底芯片137、第一堆叠芯片151、第二堆叠芯片161、第三堆叠芯片171、第四堆叠芯片181以及中间叠层芯片191，均为存储芯片，通过整个堆叠结构以增加堆叠数量，或者降低堆叠高度，进而降低了封装尺寸，减少产品封装流程，从而减小封装材料，减小封装成本。当然，此处上述芯片也可以是其他类型的芯片，例如处理器或者LED芯片等，在此不作具体限定。
还需要说明的是，本实施例中第一堆叠芯片151、第二堆叠芯片161、第三堆叠芯片171、第四堆叠芯片181以及中间叠层芯片191的堆叠层数可以根据实际需求进行设定，本实施例图示仅仅是举例说明，对数量并不起到限定作用。
综上所述，本实施例提供了一种多层芯片堆叠结构，其结构稳定，能够大幅提升堆叠数量，降低封装尺寸，并且有效减小芯片打线距离，解决传统叠层工艺容易造成打线不稳定（桥接/断线）问题，提高产品良率，可以实现芯片同时堆叠，减少产品封装流程，从而减小封装材料，减小封装成本。
第二实施例
参见图3，本实施例提供了一种多层芯片堆叠封装方法 ，用于成型如第一实施例提供的多层芯片堆叠结构，该方法包括以下步骤：
S1：将基底芯片组130堆叠在基板110上。
具体地，基底芯片组130包括控制芯片131、第一基底芯片133、第二基底芯片135和第三基底芯片137，利用FOW膜，将控制芯片131贴装在基板110上的凹槽111的底壁上，减小芯片打线距离，同时利用FOW膜，贴装在控制芯片131上，达到芯片堆叠，其堆叠高度与基板110凹槽111的深度一致。再将第二基底芯片135、第三基底芯片137堆叠在第一基底芯片133上。
在堆叠基底芯片组130的过程中穿插打线、点胶、烘烤等操作，具体可参见后续说明。
S2：将第一堆叠芯片组150呈阶梯状向左倾斜堆叠在基底芯片组130的左侧。
具体地，第一堆叠芯片组150包括多个第一堆叠芯片151，利用FOW膜，将多个第一堆叠芯片151呈阶梯状向左倾斜堆叠在第二基底芯片135的左侧，再完成打线、烘烤等操作。
S3：将第三堆叠芯片组170呈阶梯状向右倾斜堆叠在基底芯片组130的右侧。
具体地，第三堆叠芯片组170包括多个第三堆叠芯片171，利用FOW膜，将多个第三堆叠芯片171呈阶梯状向右堆叠在第三基底芯片137的右侧，再完成打线、烘烤等操作。
S4：将中间叠层芯片组190堆叠在基底芯片组130的中部。
具体地，中间叠层芯片组190包括叠层芯片单元和结构芯片单元，叠层芯片单元包括多个中间叠层芯片191，结构芯片单元包括第一结构芯片193、第二结构芯片195和第三结构芯片197，利用FOW膜，将多个叠层芯片逐层堆叠在第一基底芯片133的右侧和第二基底芯片135的左侧，再将第一结构芯片193堆叠在顶部的中间叠层芯片191上，最后将第二结构芯片195和第三结构芯片197分别堆叠在第一结构芯片193的左侧和第一结构芯片193的右侧。
在堆叠中间叠层芯片组190的过程中，穿插着打线、烘烤等操作，具体可参见后续说明。
S5：将第二堆叠芯片组160呈阶梯状向右倾斜堆叠在第一堆叠芯片组150上。
具体地，第二堆叠芯片组160包括多个第二堆叠芯片161，利用FOW膜，将多个第二堆叠芯片161呈阶梯状向右堆叠在顶层的第一堆叠芯片151的右侧，且将中间层的第二堆叠芯片161堆叠在第二结构芯片195的左侧，再完成打线、烘烤等操作。
S6：将第四堆叠芯片组180呈阶梯状向左倾斜堆叠在第三堆叠芯片组170上。
具体地，第四堆叠芯片组180包括多个第四堆叠芯片181，利用FOW膜，将多个第四堆叠芯片181呈阶梯状向左堆叠在顶层的第三堆叠芯片171的左侧，且将中间层的第四堆叠芯片181堆叠在第三结构芯片197的右侧，再完成打线、烘烤等操作。
需要说明的是，第二堆叠芯片组160部分堆叠在中间叠层芯片组190的左侧，第四堆叠芯片组180部分堆叠在中间叠层芯片组190的右侧。具体地，中间层的第二堆叠芯片161堆叠在第二结构芯片195的左侧，中间层的第四堆叠芯片181堆叠在第三结构芯片197的右侧。
值得注意的是，本实施例中第一基底芯片133、第二基底芯片135、第三基底芯片137、第一堆叠芯片151、第二堆叠芯片161、第三堆叠芯片171、第四堆叠芯片181以及中间叠层芯片191，均为存储芯片，在实际堆叠上述存储芯片时，步骤S2、S3和S4可同时进行，也可以先后进行，其并无实际顺序之分，具体可参照下面对整个堆叠过程进行的详细描述。
本实施例提供的多层芯片堆叠封装方法 ，在实际操作时，包括wafer切割-贴装控制芯片131-烘烤-打线-贴装第一基底芯片133-打线-点胶-烘烤-贴装第二基底芯片135、第三基底芯片137、多个第一堆叠芯片151和多个第二堆叠芯片161--烘烤-打线-贴装中间叠层芯片191-烘烤-打线-贴装第一结构芯片193、第二结构芯片195和第三结构芯片197-贴装多个第二堆叠芯片161和多个第四堆叠芯片181-烘烤-打线-塑封-印字-切割-package步骤，具体如下。
1.wafer切割：利用激光/金刚石将整片wafer沿着切割道切割成单颗，芯片背面贴有FOW膜。
2.贴装芯片：利用FOW膜，将控制芯片131贴装在基板110上的凹槽111底侧表面上，减小芯片打线距离。
3.烘烤：通过烘烤方式，将FOW膜固化，达到控制芯片131固定在基板110上的凹槽111的底侧表面的目的。
4.打线：利用铜线/合金线/金线，通过打线方式达到芯片与基板110线路相连。
5.贴装第一基底芯片133：将FOW膜芯片，堆叠在控制芯片131上，达到芯片堆叠，其堆叠高度需要与基板110上的凹槽111高度一致。
6.打线：利用铜线/合金线/金线，通过打线方式达到第一基底芯片133与基板110线路相连。
7.点胶：在基板110的凹槽111内填充胶水，实现胶水面与凹槽111四周的基板110表面一致，完成贴装水平面。
8.烘烤：通过烘烤方式，固化胶水，实现保护线弧以及完成贴装水平面。
9.贴装第二基底芯片135、第三基底芯片137、多个第一堆叠芯片151和多个第二堆叠芯片161：利用FOW膜贴装第二基底芯片135和多个第一堆叠芯片151，其中第二基底芯片135贴装在第一基底芯片133左侧，多个第一堆叠芯片151左侧贴装，实现左侧错位叠层，以及利用FOW膜贴装第三基底芯片137和多个第二堆叠芯片161，其中第三基底芯片137贴装在第一基底芯片133右侧，多个第二堆叠芯片161右侧贴装，实现右侧错位叠层。再将底侧的中间叠层芯片191贴装在第二基底芯片135和第三基底芯片137上。
10.烘烤：通过烘烤方式，芯片底部FOW膜固化，达到芯片固定在芯片表面。
11.打线：利用铜线/合金线/金线，通过打线方式达到各芯片线路相连。
12.贴装中部的中间叠层芯片191：利用FOW膜将中部的中间叠层芯片191贴装在底侧的中间叠层芯片191上面，实现FOW芯片中间叠层。
13.烘烤：通过烘烤方式，芯片底部FOW膜固化，达到芯片固定在芯片表面。
14.打线：用铜线/合金线/金线，通过打线方式达到芯片线路相连。
15.贴装顶侧的中间叠层芯片191：利用FOW膜将顶侧的中间叠层芯片191贴装在中部的中间叠层芯片191的上面，实现FOW芯片中间叠层。
16.烘烤：通过烘烤方式，芯片底部FOW膜固化，达到芯片固定在芯片表面。
17.打线：用铜线/合金线/金线，通过打线方式达到芯片线路相连。
18.贴装dummy芯片：利用FOW膜，将第一结构芯片193、第二结构芯片195和第三结构芯片197贴装在顶侧的中间叠层芯片191上面，实现T字形结构，增加错位芯片叠层底部结构。
19.贴装多个第二堆叠芯片161和多个第四堆叠芯片181：利用FOW膜贴装多个第二堆叠芯片161，贴装在顶侧的第一堆叠芯片151右侧，实现右侧错位叠层，以及利用FOW膜贴装芯片多个第四堆叠芯片181，贴装在顶侧的第三堆叠芯片171左侧，实现左侧错位叠层。
20.烘烤：通过烘烤方式，芯片底部FOW膜固化，达到芯片固定在芯片表面。
21.打线：用铜线/合金线/金线，通过打线方式达到芯片线路相连。
22.塑封：使用塑封料，将堆叠好的芯片保护起来。
23.印字：利用laser将所需要的字符刻在塑封体140表面。
24.切割：利用切割刀，将塑封好的产品，切成单颗。
25.package：将切割好的单颗产品放入Tray托盘中，打包出库。
本实施例提供了一种多层芯片堆叠封装方法 ，通过将控制芯片131放置于基板110底部凹槽111内，可以有效减小芯片打线距离，解决传统叠层工艺容易造成打线不稳定（桥接/断线）问题，提高产品良率；通过采用左侧错位叠层结构、中间叠层结构、右侧错位叠层结构相结合，可以实现芯片同时堆叠，其结构更加牢固，避免传统叠层技术中，叠层芯片左右倾斜贴装，芯片越叠越高时，左右芯片倾斜度就越大，芯片底层结构就越不稳定，从而导致堆叠芯片结构塌陷/倒塌，产品损坏的问题，提高产品良率以及叠层数；通过采用dummy芯片结构组成T字结构，其功能为增加错位芯片叠层底部结构，实现更多芯片向上堆叠，采用新型堆叠结构，可以实现芯片同时堆叠，减少产品封装流程，从而减小封装材料，减小封装成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种多层芯片堆叠封装结构，其特征在于，包括：
基板；
堆叠在所述基板上的基底芯片组；
堆叠在所述基底芯片组左侧并呈阶梯状向左倾斜的第一堆叠芯片组；
堆叠在所述第一堆叠芯片组上并呈阶梯状向右倾斜的第二堆叠芯片组；
堆叠在所述基底芯片组右侧并呈阶梯状向右倾斜的第三堆叠芯片组；
堆叠在所述第三堆叠芯片组上并呈阶梯状向左倾斜的第四堆叠芯片组；
以及堆叠在所述基底芯片组中部的中间叠层芯片组；
其中，所述第二堆叠芯片组部分堆叠在所述中间叠层芯片组的左侧，所述第四堆叠芯片组部分堆叠在所述中间叠层芯片组的右侧。
2.根据权利要求1所述的多层芯片堆叠封装结构，其特征在于，所述中间叠层芯片组包括叠层芯片单元和结构芯片单元，所述叠层芯片单元包括依次垂直堆叠在所述基底芯片组上的多个中间叠层芯片，所述结构芯片单元堆叠在所述叠层芯片单元上并向两侧伸出，所述第二堆叠芯片组部分堆叠在所述结构芯片单元的左侧，所述第四堆叠芯片组部分堆叠在所述结构芯片单元的右侧。
3.根据权利要求2所述的多层芯片堆叠封装结构，其特征在于，所述结构芯片单元包括第一结构芯片、第二结构芯片和第三结构芯片，所述第一结构芯片堆叠于所述叠层芯片单元之上，所述第二结构芯片和所述第三结构芯片并排堆叠于所述第一结构芯片之上，且所述第一结构芯片、所述第二结构芯片和所述第三结构芯片形成T字型结构，以使所述第二结构芯片和所述第三结构芯片分别向着两侧伸出，所述第二堆叠芯片组部分堆叠在所述第二结构芯片上，所述第四堆叠芯片组部分堆叠在所述第三结构芯片上。
4.根据权利要求2所述的多层芯片堆叠封装结构，其特征在于，每个所述叠层芯片通过两侧的叠层连接线分别与所述第一堆叠芯片组和所述第三堆叠芯片组连接。
5.根据权利要求1所述的多层芯片堆叠封装结构，其特征在于，所述第一堆叠芯片组包括向左以阶梯形式逐层堆叠的多个第一堆叠芯片，每个所述第一堆叠芯片通过第一连接线与相邻的所述第一堆叠芯片或所述基底芯片组电连接；所述第二堆叠芯片组包括向右以阶梯形式逐层堆叠的多个第二堆叠芯片，每个所述第二堆叠芯片通过第二连接线与相邻的所述第二堆叠芯片或所述第一堆叠芯片电连接，其中一个所述第二堆叠芯片部分堆叠在所述中间叠层芯片组的左侧。
6.根据权利要求1或4所述的多层芯片堆叠封装结构，其特征在于，所述第三堆叠芯片组包括向右以阶梯形式逐层堆叠的多个第三堆叠芯片，每个所述第三堆叠芯片通过第三连接线与相邻的所述第三堆叠芯片或所述基底芯片组电连接；所述第四堆叠芯片组包括向左以阶梯形式逐层堆叠的多个第四堆叠芯片，每个所述第四堆叠芯片通过第四连接线与相邻的所述第四堆叠芯片或所述第三堆叠芯片电连接，其中一个所述第四堆叠芯片部分堆叠在所述中间叠层芯片组的右侧。
7.根据权利要求1所述的多层芯片堆叠封装结构，其特征在于，所述基底芯片组包括控制芯片、第一基底芯片、第二基底芯片和第三基底芯片，所述控制芯片贴设在所述基板上，所述第一基底芯片堆叠在所述控制芯片上，所述第二基底芯片堆叠在所述第一基底芯片的左半侧，所述第三基底芯片堆叠在所述第一基底芯片的右半侧，所述第一堆叠芯片组堆叠在所述第二基底芯片的左半侧，所述第三堆叠芯片组堆叠在所述第三基底芯片的右半侧，所述中间叠层芯片组堆叠在所述第二基底芯片的右半侧和所述第三基底芯片的左半侧。
8.根据权利要求1所述的多层芯片堆叠封装结构，其特征在于，所述基板上设置有凹槽，基底芯片组部分容置在所述凹槽内，所述凹槽内填充有胶水。
9.根据权利要求1所述的多层芯片堆叠封装结构，其特征在于，所述多层芯片堆叠封装结构还包括塑封体，所述塑封体包覆在所述基底芯片组、所述第一堆叠芯片组、所述第二堆叠芯片组、所述第三堆叠芯片组、所述第四堆叠芯片组和所述中间叠层芯片组外。
10.一种多层芯片堆叠封装方法 ，其特征在于，包括以下步骤：
将基底芯片组堆叠在基板上；
将中间叠层芯片组堆叠在基底芯片组的中部；
将第一堆叠芯片组呈阶梯状向左倾斜堆叠在所述基底芯片组的左侧；
将第二堆叠芯片组呈阶梯状向右倾斜堆叠在所述第一堆叠芯片组上；
将第三堆叠芯片组呈阶梯状向右倾斜堆叠在所述基底芯片组的右侧；
将第四堆叠芯片组呈阶梯状向左倾斜堆叠在所述第三堆叠芯片组上；
其中，所述第二堆叠芯片组部分堆叠在所述中间叠层芯片组的左侧，所述第四堆叠芯片组部分堆叠在所述中间叠层芯片组的右侧。
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