CN113725093A - 一种基板设有凹槽的封装器件及其封装方法 - Google Patents

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Abstract

本发明属于半导体封装技术领域,具体涉及一种基板设有凹槽的封装器件及其封装方法,一种基板设有凹槽的封装方法,包括以下步骤:选择基板,并在其芯片设置区域设置凹槽;在凹槽底部设置保护胶带;在保护胶带上方堆叠若干层芯片。一种基板设有凹槽的封装器件,包括:基板、保护胶带、若干芯片、金线,所述基板的芯片设置区域设有凹槽,凹槽最底层设有保护胶带,保护胶带上方设有若干芯片,相邻芯片之间和最底层芯片与基板之间通过金线相连。通过在基板芯片设置区域增加凹槽,芯片贴凹槽区域,可以增加芯片堆叠层数,增大产品容量;且多个芯片贴基板凹槽区域设置,产品整体厚度不变情况下,解决了基板太薄导致封装过程中的翘曲的问题。

Description

一种基板设有凹槽的封装器件及其封装方法
技术领域
本发明属于半导体封装技术领域,具体涉及一种基板设有凹槽的封装器件及其封装方法。
背景技术
随着内存(Memory)产品要求越来越薄,产品容量大,堆叠芯片层数多,基板平面空间多叠芯没更多空间放置,同时如今基板设计太薄在封装过程中容易出现翘曲。
发明内容
本发明的目的是提供一种基板设有凹槽的封装器件及其封装方法,以解决堆叠芯片层数无处放置的技术问题。
为解决上述技术问题,本发明采用如下技术方案:
一种基板设有凹槽的封装方法,包括以下步骤:
选择基板,并在其芯片设置区域设置凹槽;
在凹槽底部设置保护胶带;
在保护胶带上方堆叠若干层芯片。
本发明的进一步改进在于:所述若干层芯片从下往上堆叠时向同一方向偏移,露出各芯片管脚。
本发明的进一步改进在于:所述保护胶带为晶片粘结薄膜。
本发明的进一步改进在于:所述芯片最底层为第一芯片,所述第一芯片与凹槽内侧壁之间存在相同宽度的缝隙。
本发明的进一步改进在于:相邻芯片之间和最底层芯片与基板之间都通过导电信号线连接。
本发明的进一步改进在于:所述导电信号线为金线。
本发明的进一步改进在于:所述基板凹槽深度为芯片与保护胶带厚度的和。
一种基板设有凹槽的封装器件,包括:基板、保护胶带、若干芯片、金线;
所述基板的芯片设置区域设有凹槽,凹槽最底层设有保护胶带,保护胶带上方设有若干层芯片;
所述若干层芯片错位设置,露出各芯片管脚;
相邻芯片的管脚之间和最底层芯片管脚与基板之间均通过金线相连。
与现有技术相比,本发明的有益效果如下:
1、在基板芯片设置区域增加凹槽,芯片贴凹槽区域,可以增加芯片堆叠层数,增大产品容量;
2、多个芯片贴基板凹槽区域设置,产品整体厚度不变情况下,解决了基板太薄导致封装过程中的翘曲的问题;
3、采用晶体粘接薄膜使提高导电与导热性。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1为本发明一种基板设有凹槽的封装器件结构示意图。
图中:1、第一芯片;2、金线;3、第二芯片;4、保护胶带;5、基板;6、凹槽。
具体实施方式
下面将参考附图并结合实施例来详细说明本发明。需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
以下详细说明均是示例性的说明,旨在对本发明提供进一步的详细说明。除非另有指明,本发明所采用的所有技术术语与本发明所属领域的一般技术人员的通常理解的含义相同。本发明所使用的术语仅是为了描述具体实施方式,而并非意图限制根据本发明的示例性实施方式。
实施例1
如图1所述,堆叠了两块芯片,一种基板设有凹槽6的封装方法,包括以下步骤:
选择基板5,并在其芯片设置区域设置凹槽6;
在凹槽6底部设置保护胶带;
在保护胶带上方堆叠芯片。
芯片从下往上堆叠时向同一方向偏移,露出芯片管脚。
保护胶带为晶片粘结薄膜。
在保护胶带4上方设置第二芯片3,在第二芯片3上方偏右的位置设置第一芯片1;
芯片与凹槽6内侧壁之间存在相同宽度的缝隙。
本实施例中凹槽6内壁到芯片边缘的距离均为100um。
相邻芯片之间和最底层芯片与基板5之间都通过导电信号线连接。
所述导电信号线为金线2。
所述凹槽6深度为芯片与保护胶带厚度的和。
实施例2
一种基板设有凹槽6的封装器件,基于实施例1所述方法制作,包括:基板5、保护胶带、若干芯片、金线2,所述基板5芯片设置区域设有凹槽6,凹槽6最底层设有保护胶带,保护胶带上方设有若干芯片,相邻芯片之间和最底层芯片与基板5之间通过金线2相连。
由技术常识可知,本发明可以通过其它的不脱离其精神实质或必要特征的实施方案来实现。因此,上述公开的实施方案,就各方面而言,都只是举例说明,并不是仅有的。所有在本发明范围内或在等同于本发明的范围内的改变均被本发明包含。
最后应当说明的是:以上实施例仅用以说明本发明的技术方案而非对其限制,尽管参照上述实施例对本发明进行了详细的说明,所属领域的普通技术人员应当理解:依然可以对本发明的具体实施方式进行修改或者等同替换,而未脱离本发明精神和范围的任何修改或者等同替换,其均应涵盖在本发明的权利要求保护范围之内。

Claims (8)

1.一种基板设有凹槽的封装方法,其特征在于,包括以下步骤:
选择基板(5),并在其芯片设置区域设置凹槽(6);
在凹槽(6)底部设置保护胶带(4);
在保护胶带(4)上方堆叠若干层芯片。
2.基于权利要求1所述的一种基板设有凹槽的封装方法,其特征在于,所述若干层芯片从下往上堆叠时向同一方向偏移,露出各芯片管脚。
3.基于权利要求1所述的一种基板设有凹槽的封装方法,其特征在于,所述保护胶带(4)为晶片粘结薄膜。
4.基于权利要求1所述的一种基板设有凹槽的封装方法,其特征在于,所述芯片最底层为第一芯片(3),所述第一芯片(3)与凹槽(6)内侧壁之间存在相同宽度的缝隙。
5.基于权利要求1所述的一种基板设有凹槽的封装方法,其特征在于,相邻芯片之间和最底层芯片与基板(5)之间都通过导电信号线连接。
6.基于权利要求5所述的一种基板设有凹槽的封装方法,其特征在于,所述导电信号线为金线(2)。
7.基于权利要求1所述的一种基板设有凹槽的封装方法,其特征在于,所述凹槽(6)深度为芯片与保护胶带厚度的和。
8.一种基板设有凹槽的封装器件,其特征在于,包括:基板(5)、保护胶带(4)、若干芯片、金线(2);
所述基板(5)的芯片设置区域设有凹槽(6),凹槽(6)最底层设有保护胶带(4),保护胶带(4)上方设有若干层芯片;
所述若干层芯片错位设置,露出各芯片管脚;
相邻芯片的管脚之间和最底层芯片管脚与基板(5)之间均通过金线(2)相连。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120049365A1 (en) * 2010-08-25 2012-03-01 Ko Jun-Young Semiconductor package
CN204102862U (zh) * 2014-08-01 2015-01-14 深圳市兴森快捷电路科技股份有限公司 一种基于腔体技术多芯片叠加封装装置
WO2019066991A1 (en) * 2017-09-30 2019-04-04 Intel Corporation INTEGRATED CIRCUIT BOARD STACK FOR IMPROVED ELECTRICAL FUNCTIONALITY AND TESTING
CN111739884A (zh) * 2020-05-14 2020-10-02 甬矽电子(宁波)股份有限公司 一种多层芯片堆叠封装结构和多层芯片堆叠封装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120049365A1 (en) * 2010-08-25 2012-03-01 Ko Jun-Young Semiconductor package
CN204102862U (zh) * 2014-08-01 2015-01-14 深圳市兴森快捷电路科技股份有限公司 一种基于腔体技术多芯片叠加封装装置
WO2019066991A1 (en) * 2017-09-30 2019-04-04 Intel Corporation INTEGRATED CIRCUIT BOARD STACK FOR IMPROVED ELECTRICAL FUNCTIONALITY AND TESTING
CN111739884A (zh) * 2020-05-14 2020-10-02 甬矽电子(宁波)股份有限公司 一种多层芯片堆叠封装结构和多层芯片堆叠封装方法

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