KR101996135B1 - 반도체 소자 - Google Patents

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헴 타키아르
구르샤란 싱
씨씨 랴오
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Abstract

본 기술은 반도체 소자에 관한 것이다. 상기 반도체 소자는 복수개의 다이로서, 상하로 적층되고, 복수개의 다이의 각각은 제1 메인 표면과 제1 메인 표면상의 IO 도전 패턴을 포함하며, IO 도전 패턴은 실질적으로 제1 메인 표면에 수직한는 보조 표면에 연장되어, 보조 표면의 적어도 하나의 IO 전기적 콘택트를 형성하도록 하고, 복수개의 다이는 나란히 놓여져, 모든 다이의 대응되는 보조 표면이 서로 실질적으로 동일 평면이 되도록 하여, 공통된 평탄 측벽을 형성하는 복수개의 다이, 및 복수개의 IO 배선 트레이스로서, 측벽상에 형성되고, 측벽으로부터 적어도 부분적으로 이격되는 복수개의 IO 배선 트레이스를 포함한다. 복수개의 IO 배선 트레이스는 측벽상의 제1 방향으로 서로 이격되고, IO 배선 트레이스의 각각은 상응하는 IO 전기적 콘택트에 전기적으로 연결되며, 측벽상의 제2 방향으로 연장되고, 제2 방향은 제1 방향에 실질적으로 수직하다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 기술은 반도체 소자에 관한 것이다.
휴대용 소비 전자 제품에 대한 필요의 강세적 증가는 고용량 저장 컴포넌트에 대한 필요를 촉진하고 있다. 반도체 메모리 컴포넌트(예컨대 플래시 메모리 카드)는 현재 널리 사용되어, 디지털 정보의 저장과 교환이 날로 증가하는 필요를 만족시킨다. 이들의 휴대성, 다기능성과 견고한 디자인, 및 이들의 높은 신뢰성과 대용량은 이러한 메모리 컴포넌트가 예컨대 디지털 카메라, 디지털 뮤직 플레이어, 비디오 게임기, PDA 및 이동 통신 단말기 등을 포함하는 다양한 전자 컴포넌트에 이상적으로 사용되도록 한다.
비록 각종 패키지의 배치는 공지된 것이더라도, 플래시 메모리 카드는 단일 패키징 시스템(SiP) 또는 멀티 코어 모듈(MCM)로 전형적으로 제조되고, 여기서 복수개의 다이는 기판상에 장착되고 서로 연결된다. 기판은 강성의 유전성 기부와, 이의 일면 또는 양면에 가해지고 패터닝되는 도전층을 포함한다. 다이상에 형성된 도전 패드와 기판의 도전층의 사이에 전기적 커넥션(예를 들어 와이어 본딩체 또는 실리콘 통공(TSV))이 형성되어, 다이 사이 및 다이와 기판 사이를 서로 연결하는 데 사용된다. 전기적 연결이 수립된 후, 패키지는 전형적으로 몰드 플라스틱에 패킹되어 환경에 대한 보호를 제공한다.
반도체 소자의 IO 속도와 IO 신뢰성을 향상시키기 위하여, 데이터 입력 및 출력(IO)에 사용되는 전기적 콘택트는 복수개의 IO 채널로 조가 나뉨으로써, 여러 IO 채널에서 IO 흐름량을 분배한다. IO 채널의 증가는 전형적으로 현저하게 전기적으로 연결을 증가하는 것이 필요하다. 예를 들어, 4개의 적층된 다이의 DDR 고대역폭 메모리(HBM) 소자를 TSV 전기적 콘택트로 배치하면 천 개를 초과하는 IO 리드가 필요하여, 16개의 IO채널을 구현한다. 이러한 IO 리드의 다량 증가는 상응하는 반도체 소자의 회로 디자인을 복잡화할 수 있고, 멀티 IO 채널을 구비하는 반도체 소자를 구현하는데 어려움을 초래한다.
도1A 내지 도1C는 각각 본 기술의 실시예에 따른 반도체 소자의 모식 사시도, 모식 정면도와 도1B의 선 C-C'에 따라 획득한 모식 단면도이다.
도2는 본 기술의 실시예에 따른 반도체 소자의 제조방법을 도시한 흐름도이다.
도3A 내지 도3C는 본 기술의 실시예에 따른 반도체 소자의 제조방법의 상이한 단계의 모식 사시도이다.
도4A 내지 도4C는 본 기술의 또 다른 실시예에 따른 반도체 소자의 모식 사시도, 모식 정면도와 도4B의 선 C-C'에 따라 획득한 모식 단면도이다.
도5A와 도5B는 본 기술의 또 다른 실시예에 따른 반도체 소자의 모식 사시도와 모식 정면도이다.
도6A와 도6B는 본 기술의 또 다른 실시예에 따른 반도체 소자의 모식 사시도와 모식 정면도이다.
도7A와 도7B는 본 기술의 또 다른 실시예에 따른 반도체 소자의 모식 사시도와 모식 정면도이다.
도8은 본 기술의 또 다른 실시예에 따른 반도체 소자의 모식 사시도이다.
도9A 내지 도9C는 본 기술의 또 다른 실시예에 따른 반도체 소자의 제조방법의 상이한 단계를 도시하는 모식도이다.
도10A 내지 도10C는 본 기술의 제3 실시예에 따른 반도체 소자의 제2 제조방법의 상이한 단계를 도시하는 모식도이다.
도11은 본 기술의 실시예에 따라 다이의 적층체의 측벽상의 도전 패턴을 형성하는 방법을 도시하는 흐름도이다.
도12A 내지 도16B는 본 기술의 실시예에 따라 다이의 적층체의 측벽상의 도전 패턴을 형성하는 방법의 상이한 단계를 도시하는 모식도이다.
실시예는 도1A 내지 도16A을 참조하여 설명하고, 이는 반도체 소자 및 반도체 소자의 제조방법에 관한 것이다. 본 기술은 여러 상이한 형태로 구현되고 본문에서 서술하는 실시예에 한정되지 않음을 이해할 수 있다. 그러나, 이러한 실시예를 제공하여, 본 개시가 충분하고 완전하도록 하며 본 발명은 본 분야의 기술자에게 완전히 전달된다. 본 기술은 이러한 실시예의 치환, 보정 및 등가물을 커버하고, 이러한 실시예는 첨부된 청구항으로써 경계가 정해지는 본 발명의 범위와 사상 내에 포함된다. 이 외에, 본 기술의 첨부된 상세한 설명에서, 여러 특정된 세부를 서술하여, 본 기술의 완전한 이해를 제공한다. 그러나, 본 분야의 기술자에게 있어서 명확한 것은, 본 기술은 이러한 특정된 세부가 없는 상황에서 구현될 수 있다는 점이다.
본문에서 사용된 용어인 "좌", "우", "최상부", "저부", "상", "하", "수직" 및/또는 "가로방향"은 단지 편리와 설명의 목적을 위한 것이고, 본 기술의 설명을 한정하는 것이 아니며, 이는 관련된 항목이 위치를 교환할 수 있기때문이다. 마찬가지로, 본문에서 사용한 것과 같이, 내용이 명확하게 반대되는 함의를 제의한 경우를 제외하고는, 관사는 단수와 복수의 형태를 의미한다. 용어 "실질적으로" 및/또는 "약"은 구체적인 크기 또는 각각의 변수가 정해진 적용의 받아들일 수 있는 제조 공차 범위 내에서 변동하는 것을 가리킨다. 하나의 실시예에 있어서, 받아들일 수 있는 제조 공차는 ±0.25%이다.
도면의 처음부터 끝까지, 동일하거나 유사한 컴포넌트는 동일한 방식으로 표기되었으며, 동일한 마지막 두 자리수를 구비한다.
본 기술의 실시예는 반도체 소자(100)의 모식 사시도, 모식 정면도와 도1B의 선 C-C'에 따라 획득한 모식 단면도인 도 1A 내지 도1C를 참조하여 설명한다. 도1A 내지 도1C를 참조하면, 반도체 소자(100)는 다이 적층체를 포함하고, 상기 다이 적층체는 제1 다이(110)와 제2 다이(120)인 다이쌍을 구비한다. 제1 다이(110)와 제2 다이(120)는 예컨대 플래시 메모리 다이와 같은 메모리 다이를 포함할 수 있다.
제1 다이(110)는 입력 및 출력(IO) 도전 패턴(116)을 포함하고, 도전 패턴(116)은 제1 다이(110)의 유효 표면상에 위치한다. 다이의 유효 표면은 제1 메인 표면이고, 다이의 제1 메인 표면은 다이의 메인 표면 중 하나이며, 제1 메인 표면에서 전자 소자와 회로를 형성한다. IO 도전 패턴은 IO 신호를 다이에 전달하고, 다이로부터 신호를 전달하는 데 사용되는 회로이다. IO 도전 패턴(116)은 제1 다이(110)의 측표면(113)에 연장되어, 측표면(113)상에 노출된 에지를 구비함으로써, 복수개의 제1 IO 전기적 콘택트(117)(여기서 하나만 표시됨)를 형성한다. 다이의 측표면은 다이의 보조 표면이고, 이는 실질적으로 다이의 메인 표면에 수직하다. 예를 들어, IO 도전 패턴(116)은 보조 표면(113)에 따라 배치된 적어도 하나의 IO 패드(112)(여기서 하나만 표시됨), 및 IO 패드(112)로부터 다이(110) 유효 표면상의 내부 영역으로부터 연장된 입력 트레이스(114)(여기서 하나만 표시됨, 도1A와 도1C에서 부분적으로 도시됨)를 포함할 수 있다. IO 접합 패드(112)는 측벽(113)상에 노출되어, 제1 IO 전기적 콘택트(117)를 형성한다. 명확한 도시를 위하여, 나머지 IO 도전 패턴(116)은 도시하지 않는다. 가능한 치환으로서, IO 도전 패턴은 에지로부터 이격되도록 배치된 IO 패드, 및 IO 패드로부터 에지에 연장된 출력 트레이스를 더 포함할 수 있고, 이는 또 다른 실시예에서 도시한다.
유사하게, 제2 다이(120)와 제1 다이(110)는 유효 표면상에서 실질적으로 동일한 도전 패턴 배치를 구비할 수 있다. 예를 들어, 제2 다이(120)는 제2 다이(120)의 유효 표면상의 IO 도전 패턴(126)을 포함한다. IO 도전 패턴(126)은 측표면(123)에 따라 배치된 적어도 하나의 IO 패드(122)(여기서 하나만 표시됨), 및 IO 패드(122)로부터 다이(120) 내부 영역으로 연장된 입력 트레이스(124)(여기서 하나만 표시됨)를 포함한다. 명확한 도시를 위하여, 나머지 IO 도전 패턴(126)은 도시하지 않는다. IO 패드(122)는 측표면(123)상에 노출되어, 복수개의 제2 IO 전기적 콘택트(127)(여기서 하나만 표시됨)을 형성한다.
반도체 소자(100)에서, 제1 다이(110)와 제2 다이(120)는 상하로 적층되고 이의 유효 표면은 서로 마주한다. 제1 다이(110)와 제2 다이(120)는 제1 다이(110)와 제2 다이(120)가 예컨대 DAF(다이 접착막)층(미도시)의 절연 접착층을 통하여 서로에게 고정된다. 제1 다이(110)와 제2 다이(120)는 나란히 놓여져, 제1 다이(110)의 측표면(113)을 제2 다이(120)의 측표면(123)에 대하여 서로 실질적으로 동일 평면이 되도록 하여, 공통된 평탄 측벽(150)을 형성하고, 측벽(150)의 제1 방향(도1B에 도시된 X방향과 같음)에 연장된 공통 에지(152)를 공유한다. 도1A 내지 도1C에 도시된 바와 같이, 제1 다이(110)와 제2 다이(120)는 수직으로 적층된다. 본문에서 "수직으로 적층"은 제1 다이(110)와 제2 다이(120)가 제1 방향에서 마주하면서 어떠한 편향도 없는 것을 지칭한다.
도1B에 도시된 바와 같이, 제1 다이(110)의 측표면(113)상의 제1 IO 전기적 콘택트(117)의 배치와 제2 다이(120)의 측표면(123)상의 제2 IO 전기적 콘택트(127)의 배치는 실질적으로 동일할 수 있다. 예를 들어, 제1 IO 전기적 콘택트(117)와 제2 IO 전기적 콘택트(127)의 배치 각각은 상응하는 측표면의 상응하는 중심선 미러 표면에 대하여 대칭되지 않는다. 이 경우, 제1 다이(110)와 제2 다이(120)의 유효 표면이 서로 마주하는 경우, IO 전기적 콘택트(117)와 전기적 콘택트(127)는 공통 에지(152)에 따라 측벽(150)의 제1 방향에서 이격될 수 있다. 예를 들어, 제1 IO 전기적 콘택트(117)와 제2 IO 전기적 콘택트(127) 양자는 모두 일치한 간격을 구비하고, 측벽(150)의 제1 방향에 따라 부분적으로 분포된다.
반도체 소자(100)는 제1 IO 배선 트레이스(118)와 제2 IO 배선 트레이스(128)를 더 포함하고, 제1 IO 배선 트레이스(118)와 제2 IO 배선 트레이스(128)는 측벽(150)의 제1 방향과 수직되는 제2 방향(도1B의 Z방향과 같음)으로 측벽(150)상에서 연장된다. 제1 IO 배선 트레이스(118)와 제2 IO 배선 트레이스(128)는 다이 적층체의 단표면(119)에 연장될 수 있다. 다이 적층체의 단표면(119)은 다이 적층체의 최저 다이의 제1 메인 표면과 마주하는 제2 메인 표면을 지칭하고, 상기 제2 메인 표면은 기판 또는 호스트 장치(미도시)상에 접착된다. IO 배선 트레이스는 IO 신호를 다이에 전달하고 다이로부터 IO 신호를 전달하는 데 사용되는 전용 트레이스이다. 제1 IO 배선 트레이스(118)와 제2 IO 배선 트레이스(128)는 각각 제1 다이(110)의 제1 IO 전기적 콘택트(117)와 제2 다이(120)의 제2 IO 전기적 콘택트(127)를 기판 또는 호스트 장치에 전기적으로 커플링시킨다. 이 경우에서, 제1 전기적 콘택트(114)와 제1 IO 배선 트레이스(118)는 제1 IO 채널을 형성하고, 제2 전기적 콘택트(124)와 제2 IO 배선 트레이스(128)는 제1 IO 채널과 분리된 제2 IO 채널을 형성한다. IO 배선 트레이스는 도1A 내지 도1C에 도시된 직선 형상에 한정되지 않고, 예컨대 다른 실시예의 꺾은선과 같은 다른 형상을 포함할 수 있다.
IO 배선 트레이스(118)와 IO 배선 트레이스(128)는 측벽(150)으로부터 적어도 부분적으로 이격된다. 트레이스(118)는 측벽(150)상에 가해진 절연층상에 형성될 수 있고, 트레이스(118)와 같은 도전성 재료로 충진된 개구를 통하여 상응하는 전기적 콘택트(114)에 연결된다. 가능한 치환으로서, 트레이스(118)는 하부의 절연층이 필요없이, 도1C에 도시된 바와 같이, 브리지형 도전 패턴으로 형성될 수도 있다. 반도체 소자의 다이 적층체의 측벽상에 형성된 IO 배선 트레이스(118 및 128)는 "상기 측벽"(TSW) 구조가 될 수 있다.
트레이스는 직선, 꺽은선 또는 곡선을 포함하는 형상으로 배치될 수 있다. 도전 패턴(116및 126) 및 IO 배선 트레이스(118 및 128)는 예컨대 동, 금, 알루미늄, 텅스텐, 니켈 또는 이들의 합금과 같은 도전성 재료로 제조될 수 있다. IO전기적 콘택트(117 및 127)의 개수 및 트레이스(118 및 128)의 개수는 다른 실시예에서 상이할 수 있다.
반도체 소자(100)는 기판 및/또는 몰드 프라스틱을 더 포함할 수 있고, 상기 기판은 다이 적층체를 지지하고 다이 적층체를 전기적으로 연결하는 데 사용되며, 상기 몰드 프라스틱은 다이 적층체와 다이 적층체의 측벽에 형성된 배선 트레이스를 봉인시킨다.
본 실시예에 따르면, 각 다이의 유효 표면상의 IO 도전 패턴을 다이 적층체의 공통 측벽에 연장시키고, 측벽의 위에서 TSW 구조로 IO 배선 트레이스를 형성함으로써, 반도체 소자에 복수개의 IO 채널을 형성할 수 있다. 이에 따라, 복수개의 IO 채널은 반도체 소자의 다이 적층체의 측벽상에 분포될 수 있다. 기존의 와이어 본딩체 또는 TSV 구조로 구현된 복수개의 IO 채널을 구비하는 기존의 반도체 소자와 비교하면, 본 실시예에 따라 TSW 구조를 구비하는 반도체 소자는 다이의 측벽을 이용하여 IO 채널을 분포함으로써, 반도체 소자의 IO 회로의 디자인 융통성을 향상시킬 수 있다. 이 외에, 본 실시예의 반도체 소자는 와이어 본딩체 구조가 없음으로써, 와이어 본딩 공정을 생략하였기 때문에, 반도체 소자의 흐름량과 생산성이 향상될 수 있다. 이 외에, IO 채널의 배선 트레이스가 다이 적층체의 측벽상에 노출되었기 때문에, IO 채널의 시각적 검사가 용이하여, 제품의 품질 제어를 간단하고 신뢰성 있게 하고, 이어서 생산성을 향상시키고 반도체 소자의 원가를 절감한다.
이 외에, 본 실시예에서, 동일한 쌍의 제1 다이(110)와 제2 다이(120)를 나란히 놓아 안착시킴으로써, 단일한 배치 타입의 IO 도전 패턴의 복수개의 다이를 구비하는 반도체 소자에서 복수개의 IO 채널을 획득한다. 이 경우, 반도체 소자의 다이는 단일 웨이퍼 또는 단일 타입의 다이를 포함하는 복수개의 웨이퍼로부터 단일화될 수 있다. 이로써 생산성을 향상시키고 생산 단가를 절감할 수 있다. 이 외에, 반도체 소자의 복수개의 다이는 수직으로 적층되어, 복수개의 다이를 측벽의 제1 방향에서 마주하고 편향이 없도록 함으로써, 다이 적층체의 기판 또는 호스트 장치상에서의 푸트프린트(footprint)를 최소화한다.
본 기술의 실시예에 따른 반도체 소자의 제조방법은 흐름도2와 모식도3A 내지 도3C를 참조하여 해설한다.
도2에 도시된 바와 같이, 방법은 다이를 제조하는 단계S210로부터 시작되고, 예컨대 도3A가 도시하는 제1 다이(110)와 제2 다이(120)이다. 제1 다이(110)와 제2 다이(120)는 동일한 웨이퍼 또는 상이한 웨이퍼로부터 단일화될 수 있다. 제1 다이(110)와 제2 다이(120)는 예를 들어 동일한 크기와 각 다이의 유효 표면(111 및 121)상에 형성된 IO 도전 패턴(116 및 126)의 동일한 디자인과 같은 동일한 배치를 구비할 수 있다. 제1 다이(110)와 제2 다이(120)는 각 유효 표면(111 및 121)에 형성된 제1 IO 도전 패턴(116)과 제2 IO 도전 패턴(126)을 구비한다. IO 도전 패턴(116 및 126)은 각각 제1 다이(110)와 제2 다이(120)의 측표면(113 및 123)상에 노출되어, 각각 전기적 콘택트(117 및 127)를 형성한다. 제1 다이(110)와 제2 다이(120)의 다른 세부는 전술한 실시예의 여러 세부와 실질적으로 동일하고 여기서 반복하지 않는다.
이어서, 단계S220에서, 다이(110 및 120)는 상하로 수직하게 적층되고 DAF층(미도시)에 의해 고정되어, 다이 적층체를 형성한다. 다이(110 및 120)는 나란히 놓여져, 제1 다이(110)의 측표면(113)과 제2 다이(120)의 측표면(123)이 서로 실질적으로 동일 평면이 되도록 하여, 공통된 측벽(150)을 형성하고, 공통 에지(152)를 공유하며, 도3B에 도시된 바와 같다. 제1 다이(110)와 제2 다이(120)의 유효 표면은 적층체에서 서로 나란히 놓여져, IO 전기적 콘택트(117 및 127)를 측벽(150)상의 제1 방향으로 서로 이격되도록 한다.
이어서, 단계230에서, 배선 트레이스(118 및 128)는 TSW 구조로 측벽(150)의 위에 형성되고, 각 IO 전기적 콘택트(117 및 127)로부터 다이 적층체의 단표면(119)에 연장되며, 도3C에 도시된 바와 같다. 트레이스(118 및 128)는 제1 다이(310)와 제2 다이(320)의 각자의 IO 전기적 콘택트(317 및 327)에 전기적으로 연결되고, 측벽(150)상에서 연장되며, 단표면(119)상에 설치된 기판 또는 호스트 장치(미도시)에 연결될 수도 있다. 이러한 같은 방식으로, 다이로부터 기판 또는 호스트 장치에 이르는 복수개의 IO 채널은 다이 적층체의 측벽(150)상에 형성될 수 있다. IO 배선 트레이스(118 및 128)는 예컨대 금, 동, 도금한 동 또는 유사한 재료와 같은 도전성 재료로 제조될 수 있다. 다이 적층체의 측벽의 위에 IO 배선 트레이스를 형성하는 방법은 명세서 뒷부분에서 더 상세히 설명한다.
본 기술에 따른 반도체 소자는 복수쌍의 다이를 포함할 수 있다. 다른 실시예에서, 다이 적층체의 다이의 개수는 변화할 수 있고, 예컨대 2, 4, 8, 16, 32개의 다이 다른 기타 개수의 다이를 포함할 수 있다. 도4A 내지 도4C는 본 기술의 또 다른 실시예에 따른 반도체 소자의 모식 사시도, 모식 정면도와 도4B의 선 C-C'에 따라 획득한 모식 단면도이다. 반도체 소자(400)는 4개의 다이 즉 상하로 수직으로 적층된 두 쌍의 다이를 포함한다. 각 쌍의 다이는 서로 마주한 유효 표면을 구비하는 제1 다이(410)와 제2 다이(420)를 포함한다. 제1 다이(410)와 제2 다이(420)의 세부는 전술한 실시예의 제1 다이(110)와 제2 다이(120)의 세부와 실질적으로 동일하고 여기서 더 반복하지 않는다. 본 실시예에서, 측벽(450)의 제1 방향(도4A 내지 도4C에 도시된 X방향과 같음)에 배열되고 측벽(450)상에 노출된 두 개의 제1 다이(410)의 제1 IO 전기적 콘택트(417)는 대응되는 제1 IO 배선 트레이스(418)를 통하여 전기적으로 연결되고, 제1 IO 배선 트레이스(418)는 측벽(450)상에서의 제1 방향과 실질적으로 수직한 제2 방향(예를 들어 도4A 내지 도4C에 도시된 Z방향과 같음)에서 측벽(450)상에서 다이 적층체의 단표면(419)에 연장됨으로써, 제1 IO 채널을 형성하고, 제2 방향에서 다이 적층체의 단표면(419)에 연장된 제2 IO 배선 트레이스(428)를 통하여, 두 개의 제2 다이(420)의 제2 IO 전기적 콘택트(427)를 연결시켜 제2 IO 채널을 형성한다. 이 경우, 반도체 소자(400)는 두 개의 IO채널을 구비하는 4개의 다이를 포함한다. 본 실시예는 제1 IO 채널과 제2 IO 채널에 연결된 여러 쌍의 다이를 포함할 수 있다.
본 기술은 전술한 실시예의 두 개의 IO 채널에 한정되지 않고, 여러 IO 채널을 포함할 수 있다. 도5A와 도5B는 본 기술에 따른 또 다른 실시예의 반도체 소자(500)의 모식 사시도와 모식 정면도이다. 반도체 소자(500)는 순차적으로 상하로 수직으로 적층되고 고정된 4개의 반도체 다이(510, 520, 530, 540)를 포함한다. 다이(510, 520, 530, 540)는 나란히 놓여져 평탄한 공통 측벽(550)을 형성한다. 다이(510 내지 540)는 측벽(550)상에 노출된 IO 전기적 콘택트(517 내지 547), 및 제1 방향(도5A와 도5B에 도시된 Z방향과 같음)에서 측벽(550)상에서 다이 적층체의 단표면(519)에 연장된 배선 트레이스(518 내지 548)를 포함한다. IO 전기적 콘택트(517 내지 547)는 배선 트레이스(518 내지 548)와 각각 전기적으로 연결되어, 4개의 IO 채널을 형성한다. 다시 말해서, 다이 적층체 중의 각 다이의 IO 전기적 콘택트는 독립적인 IO 채널에 연결된다. 다시 말해서, 동일한 다이의 IO 전기적 콘택트는은 동일한 IO 채널에 연결되고, 상이한 다이의 IO 전기적 콘택트는은 상이한 IO 채널에 연결된다. 본 실시예에서, 반도체 소자(400)에 비해, 반도체 소자(500)에서 여러 IO 채널을 형성할 수 있다. 본 실시예에서의 반도체 소자(500)의 다른 양태는 반도체 소자(400)의 여러 양태와 실질적으로 동일하고 여기서 더 반복하지 않는다.
위에서 설명한 실시예에서, IO 채널은 단일 측벽에 분포된다. 본 기술은 이에 한정되지 않고, IO 채널은 복수개의 측벽상에 형성될 수 있어, IO 채널의 개수를 더 증가할 수 있다. 도6A와 도6B는 본 기술의 또 다른 실시예에 따른 반도체 소자의 모식 사시도와 모식 정면도이다. 본 실시예에서, 반도체 소자(600)는 상하로 수직으로 적층되고 고정된 4개의 다이(610, 620, 630, 및 640)를 포함한다. 4개의 다이(610, 620, 630, 및 640)는 나란히 놓여져, 적어도 두 개의 공통 측벽(650 및 660)을 형성한다. 이 경우, 적어도 8개의 IO 트레이스(618 내지 688)는 두 개의 측벽(650 및 660)상에 분포되고, 다이 적층체의 단표면(619)에 연장될 수 있다. 본 기술의 반도체 소자는 더 많은 공통 측벽상에서 형성된, 심지어 더 많은 IO 채널을 구비할 수 있다. 예를 들어, 본 기술에 따른 반도체 소자는 4개의 다이의 다이 적층체를 포함할 수 있고, 상기 다이 적층체는 다이 적층체의 4개의 공통 측벽상에 균일하게 분포된 16개의 IO 채널을 포함할 수 있다. 반도체 소자(600)의 다른 세부는 전술한 실시예의 여러 세부와 실질적으로 동일하고 여기서 더 반복하지 않는다.
본 기술에 따른 실시예의 반도체 소자에서, 복수개의 다이는 상하로 수직으로 적층되고, 적층체의 동일한 다이쌍의 다이의 유효 표면은 서로 마주한다. 본 기술은 이에 한정되지 않는다. 복수개의 다이는 상하로 적층될 수 있어, 적층체의 모든 다이의 유효 표면이 동일한 방향을 향한다. 모식 사시도 도7A와 모식 정면도 도7B에 도시된 바와 같이, 또 다른 실시예에 따른 반도체 소자(700)는 적층되고 마주하는 4쌍의 다이를 포함하여, 반도체 소자(700)의 X-Z평면상에 공통으로 평탄한 측벽(750)을 형성한다. 각 쌍의 다이는 제1 다이(710)와 제2 다이(720)를 포함한다. 제1 다이(710)와 제2 다이(720)는 예를 들어 동일한 크기와 유효 표면에서 동일한 IO 회로 디자인와 같은 동일한 배치를 구비할 수 있다. 적층체의 모든 다이(710 및 720)는 동일한 방향(예컨대 도7A와 7B에 도시된 Z방향과 같음)을 향하는 유효 표면을 구비한다. 복수개의 IO 채널을 형성하기 위하여, 다이 적층체의 상이한 쌍의 다이의 제1 다이(710)는 제2 방향(도7A와 7B에 도시된 Z방향과 같음)에서 마주하고, 다이 적층체의 상이한 쌍의 다이의 제2 다이(720)도 제2 방향에서 마주하며, 동일한 쌍의 다이의 제1 다이(710)는 측벽(750)의 제2 방향과 실질적으로 수직한 제1 방향에서 제2 다이(720)에 대하여 편향된다. 이 경우, 제1 다이(710)의 IO 전기적 콘택트(717)는 측벽(750)의 제2 방향에서 마주하고, 제2 다이(720)의 IO 전기적 콘택트(727)는 측벽(750)의 제2 방향에서 마주하며, IO 전기적 콘택트(717)와 IO 전기적 콘택트(727)는 반도체 소자(700)의 측벽(750)의 제1 방향으로 서로 이격된다. 반도체 소자(700)는 제1 IO 배선 트레이스(718)와 제2 IO 배선 트레이스(728)를 더 포함하고, 제1 IO 배선 트레이스(718)는 복수개의 제1 다이(710)의 IO 전기적 콘택트(717)를 연결하며, 다이 적층체의 측벽(750)상에서 연장되어, 제1 IO 채널을 형성하고, 제2 IO 배선 트레이스(728)는 제2 다이(720)의 IO 전기적 콘택트(727)를 연결하며, 다이 적층체의 측벽(750)상에서 연장되어, 제2 IO채널을 형성한다.
본 실시예에서, 다이 적층체의 모든 다이는 동일한 방향을 향하고, 단일 타입으로 배치된 IO 도전 패턴을 구비할 수 있으며, 상이한 IO 채널에 연결된 다이를 상대적으로 서로 편향되도록 함으로써 복수개의 IO 채널을 서로 분리시킨다. 이 경우, 반도체 소자의 다이는 단일 웨이퍼 또는 단일 타입의 다이를 포함하는 복수개의 웨이퍼로부터 단일화될 수 있다. 이렇게 생산성을 향상시키고 생산 단가를 절감할 수 있다. 이 외에, 더 많은 IO 채널을 형성하기 위하여, 다이를 상이한 IO 채널의 편향을 분리하는 더 많은 개수로 적층한다. 본 실시예에서, 적층체의 다이는 엇갈리고, 전술한 실시예에 비해 기판 또는 호스트 장치상에서 더 큰 푸트프린트(footprint)를 점용한다.
도8은 본 기술의 또 다른 실시예에 따른 반도체 소자(800)의 모식 사시도이다. 반도체 소자(800)는 8개의 다이(810) 내지 다이(840)를 더 포함하고, 상기 8개의 다이는 동일한 방향을 향하는 유효 표면을 구비한다. 모든 다이(810) 내지 다이(840)는 상하로 수직으로 적층되고, 도7에 도시된 편향이 없으며, 나란히 놓여져 도8에 도시된 X-Z평면에 따른 공통 측벽을 형성한다. 이 경우, 상이한 IO 채널에서 공통 측벽상에 노출된 IO 전기적 콘택트(817 내지 847)의 배치를 변화시킴으로써, 상이한 IO 채널의 분리를 구현한다. 예를 들어, 동일한 IO 채널의 IO 전기적 콘택트는 적층체의 측벽(850)의 제1 방향(도8에 도시된 Y방향과 같음)으로의 동일한 배치를 구비하여, 이들이 적층체의 측벽(850)상의 제1 방향에 실질적으로 수직한 제2 방향(도8에 도시된 Z방향과 같음)에서 마주하도록 하고, 배선 트레이스를 통하여 연결하며, 상기 배선 트레이스는 제2 방향의 공통된 측벽상에서 적층체의 단표면(819)에 연장된다. 도8에 도시된 바와 같이, 4개의 IO 채널은 8개의 다이의 적층체에 형성된다. 예를 들어, 두 개의 다이(810)의 IO 전기적 콘택트(817)는 대응되는 배선 트레이스(818)를 통하여 연결되어, 단일한 IO 채널을 형성한다. 본 실시예에서, IO 도전 패턴은 측벽으로부터 이격된 IO 패드와 IO 패드로부터 연장되고 측벽에 노출된 출력 트레이스를 포함할 수 있다. IO 도전 패턴은 또 다른 실시예에서 더 상세히 설명한다.
본 실시예에서, 반도체 소자(800)의 다이는 수직으로 적층되어 변위가 없으므로, 반도체 소자(800)는 도7에 도시된 반도체 소자(700)에 비해 더 작은 크기를 구비할 수 있다. 상이한 IO 채널에 연결된 다이가 다이 적층체의 측벽상에서 상이한 IO 도전 패턴을 구비하기에, 상이한 다이 디자인이 필요할 수 있고, 이는 생산 단가를 증가시킨다. 이 경우, 상이한 다이 디자인를 방지하기 위하여, 이하 본 실시예에 따른 반도체 소자(800)의 새로운 IO 도전 패턴 및 제조방법을 설명한다.
도9A 내지 도9C는 상기 제조방법의 상이한 단계를 도시하는 모식도이다. 도9A를 참조하면, 웨이퍼(900)를 제조한다. 웨이퍼(900)는 스크라이브선(950)에 의해 정해지는 다이 영역(910)(일부 다이 영역만 도9A에 도시됨)의 어레이를 포함하고, 스크라이브선(950)은 예컨대 도9A에 도시된 X와 Y의 두 개 방향의 웨이퍼의 유효 표면상에서 연장된다. 다이 영역(910)의 각각은 동일한 IO 도전 패턴을 구비하도록 배치되고, 즉 웨이퍼(900)의 유효 표면상의 IO 도전 패턴(916)이다. 확대도의 삽입도에 도시된 바와 같이, IO 도전 패턴(916)은 스크라이브선(950)으로부터 이격된 적어도 하나의 IO 패드(912) 및 IO 패드(912)로부터 스크라이브선(950)을 향하여 연장되고 스크라이브선(950)에 노출된 출력 트레이스(916)를 포함한다. 출력 트레이스(914)는 계단 트레이스이고, 상기 계단 트레이스는 제1 직선 세그먼트(9141), 제2 직선 세그먼트(9142) 및 제3직선 세그먼트(9143)를 포함하며, 제1 직선 세그먼트(9141)는 스크라이브선(950)에 실질적으로 수직한 방향에서 IO 패드(912)로부터 연장되고; 제3직선 세그먼트(9143)는 스크라이브선(950)에 실질적으로 수직한 방향에서 연장되며, 스크라이브선(950)에 평행한 방향에서 제1 직선 세그먼트(9141)와 이격되고, 일단에서 스크라이브선(950)에 마감되며; 제2 직선 세그먼트(9142)는 제1 직선 세그먼트(9141)와 제3 직선 세그먼트(9143)의 마주한 단을 연결시킨다.
이어서, 도9B에 도시된 바와 같이, 스크라이브선(950)에 위치한 X 와 Y로 표기된 절단선을 따라, 및 스크라이브선(950)이 X 또는 Y방향의 위치 변위에 대하여 X- 변위 및 Y- 변위로 표시된 절단선을 따라, 웨이퍼(900)를 절단한다. 획득한 다이(810) 내지 다이(840)는 도9C에 도시된 바와 같다.
도9B에 도시된 바와 같이, 다이(810)의 제조에서, 웨이퍼는 절단선Y- 변위 및 절단선X- 변위를 따라 절단되고, 절단선Y- 변위는 계단 트레이스(914)의 제2 직선 세그먼트(9141)를 따라 연장된다. 따라서, 도9C에 도시된 바와 같이, 다이(810)가 획득한 IO 도전 패턴(816)은 IO 패드(812)와 직선 세그먼트(814)를 포함하고, 직선 세그먼트(814)는 각자의 IO 패드(812)로부터 연장되며, 각 직선 세그먼트(814)는 다이(810)에 노출된 측표면(813)상의 일단을 구비하여 전기적 콘택트(817)를 형성한다. 유사, 다이(820)의 제조에서, 웨이퍼는 절단선Y- 변위 및 절단선X- 변위를 따라 절단되고, 절단선Y- 변위는 연장되어 계단 트레이스(914)의 제2 직선 세그먼트(9142)를 통과한다. 다이(820)는 다이(810)의 IO 도전 패턴(816)과 유사한 IO 도전 패턴(826)을 구비한다. 도9C에 도시된 바와 같이, 다이(820)의 IO 도전 패턴(826)은 IO 패드(822) 및 스트레이트 트레이스(824)를 구비하고, 스트레이트 트레이스(824)는 각자의 IO 패드(822)로부터 연장되며, 각 스트레이트 트레이스(824)는 다이(820)에 노출된 측표면(823)상의 일단을 구비하여 전기적 콘택트(827)를 형성한다. X방향의 상이한 위치에서의 절단선X와 절단선X- 변위에서의 상이한 절단으로 인해, 다이(820)의 전기적 콘택트(827)는 X방향에서 다이(810)의 전기적 콘택트(817)에 대하여 변위한다.
다이(840)의 제조에서, 웨이퍼는 절단선X 및 절단선Y에 의해 절단되고, 절단선X 및 절단선Y는 스크라이브선(950)을 따라 연장되므로, 다이(840)의 IO 도전 패턴(846)은 IO 패드(842)와 계단 트레이스(846)를 포함하고, 계단 트레이스(846)는 IO 패드(842)로부터 연장되며, 각 계단 트레이스(846)는 다이(840)의 측표면(843)상에 노출된 일단을 구비한다. 다이(830)의 제조에서, 웨이퍼는 절단선Y 및 절단선X-의 변위를 따라 절단된다. 다이(830)는 다이(840)와 유사한 IO 전기전도 패턴을 구비한다. 다이(830)의 IO 도전 패턴(836)은 IO 패드(832)와 계단 트레이스(834)를 포함하고, 계단 트레이스(834)는 IO 패드(832)로부터 연장되며, 각 계단 트레이스(834)는 다이(830)의 측표면(833)상에 노출된 일단을 구비한다. X방향의 상이한 위치에서의 절단선X와 절단선X- 변위에서의 상이한 절단에 의하여, 다이(830)의 전기적 콘택트(837)는 다이(840)의 전기적 콘택트(847)로부터 X방향에서 변위한다. 이 외에, 다이(830)의 전기적 콘택트(837)와 다이(840)의 전기적 콘택트(847)도 다이(810)의 전기적 콘택트(817)와 다이(820)의 전기적 콘택트(827)에 대하여 X방향에서 변위한다.
이와 같은 방식으로, 각자의 다이의 측표면상에 노출된 IO 전기적 콘택트를 구비하는 상이하게 배치된 다이(810) 내지 다이(840)는 단일한 디자인의 다이 영역을 구비하는 웨이퍼로부터 제조됨으로써, 생산성을 향상시키고, 생산 단가를 절감할 수 있다. 이 외에, 계단 트레이스의 단계 개수를 증가시키고, 스크라이브선의 상이한 위치의 절단선의 개수를 증가시킴으로써, IO 채널의 개수를 증가시킬 수 있다.
이어서, 다이(810) 내지 다이(840)는 적층되고 나란히 놓여져 공통된 측벽을 형성하며, 이어서 측벽상에 IO 트레이스를 형성한다. 여러 공정 세부는 전술한 실시예에서 설명한 여러 세부와 실질적으로 동일하고, 여기서 더 반복하지 않는다.
반도체 소자(800)는 또 다른 실시예에 따라서도 제조될 수 있고, 도10A 내지 도10C를 참조하여 설명한다. 도10A에 도시된 바와 같이, 웨이퍼(1000)를 제조한다. 웨이퍼(1000)는 스크라이브선(1050)에 의해 정해지는 다이 영역(1010)의 어레이를 포함하고, 스크라이브선(1050)은 웨이퍼(1000)의 유효 표면의 교차 방향 예컨대 X 및 Y방향에서 연장된다. 다이 영역(1010)의 각각은 웨이퍼의 유효 표면상의 IO도전 패턴(1016)을 구비한다. IO도전 패턴(1016)은 스크라이브선(1050)으로부터 이격된 IO패드(1012)와 출력 트레이스(1014)를 포함하고, 출력 트레이스(1014)는 각자의 IO 패드(1012)로부터 연장되며, 일단은 스크라이브선(1050)에서 정지한다. 출력 트레이스(1014)는 스크라이브선(1050)에 경사진 방향에서 연장된 직선 트레이스이다.
도10B에 도시된 바와 같이, 다이(810) 내지 다이(840)의 제조에서, 웨이퍼(1000)의 다이 영역(1010)은 X로 표기된 절단선과 절단선(Y1) 내지 스크라이브선(Y4)을 따라 절단되고, 절단선X는 스크라이브선(1050)에 따르며, 절단선(Y1) 내지 절단선(Y4)은 Y방향에서 스크라이브선(1050)에 대하여 상이한 거리를 구비한다. 획득한 다이(810) 내지 다이(840)는 도10C에 도시된 바와 같다. 다이 영역(1000)의 출력 트레이스(1012)는 스크라이브선(1050)에 경사지고, 절단선(Y1-Y4)이 상이한 절단 위치(도10B에 도시된 바와 같음)를 따르므로, 다이(810-840)의 측표면(813-843)상에 각자의 트레이스(814 내지 844)에 노출된 단은 상이한 위치의 전기적 콘택트(817 내지 847)를 형성한다.
이와 같은 방식으로, 각 다이의 측표면상에 노출되는 IO 전기적 콘택트를 구비하는 상이하게 배치된 다이(810) 내지 다이(840)는 단일 디자인의 다이 영역을 구비하는 웨이퍼로부터 제조될 수 있고, 이로써 생산성을 향상시키고 생산 단가를 절감한다. 이 외에, 스크라이브선에 대한 상이한 위치의 절단선의 개수를 증가시킴으로써 IO 채널의 개수를 증가할 수 있다.
이어서, 다이(810) 내지 다이(840)는 적층되고 나란히 놓여져 공통된 측벽을 형성하며, 이어서 측벽상에 IO 트레이스를 형성한다. 여러 공정 세부는 전술한 실시예에서 설명한 여러 세부와 실질적으로 동일하고, 여기서 더 반복하지 않는다.
상기 두 개의 방법에서, 각 측표면에 IO 전기적 콘택트를 구비하는 상이하게 배치된 다이는 동일한 IO 도전 패턴이 포함되어 배치된 단일 웨이퍼 또는 복수개의 다이 영역의 단일 웨이퍼 또는 복수개의 웨이퍼로부터 제조된다. 따라서, 간단한 웨이퍼 디자인에 의하여 생산 단가를 절감한다.
흐름도 도11 및 도12A-16B를 참조하여 다이 적층체 측벽상에 도전 패턴을 형성하는 방법을 더 상세히 설명한다. 도11, 12A 및 12B에 도시된 바와 같이, 다이(1110)와 다이(1120)를 마주보게 하고 적층시킨 후, 단계S1110에서, 공지된 증착 공정(예컨대 스퍼터링)을 통하여, 절연층(1160)이 다이 적층체의 측벽(1150)상에 형성된다. 절연층(1160)은 예컨대 규소 산화물 또는 규소 질화물 또는 기타 전기 절연체이다. 절연층(1160)은 20μm 내지 200μm의 두께를 구비할 수 있지만, 다른 실시예에서 더 얇거나 더 두꺼울 수 있다.
이어서, 단계S1120에서, 패터닝 공정(예를 들어 노광, 현상 및 에칭 단계를 포함하는 포토리소그래피임)을 통하여, 절연층(1160)을 패터닝하여 개구(1162)를 형성하고, 개구(1162)는 절연층(1160)을 관통하며, 다이(1110)의 전기적 콘택트(1117)와 다이(1120)의 전기적 콘택트(1127)를 측벽(1150)상에 노출시키고, 도13A 및 도13B에 도시된 바와 같다.
이어서 단계S1130에서, 공지된 방법(예를 들어 스퍼터링 또는 코팅)을 통하여, 도전층(1170)을 절연층(1160) 위에 가하고 개구(1162)에 진입하며, 도14A 및 도14B에 도시된 바와 같다. 도전층(1170)은 예컨대 동, 알루미늄, 텅스텐, 니켈 또는 이들의 합금으로 제조된다. 도전층(1170)의 두께는 2~5μm일 수 있지만, 다른 실시예에서 더 얇거나 더 두꺼울 수도 있다. 선택 가능하게, 어닐링을 진행하여 도전층(1170)의 금속 결정립 조건을 조정할 수 있다.
이어서 단계S1140에서, 도15A 및 도15B에 도시된 바와 같이, 공지된 패터닝 공정(예를 들어 노광, 현상 및 최종적인 금속 트레이스의 패턴을 구비하는 마스크의 에칭 단계를 사용하는 포토리소그래피를 포함함)을 통하여, 도전층(1170)을 배선 트레이스(1118)와 배선 트레이스(1128)로 패터닝한다. 가능한 치환으로서, 스크린 인쇄 공법을 통하여, 배선 트레이스(1118)와 배선 트레이스(1128)를 절연층(1160)상에 형성할 수 있다. 상기 공정은 부가적으로 또는 가능한 치환으로서 습식 또는 건식 에칭 방법, 및 화학 기계적 평탄화(CMP) 공정을 사용할 수 있다.
이어서, 선택 가능한 단계S1150에서, 도16A 및 도16B에 도시된 바와 같이, 공지된 증착 방법(예를 들어 화학 기상 증착(CVD) 또는 기타 화학 증착 공정)을 통하여 보호층(1180)을 배선 트레이스(1118)와 배선 트레이스(1128)의 노출된 표면상에 가할 수 있다. 보호층(1180)은 각종 보호성 및 전기 절연성의 재료로 형성될 수 있고, 예를 들어 에폭시 수지를 포함하는 각종 수지를 포함한다.
다른 하나의 옵션으로서, 선택성 에칭 공정을 통하여, 배선 트레이스(1118)와 배선 트레이스(1128)의 도전 패턴 아래의 절연층을 제거하여, 측벽으로부터 이격된 브리지형 도전 패턴을 남길 수 있다.
본 기술의 반도체 소자는 공지된 몰드 플라스틱 공정을 통하여 봉인될 수도 있으며, 이는 여기서 상세히 설명하지 않는다.
본 발명의 전술한 상세한 설명은 도시와 설명의 목적으로 나타난 것이다. 이는 본 발명을 개시한 정확한 형태에 한정하려는 것이 아니다. 상기 시사를 기초로 하여 여러 보정과 변화가 가능하다. 설명한 실시예를 선택하여 가장 바람직하게 본 발명의 원리와 이의 실제적 응용을 해석함으로써, 본 분야의 기술자는 각종 실시예에서 가장 바람직하게 본 발명을 이용하고 고려되는 구체적인 용도에 각종 보정이 적용된다. 본 발명의 범위는 첨부되는 청구항에 의해 한정된다.

Claims (12)

  1. 반도체 소자로서:
    복수개의 다이로서, 상하로 적층되고, 상기 복수개의 다이의 각각은 제1 메인 표면과 상기 제1 메인 표면상의 IO 도전 패턴을 포함하며, 상기 IO 도전 패턴은 상기 제1 메인 표면에 수직한 보조 표면에 연장되어, 상기 보조 표면의 적어도 하나의 IO 전기적 콘택트를 형성하고, 상기 복수개의 다이는 나란히 놓여져, 모든 다이의 대응되는 상기 보조 표면이 서로 동일 평면이 되도록 하여, 공통된 평탄 측벽을 형성하는, 복수개의 다이; 및
    복수개의 IO 배선 트레이스로서, 상기 측벽상에 형성되고, 상기 측벽으로부터 적어도 부분적으로 이격되는 복수개의 IO 배선 트레이스
    를 포함하고,
    상기 복수개의 IO 배선 트레이스는 상기 측벽상의 제1 방향으로 서로 이격되고, IO 배선 트레이스의 각각은 상응하는 IO 전기적 콘택트에 전기적으로 연결되며, 상기 측벽상의 제2 방향으로 연장되고, 상기 제2 방향은 상기 제1 방향에 수직한, 반도체 소자.
  2. 제1항에 있어서,
    상기 복수개의 다이는 적어도 한쌍의 다이를 포함하고, 다이의 각 쌍은 제1 다이와 제2 다이를 포함하며, 상기 제1 다이와 제2 다이는 수직으로 적층되고, 상기 제1 다이와 상기 제2 다이의 상기 제1 메인 표면은 서로 마주하며,
    상기 제1 다이는 상기 측벽의 상기 제1 방향으로 배치된 복수개의 제1 IO 전기적 콘택트를 포함하고, 상기 제2 다이는 상기 측벽의 제1 방향으로 배치된 복수개의 제2 IO 전기적 콘택트를 포함하며,
    상기 제1 다이의 제1 IO 전기적 콘택트는 상기 측벽상에서 상기 제2 방향으로 연장되는 상응하는 제1 배선 트레이스를 통하여 연결되어 제1 IO 채널을 형성하고, 상기 제2 다이의 제2 IO 전기적 콘택트는 상기 측벽상에서 상기 제2 방향으로 연장된 상응하는 제2 배선 트레이스를 통하여 연결되어 제2 IO 채널을 형성하며, 상기 제2 IO 채널은 상기 제1 IO 채널과 상기 제1 방향에서 이격되고;
    상기 제1 다이의 보조 표면상의 상기 제1 IO 전기적 콘택트의 배치와 상기 제2 다이의 보조 표면상의 상기 제2 IO 전기적 콘택트의 배치는 동일한, 반도체 소자.
  3. 제1항에 있어서,
    상기 IO 도전 패턴은 적어도 하나의 IO 패드와 입력 트레이스를 포함하고, 상기 IO 패드는 상기 다이의 제1 메인 표면상에 설치되며, 상기 측벽에 노출되고, 상기 입력 트레이스는 상기 IO 패드로부터 연장되며 상기 측벽으로부터 멀어지는, 반도체 소자.
  4. 제2항에 있어서,
    상기 복수개의 다이의 각각의 상기 IO 전기적 콘택트는 독립적인 IO 채널에 연결되는, 반도체 소자.
  5. 제1항에 있어서,
    상기 복수개의 다이는 나란히 놓여져, 적어도 두 개의 공통된 평탄 측벽을 형성하고;
    IO 채널은 상기 적어도 두 개의 공통된 평탄 측벽상에 분포되고, IO 채널의 각각은 대응되는 상기 측벽상에 노출된 IO 전기적 콘택트, 및 상기 대응되는 측벽상에 형성되고 상기 대응되는 측벽으로부터 이격된 배선 트레이스를 포함하는, 반도체 소자.
  6. 제1항에 있어서,
    상기 복수개의 다이는 복수쌍의 다이를 포함하고, 각 쌍의 다이는 제1 다이와 제2 다이를 포함하며, 상기 제2 다이는 상기 제1 다이에 대하여 상기 측벽상의 제1 방향으로 편향되고,
    상기 복수개의 다이 중 제1 다이는 상기 제2 방향에서 나란히 놓여져, 상기 제1 다이의 제1 IO 전기적 콘택트가 상기 제2 방향에서 나란히 놓이도록 하며, 상기 측벽상에서 상기 제2 방향으로 연장된 제1 배선 트레이스를 통하여 연결되고,
    상기 복수개의 다이 중 제2 다이는 상기 제2 방향에서 나란히 놓여져, 상기 제2 다이의 제2 IO 전기적 콘택트가 상기 제2 방향에서 나란히 놓이도록 하며, 상기 측벽상에서 상기 제2 방향으로 연장된 제2 배선 트레이스를 통하여 연결되는, 반도체 소자.
  7. 제1항에 있어서,
    상기 IO 도전 패턴은 상기 측벽으로부터 이격된 IO 패드, 및 상기 IO 패드로부터 연장된 출력 트레이스를 포함하고, 상기 출력 트레이스의 일단은 상기 측벽에 노출되는, 반도체 소자.
  8. 제7항에 있어서,
    상기 IO 도전 패턴의 출력 트레이스는 상기 측벽에 수직한 제3 방향에서 연장된 스트레이트 트레이스인, 반도체 소자.
  9. 제7항에 있어서,
    상기 출력 트레이스는 계단 트레이스이고, 상기 계단 트레이스는 제1 직선 세그먼트, 제2 직선 세그먼트 및 제3 직선 세그먼트를 포함하며, 상기 제1 직선 세그먼트는 상기 측벽에 수직한 제3 방향에서 상기 IO 패드로부터 연장되고, 상기 제3 직선 세그먼트는 상기 측벽에 수직한 제3 방향에서 연장되며 상기 측벽에 노출된 단부를 구비하며, 상기 제3 직선 세그먼트는 상기 제1 방향에서 상기 제1 직선 세그먼트로부터 이격되고, 상기 제2 직선 세그먼트는 상기 제1 직선 세그먼트와 제3 직선 세그먼트를 연결하는, 반도체 소자.
  10. 제7항에 있어서,
    상기 출력 트레이스는 상기 측벽에 경사지게 연장된 직선인, 반도체 소자.
  11. 제1항에 있어서,
    절연층을 더 포함하고, 상기 절연층은 측벽상에 및 상기 IO 배선 트레이스 하부에 형성되는, 반도체 소자.
  12. 제1항에 있어서,
    상기 배선 트레이스를 피복하는 보호층을 더 포함하는 반도체 소자.
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