CN113540050A - 半导体结构及其形成方法 - Google Patents

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CN113540050A CN202110590619.2A CN202110590619A CN113540050A CN 113540050 A CN113540050 A CN 113540050A CN 202110590619 A CN202110590619 A CN 202110590619A CN 113540050 A CN113540050 A CN 113540050A
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Abstract

本发明的实施例提供了一种半导体结构，包括：第一导线结构，接触第一互连结构；第一管芯，形成在第一导线结构上；第二导线结构，接触第二互连结构，第二互连结构连接第一互连结构；第二管芯，形成在第二导线结构上。本发明的目的在于提供一种半导体结构及其形成方法，以改善半导体结构的良率。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
多电子元件的封装件结构中，线路结构要同时包含每一个电子元件的导线线路，例如扇出型衬底上芯片(FOCoS)结构中特定应用集成电路(ASIC)芯片与高带宽存储器(HBM)同时接合在包含其二者的扇出线路的结构上，由于线路复杂度及线路制作尺寸大，因此会具有较低的良率。
发明内容
针对相关技术中存在的问题，本发明的目的在于提供一种半导体结构及其形成方法，以改善半导体结构的良率。
为实现上述目的，本发明的实施例提供了一种半导体结构，包括：第一导线结构，接触第一互连结构；第一管芯，形成在第一导线结构上；第二导线结构，接触第二互连结构，第二互连结构连接第一互连结构；第二管芯，形成在第二导线结构上。
在一些实施例中，还包括：第一介电层，位于第一导线结构的上下两侧；第二介电层，位于第二导线结构的上下两侧，第一导线结构和第二导线结构分别延伸到第一介电层的侧壁和第二介电层的侧壁上，第一互连结构和第二互连结构分别与第一介电层和第二介电层接触。
在一些实施例中，还包括：第一介电层，位于第一导线结构的上下两侧；第二介电层，位于第二导线结构的上下两侧，第一导线结构和第二导线结构分别相对于第一介电层的侧壁和第二介电层的侧壁凹进，第一互连结构和第二互连结构分别与第一介电层和第二介电层接触。
在一些实施例中，还包括：第一介电层，位于第一导线结构的上下两侧；第二介电层，位于第二导线结构的上下两侧，第一导线结构和第二导线结构分别相对于第一介电层的侧壁和第二介电层的侧壁凸出，第一介电层和第二介电层的侧壁分别朝远离第一互连结构和第二互连结构的方向内凹成弧形，第一互连结构和第二互连结构分别与第一介电层和第二介电层接触。
在一些实施例中，第一互连结构和第二互连结构分别包覆第一介电层的弧形的侧壁和第二介电层的弧形的侧壁，第一介电层和第二介电层分别在所对应的弧形的侧壁处具有尖角。
在一些实施例中，第一互连结构包覆第一介电层的尖角，第二互连结构包覆第二介电层的尖角。
在一些实施例中，第一导线结构的接触第一互连结构的端部构造成尖端，第二导线结构的接触第二互连结构的端部构造成尖端。
在一些实施例中，还包括：第一氧化层，覆盖第一导线结构的部分，并且临近第一导线结构的尖端；第二氧化层，覆盖第二导线结构的部分，并且临近第二导线结构的尖端。
在一些实施例中，还包括：桥结构，位于第一导线结构和第二导线结构之间，并且电连接至第一互连结构和第二互连结构。
在一些实施例中，第一导线结构和第二导线结构均具有上下叠置的第一金属层和第二金属层，第一互连结构和第二互连结构分别包覆第一导线结构和第二导线结构的端部，第一互连结构、第二互连结构与第一金属层的材料相同，第一互连结构在第一金属层上的厚度大于第一互连结构在第二金属层上的厚度，第二互连结构在第一金属层上的厚度大于第二互连结构在第二金属层上的厚度。
本申请的实施例提供了一种形成半导体结构的方法，包括：在第一导线结构上形成第一管芯以形成第一管芯封装结构；在第二导线结构上形成第二管芯以形成第二管芯封装结构；在第一导线结构的侧壁上形成第一互连结构；在第二导线结构的侧壁上形成第二互连结构；将第一互连结构对接至第二互连结构。
在一些实施例中，使用化镀工艺形成第一互连结构、第二互连结构。
在一些实施例中，使用化镀工艺将第一互连结构对接至第二互连结构。
在一些实施例中，第一介电层形成在第一导线结构的上下两侧，在准备第一导线结构时，使用切割工艺形成单片化的第一导线结构，在进行化镀工艺时，第一导线结构延伸到第一介电层的侧壁上，第一互连结构接触第一介电层。
在一些实施例中，第一介电层形成在第一导线结构的上下两侧，在准备第一导线结构时，使用切割工艺形成单片化的第一导线结构，进行湿蚀刻工艺使得第一导线结构相对于第一介电层的侧壁凹陷，第一互连结构接触第一介电层。
在一些实施例中，第一介电层形成在第一导线结构的上下两侧，对第一管芯封装结构的侧壁处的第一介电层进行等向蚀刻，使得第一介电层的侧壁凹成弧形。
在一些实施例中，第一互连结构包覆第一介电层的弧形的侧壁与第一导线结构形成的尖角。
在一些实施例中，第一导线结构的接触第一互连结构的端部形成为尖端。
在一些实施例中，形成第一管芯封装结构包括：在第一导线结构上形成氧化层；在氧化层上形成掩模层，掩模层未覆盖尖端，掩模层覆盖第一导线结构的临近尖端的部分；去除未被掩模层覆盖的氧化层的部分；去除掩模层。
在一些实施例中，第一导线结构的形成包括：形成第二金属层以及位于第二金属层上的第一金属层，第一金属层和第二金属层共形。
在一些实施例中，第一互连结构和第一金属层为相同的材料，第一互连结构在第一金属层上的厚度大于第一互连结构在第二金属层上的厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图7示出了本申请的半导体结构的形成过程的截面图。
图8至图22B示出了本申请的半导体结构的不同实施例。
图23至图28示出了本申请的半导体结构的不同实施例的形成过程的截面图。
具体实施方式
为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。
本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。
如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。
在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请以特定的方向建构或操作。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
下面将参见附图，对本申请的半导体结构及其形成方法作具体阐述。
参见图1，提供第一导线结构10，在第一导线结构10上设置有第一介电层12。
参见图2，提供第一掩模层20。
参见图3，第一掩模层20覆盖暴露在第一介电层12上的第一导线结构10。执行第一等离子蚀刻工艺蚀刻未被第一掩模层20覆盖的第一介电层12以暴露第一导线结构10。
参见图4，提供第二导线结构40及位于第二导线结构40上的第二介电层42。以与第一介电层12和第一导线结构10相同的加工工艺对第二介电层42和第二导线结构40进行处理。并在暴露的第一导线结构10和第二导线结构40上分别形成第一互连结构44和第二互连结构46。在一些实施例中，使用化镀工艺形成第一互连结构44和第二互连结构46。在一些实施例中，使用化镀工艺将第一互连结构44对接至第二互连结构46。
参见图5，移除第一掩模层20。
参见图6，将第一电子元件60和第二电子元件62分别倒装芯片焊接(Flip ChipBonding，FCB)至第一导线结构10和第二导线结构40。
参见图7，在一些实施例中，使用封装材料70包封第一导线结构10、第二导线结构40、第一芯片60和第二芯片62。
参见图8，在一些实施例中，封装材料70包封第一芯片60和第二芯片62，形成电连接至第一导线结构10和第二导线结构40的第一焊球80。
参见图9，在一些实施例中，在第一介电层12和第二介电层42之间设置有填充材料90，填充材料90包围第一互连结构44和第二互连结构46。封装材料70包封第一导线结构10、第二导线结构40、第一芯片60和第二芯片62。
参见图10，在一些实施例中，在第一介电层12和第二介电层42之间设置有填充材料90，填充材料90包围第一互连结构44和第二互连结构46。封装材料70包封第一导线结构10、第二导线结构40、第一芯片60和第二芯片62。形成电连接至第一导线结构10和第二导线结构40的第一焊球80。
参见图11A，示出了第一导线结构10和第一介电层12的局部截面图。在实施例中，第一导线结构10包括上下叠置的第一金属层101和第二金属层102。若虚线A-A使用切割工艺(例如，激光切割工艺)切割第一导线结构10和第一介电层12，切割后第一导线结构10和第一介电层12的侧壁齐平。
参见图11B，第一金属层101会向上延伸至第一介电层12的侧壁上。
参见图11C，在进行化镀工艺以形成第一互连结构44时，第一互连结构44也接触第一介电层12的侧壁。
参见图12A，在一些实施例中，在图11A的步骤之后，蚀刻第一金属层101和第二金属层102以使第一金属层101和第二金属层102相对于第一介电层12向内凹进。在一些实施例中，执行湿蚀刻工艺以使第一金属层101和第二金属层102相对于第一介电层12向内凹进。
参见图12B，蚀刻第一介电层12，以使第一金属层101和第二金属层102相对于第一介电层12向外突出。在一些实施例中，执行湿蚀刻工艺以使第一金属层101和第二金属层102相对于第一介电层12向外突出。
参见图12C，在进行化镀工艺以形成第一互连结构44时，第一互连结构44接触第一介电层12的侧壁。
参见图13，在一些实施例中，在图12A的基础上直接进行化镀工艺以形成第一互连结构44，第一互连结构44接触第一介电层12的侧壁。
参见图14A，在一些实施例中，在图11A的步骤之后，直接将第一介电层12蚀刻为相对于第一导线结构10向内凹进。
参见图14B，直接在突出的第一导线结构10上进行化镀形成第一互连结构44，第一互连结构44接触第一介电层12。
参见图15A，示出了位于第一介电层12上的第一导线结构10的立体图，其中，第一导线结构10的端部140具有尖端103。在一些实施例中，尖端103可以尽量避免金属材料往两侧生长。
参见图15B，使用第一氧化层140覆盖第一导线结构10的部分。
参见图15C，将第二掩模层142覆盖第一氧化层140的部分。
参见图15D，使用第二掩模层142作为掩模蚀刻第一氧化层140。
参见图15E，留下的第一氧化层140未覆盖尖端103并且邻近尖端103。第一氧化层140的设置可避免第一线路结构10露出太多，而向四周生长.
参见图16，示出了分别位于第一介电层12、第二介电层42中和上的多个第一导线结构10、多个第二导线结构40的立体图，其中，位于最下层的第一导线结构10和第二导线结构40上方的第一介电层12和第二介电层以半透明显示，以更清楚地示出内部结构。在一些实施例中，上下两层第一导线结构10或相邻第二导线结构40之间的距离H＞60μm，以避免桥接问题。在一些实施例中，同一层的相邻第一导线结构10或相邻第二导线结构40之间的距离W＞60μm，以避免桥接问题。在一些实施例中，第一导线结构10和相对应的第二导线结构40之间的距离D＜30μm。
参见图17，在一些实施例中，还包括：桥结构170，位于第一导线结构10和第二导线结构40之间，并且电连接至第一互连结构10和第二互连结构40。在一些实施例中，桥结构170中的线路层在左右两侧分别电连接至第一互连结构44和第二互连结构46。
参见图18，在一些实施例中，本申请的互连思想可以运用在芯片和芯片之间，第三芯片180的第三导线结构181与第四芯片182的第四导线结构184互连。在一些实施例中，如图1至图10所示，本申请的互连思想运用在基板和基板之间。
参见图19，在一些实施例中，本申请的互连思想可以运用在扇出结构和扇出结构之间，第一扇出结构191的第五导线结构191与第二扇出结构191的第六导线结构191互连。
参见图20A，在一些实施例中，提供由第一介电层12包覆的第一导线结构10。
参见图20B，直接对第一介电层12进行等向性蚀刻以暴露第一导线结构10。
参见图20C，进行无电电镀工艺形成第一互连结构44和第二互连结构46。第一介电层12和所述第二介电层42的侧壁分别朝远离第一互连结构44和第二互连结构46的方向内凹成弧形。
参见图20D，图20D是图20C中第一互连结构44和第二互连结构46的放大图。第一互连结构44和第二互连结构46分别包覆第一介电层12的弧形的侧壁的部分和第二介电层42的弧形的侧壁的部分，第一介电层12和第二介电层42分别在所对应的弧形的侧壁处具有尖角。第一互连结构44包覆第一介电层12的尖角，第二互连结构46包覆第二介电层42的尖角。第一互连结构44、第二互连结构46与第一金属层101的材料相同(例如，都包括铜)，第一互连结构44在第一金属层101上的厚度H1大于第一互连结构44在第二金属层102(例如，包括钛)上的厚度H2，第二互连结构46在第一金属层101上的厚度H1大于第二互连结构在第二金属层102上的厚度H2。第一互连结构44在第一金属层101上延伸的宽度D1大于第一互连结构44在第二金属层102上延伸的宽度D2。
参见图21A，额外提供端部介电层210，位于第一导线结构10的端部处。
参见图21B，切割整个结构，以暴露端部介电层210。
参见图21C，蚀刻掉端部介电层210，第一介电层12作为蚀刻掩模。
参见图21D，进行无电电镀工艺形成第一互连结构44和第二互连结构46。
参见图21E，示出了其中第一互连结构44和第二互连结构46的放大图，第一互连结构44在第一导线结构10上的厚度H3大于第一互连结构44在第一介电层12上的厚度H4。并且，第一互连结构44的在第一导线结构10上延伸的部分横向地接触第一介电层12的侧壁。第一互连结构44的在第一介电层12上延伸的部分横向地不接触第一介电层12的侧壁。
参见图22A，在图21A的步骤之后，不进行图21B的切割步骤，直接进行蚀刻以暴露端部介电层210。在一些实施例中，端部介电层210的蚀刻速率低于第一介电层12。
参见图22B，在将端部介电层210蚀刻完后，进行无电电镀工艺形成第一互连结构44和第二互连结构46。
参见图23至图28，示出了本申请不同实施例的形成半导体结构的方法(先芯片工艺)。
参见图23，提供第一线路结构10、第二线路结构40、以及分别电连接至第一线路结构10和第二线路结构40的第一芯片60和第二芯片62。
参见图24，切割形成分离的第一结构240和第二结构242，以形成分离的第一介电层12和第二介电层42。
参见图25，蚀刻第一介电层12和第二介电层42以暴露第一线路结构10和第二线路结构40。在实施例中，使用等离子体蚀刻工艺或湿蚀刻工艺进行蚀刻。
参见图26，调整第一结构240和第二结构242的位置，以使暴露的第一线路结构10和第二线路结构40相互面对。
参见图27，进行无电电镀工艺形成第一互连结构44和第二互连结构46。在一些实施例中，无电电镀工艺是化镀或电镀。
参见图28，对整个结构使用模制化合物280进行封装，以形成半导体结构282。
本申请的实施例利用无电电镀工艺进行线路对接，使得小块基版(成本低)可以拼接成大基板(高价值)。现有的半导体结构的介电层一般均包覆好线路结构，而本申请要暴露出线路结构，以实现两半导体结构之间的互连对接。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：
第一导线结构，接触第一互连结构；
第一管芯，形成在所述第一导线结构上；
第二导线结构，接触第二互连结构，所述第二互连结构连接所述第一互连结构；
第二管芯，形成在所述第二导线结构上。
2.根据权利要求1所述的半导体结构，其特征在于，还包括：
第一介电层，位于所述第一导线结构的上下两侧；
第二介电层，位于所述第二导线结构的上下两侧，
所述第一导线结构和所述第二导线结构分别延伸到所述第一介电层的侧壁和所述第二介电层的侧壁上，所述第一互连结构和所述第二互连结构分别与所述第一介电层和所述第二介电层接触。
3.根据权利要求1所述的半导体结构，其特征在于，还包括：
第一介电层，位于所述第一导线结构的上下两侧；
第二介电层，位于所述第二导线结构的上下两侧，
所述第一导线结构和所述第二导线结构分别相对于所述第一介电层的侧壁和所述第二介电层的侧壁凹进，所述第一互连结构和所述第二互连结构分别与所述第一介电层和所述第二介电层接触。
4.根据权利要求1所述的半导体结构，其特征在于，还包括：
第一介电层，位于所述第一导线结构的上下两侧；
第二介电层，位于所述第二导线结构的上下两侧，
所述第一导线结构和所述第二导线结构分别相对于所述第一介电层的侧壁和所述第二介电层的侧壁凸出，所述第一介电层和所述第二介电层的所述侧壁分别朝远离所述第一互连结构和所述第二互连结构的方向内凹成弧形，所述第一互连结构和所述第二互连结构分别与所述第一介电层和所述第二介电层接触。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一互连结构和所述第二互连结构分别包覆所述第一介电层的所述弧形的侧壁和所述第二介电层的所述弧形的侧壁，所述第一介电层和所述第二介电层分别在所对应的所述弧形的侧壁处具有尖角。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一互连结构包覆所述第一介电层的尖角，所述第二互连结构包覆所述第二介电层的尖角。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一导线结构的接触所述第一互连结构的端部构造成尖端，所述第二导线结构的接触所述第二互连结构的端部构造成尖端。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：
第一氧化层，覆盖所述第一导线结构的部分，并且临近所述第一导线结构的尖端；
第二氧化层，覆盖所述第二导线结构的部分，并且临近所述第二导线结构的尖端。
9.根据权利要求1所述的半导体结构，其特征在于，还包括：
桥结构，位于所述第一导线结构和所述第二导线结构之间，并且电连接至所述第一互连结构和所述第二互连结构。
10.根据权利要求1所述的半导体结构，其特征在于，所述第一导线结构和所述第二导线结构均具有上下叠置的第一金属层和第二金属层，所述第一互连结构和所述第二互连结构分别包覆所述第一导线结构和所述第二导线结构的端部，所述第一互连结构、所述第二互连结构与所述第一金属层的材料相同，所述第一互连结构在所述第一金属层上的厚度大于所述第一互连结构在所述第二金属层上的厚度，所述第二互连结构在所述第一金属层上的厚度大于所述第二互连结构在所述第二金属层上的厚度。
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