CN107993997A - 半导体器件 - Google Patents

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Abstract

本技术涉及一种半导体器件。该半导体器件包含：多个裸芯，上下叠置，多个裸芯中的每一个包含第一主表面和在第一主表面上的IO导电图案，IO导电图案延伸到实质垂直于第一主表面的辅表面，以形成辅表面上的至少一个IO电接触，其中多个裸芯对齐，使得全部裸芯的对应的辅表面相对于彼此实质上共平面，以形成共同的平坦侧壁，以及多个IO布线迹线，形成在侧壁之上并且从侧壁至少部分地间隔开。多个IO布线迹线沿侧壁上的第一方向彼此间隔开，并且IO布线迹线中的每一个电连接到相应的IO电接触，并且在侧壁上在第二方向上延伸，第二方向实质垂直于第一方向。

Description

半导体器件
技术领域
本技术涉及一种半导体器件。
背景技术
对于便携式消费电子产品需求的强势增长正在驱动对于高容量储存部件的需求。半导体存储器部件(例如闪速存储器储存卡)正变得被广泛使用，以迎合数字信息储存和交换日益增长的需求。它们的便携性、多功能性和坚固设计，以及它们的高可靠性和大容量，已使这样的存储器部件理想地使用在多种多样的电子产品部件中，包括例如数字相机、数字音乐播放器、视频游戏机、PDA和移动电话。
尽管各种封装体配置是已知的，闪速存储器储存卡典型地被制造为单封装体系统(SiP)或多芯片模块(MCM)，其中多个裸芯安装并且互连到基板上。基板包含刚性的介电基部和施加并构图在其一面或两面上的导电层。电连接(例如引线建合体或硅通孔(TSV))形成在裸芯上的导电垫与基板上的导电层之间，用以裸芯，之间以及裸芯和基板之间的互连。电连接建立之后，组装件典型地被包裹在模塑料中，提供对于环境的保护。的
为提高半导体器件的IO速度和IO可靠性，用于数据输入和输出(IO)的电连接被分组为多个IO通道，从而在诸IO通道中分配IO通量。IO通道的增加典型地需要显著增加电连接。例如，包含4个堆叠的裸芯的DDR高带宽存储器(HBM)器件配置为TSV电连接则需要多于一千的IO引脚，以实现16个IO通道。这样IO引脚的大量增加可能复杂化相应半导体器件的电路设计，并且造成实现具有多IO通道的半导体器件困难。
发明内容
附图说明
图1A至1C分别是根据本技术实施例的半导体器件的示意透视图、示意正视图和沿图1B中的线C-C’取的示意截面图。
图2是示出根据本技术实施例的半导体器件制造方法的流程图。
图3A至图3C是示出根据本技术实施例的半导体器件制造方法的不同步骤的示意透视图。
图4A至图4C是根据本技术另一实施例的半导体器件的示意透视图、示意正视图和沿图4B的线C-C’所取的示意截面图。
图5A和图5B是根据本技术另一实施例的半导体器件的示意透视图和示意正视图。
图6A和图6B是根据本技术另一实施例的半导体器件的示意透视图和示意正视图。
图7A和图7B是根据本技术另一实施例的半导体器件的示意透视图和示意正视图。
图8是根据本技术另一实施例的半导体器件的示意透视图。
图9A至图9C是示出根据本技术另一实施例的半导体器件的制造方法不同阶段的示意图。
图10A至图10C是示出根据本技术的第三实施例的半导体器件的第二制造方法不同阶段的示意图。
图11是示出根据本技术实施例形成裸芯堆叠体的侧壁上的导电图案的方法的流程图。
图12A至图16B是示出根据本技术实施例形成裸芯堆叠体的侧壁上的导电图案的方法不同阶段的示意图。
具体实施方式
实施例将参考图1A至16A描述，其涉及半导体器件和半导体器件的制造方法。可以理解本技术可以以许多不同的形式实现且不应解释为限于本文所阐述的实施例。而是，这些实施例被提供，使得本公开将是充分和完整的，且将本发明完全传递给本领域的技术人员。本技术旨在覆盖这些实施例的替换、修改和等同物，这些实施例被包括在由所附权利要求界定的本发明的范围和精神内。另外，在本技术的所附详细说明中，阐述了许多特定的细节，以提供本技术的完整理解。然而，对于本领域人员而言清楚的是，本技术可以在没有这样的特定细节的情况下被实现。
在本文中使用的术语“左”，“右”，“顶部”，“底部”，“上”，“下”，“垂直”和/或“横向”仅是为方便和说明的目的，而并不旨在限制本技术的描述，这是因为涉及的项目可以交换位置。同样，如本文使用的，冠词旨在包含单数和复数的形式，除非内容明确指明相反的含义。术语“实质上”和/或“约”是指具体的尺寸或参数可以在给定应用的可以接受的制造公差范围内变动。在一个实施例中，可以接受的制造公差是±0.25％。
在所有附图中，相同或相似的部件用相同的方式标记，具有相同的末两位数字。
本技术的实施例将参考半导体器件100的示意透视图、示意正视图和沿图1B中线C-C’取的示意截面图图1A至图1C描述。参考图1A至1C，半导体器件100包含裸芯堆叠体，所述裸芯堆叠体具有第一裸芯110和第二裸芯120的裸芯对。第一裸芯110和第二裸芯120可以包含存储器裸芯，例如闪速存储器裸芯。
第一裸芯110包含输入和输出(IO)导电图案116，导电图案116在第一裸芯110的有效表面上。裸芯的有效表面是第一主表面，裸芯的第一主表面是裸芯的主表面之一，且在第一主表面中形成电子元件和电路。IO导电图案是用于传递IO信号到裸芯和从裸芯传递信号的电路。IO导电图案116延伸到第一裸芯110的侧表面113，以具有暴露在侧表面113上的边缘，从而形成多个第一IO电接触117(其中只有一个被标出)。裸芯的侧表面是裸芯的辅表面，其实质垂直于裸芯的主表面。例如，IO导电图案116可以包含沿辅表面113布置的至少一个IO垫112(其中只有一个被标出)，以及从IO垫112向裸芯110有效表面上的内部区域延伸的输入迹线114(其中只有一个被标出，在图1A和图1C中部分地示出)。IO接合垫112暴露在侧壁113上，以形成第一IO电接触117。为了图示的清晰，其余的IO导电图案116未示出。可替换地，IO导电图案可以还包含布置为从边缘被间隔开的IO垫，以及从IO垫延伸到边缘的输出迹线，其将在另一实施例中示出。
相似地，第二裸芯120与第一裸芯110可在有效表面上具有实质上相同的导电图案配置。例如，第二裸芯120包含第二裸芯120的有效表面上的IO导电图案126。IO导电图案126包含沿侧表面123布置的至少一个IO垫122(其中只有一个被标出)，以及从IO垫122向裸芯120内部区域延伸到输入迹线124(其中只有一个被标出)。为了图示的清晰，其余的IO导电图案126未示出。IO垫122暴露在侧表面123上，以形成多个第二IO电接触127(其中只有一个被标出)。
在半导体器件100中，第二裸芯110和第二裸芯120上下叠置且其有效表面彼此面对。第一裸芯110和第二裸芯120在第一裸芯110和第二裸芯120通过比如DAF(裸芯贴附膜)层(未示出)的绝缘粘接层固定到彼此。第一裸芯110和第二裸芯120对齐，使得第一裸芯110的侧表面113与第二裸芯120的侧表面123相对于彼此实质上共平面，以形成共同的平坦侧壁150，并且共享在侧壁150的第一方向(图1B所示的X方向)上延伸的共同边缘152。如图1A-1C所示，第一裸芯110和第二裸芯120垂直堆叠。本文中“垂直堆叠”指的是第一裸芯110和第二裸芯120在第一方向对齐而没有任何偏移。
如图1B所示，第一裸芯110的侧表面113上的第一IO电接触117的布置和第二裸芯120的侧表面123上的第二IO电接触127的布置可以实质上相同。例如，第一IO电接触117和第二IO电接触127的布置中的每一个不相对于相应侧表面的相应中线镜面对称。此情况中，当第一裸芯110和第二裸芯120的有效表面面对彼此，IO电接触117和127可以沿共同边缘152在侧壁150的第一方向上被间隔开。例如，第一IO电接触117和第二IO电接触127两者都布置为具有一致的间隔并且沿侧壁150的第一方向部分地分布。
半导体器件100还包含第一IO布线迹线118和第二IO布线迹线128，第一IO布线迹线118和第二IO布线迹线128在侧壁150的与第一方向垂直的第二方向(图1B中的Z方向)在侧壁150上延伸。第一IO布线迹线118和第二IO布线迹线128可以延伸到裸芯堆叠体的端表面119。裸芯堆叠体的端表面119指的是与裸芯堆叠体的最底裸芯的第一主表面相对的第二主表面，该第二主表面贴附在基板或者主机装置(未显示)上。IO布线迹线是用于传递IO信号到裸芯和从裸芯传递IO信号的专用迹线。第一IO布线迹线118和第二IO布线迹线128分别将第一裸芯110的第一IO电接触117和第二裸芯120的第二IO电接触127电耦合到基板或主机装置。此情况中，第一电接触114和第一IO布线迹线118形成第一IO通道，而第二电接触124和第二IO布线迹线128形成与第一IO通道分离的第二IO通道。IO布线迹线不局限于图1A至图1C中示出的直线形状，而可以包含其他形状，例如在其他实施例中的折线。
IO布线迹线118和128从侧壁150被至少部分地间隔开。迹线118可以形成在施加在侧壁150上的绝缘层上，并且经由填充有与迹线118同样导电材料的开口连接到相应的电接触114。可替换地，迹线118也可以不需下面的绝缘层，形成为桥形导电图案，如图1C所示。半导体器件的裸芯堆叠体的侧壁上形成的IO布线迹线118和128可以成为“所述侧壁”(TSW)结构。
迹线可以配置为包含直线、折线或曲线的形状。导电图案116和126以及IO布线迹线118和128可以由导电材料制成，例如铜、金、铝、钨、镍或它们的合金。IO电接触117和127的数量以及迹线118和128的数量在其他实施例中可以不同。
半导体器件100可还包含基板和/或模塑料，该基板用于支撑和电连接裸芯堆叠体，该模塑料包封裸芯堆叠体和形成于裸芯堆叠体的侧壁上的布线迹线。
根据本实施例，通过将各个裸芯的有效表面上的IO导电图案延伸到裸芯堆叠体的共同侧壁，并且在侧壁之上以TSW结构形成IO布线迹线，可以在半导体器件中形成多个IO通道。由此多个IO通道可以分布在半导体器件的裸芯堆叠体的侧壁上。与具有以传统引线键合体或TSV结构实现的多个IO通道的传统半导体器件相比，根据本实施例具有TSW结构的半导体器件可以利用裸芯的侧壁来分布IO通道，从而提高半导体器件中IO电路的设计灵活性。此外，根据本实施例的半导体器件没有引线建合体结构，从而由于省略了引线键合工艺，半导体器件的通量和产率可能提高。此外，由于IO通道中的布线迹线暴露在裸芯堆叠体的侧壁上，易于IO通道的视觉检查，使产品的质量控制简单而可靠，继而提高产率并且降低半导体器件的成本。
此外，本实施例中，通过将相同对中的第一裸芯110和第二裸芯120面对面放置，在具有单一配置类型的IO导电图案的多个裸芯的半导体器件中获得多个IO通道。此情况中，半导体器件中的裸芯可以从单个晶片或者包含单一类型裸芯的多个晶片单一化。这样可以提高产量并且节约生产成本。此外，半导体器件中的多个裸芯垂直叠置，使得多个裸芯在侧壁的第一方向上对齐没有偏移，从而最小化裸芯堆叠体在基板或者主机装置上的足印(footprint)。
根据本技术实施例的半导体器件的制造方法将参考流程图2和示意图3A至图3C解释。
如图2所示，方法始于制备裸芯的步骤S210，例如图3A所示的第一裸芯110和第二裸芯120。第一裸芯110和第二裸芯120可从同一晶片或不同晶片单一化。第一裸芯110和第二裸芯120可以具有相同的配置，例如相同尺寸和形成在各自裸芯的有效表面111和121上的IO导电图案116和126的相同设计。第一裸芯110和第二裸芯120具有在各自有效表面111和121上形成的第一IO导电图案116和第二IO导电图案126。IO导电图案116和126分别暴露在第一裸芯110和第二裸芯120的侧表面113和123上，以分别形成电接触117和127。第一裸芯110和第二裸芯120的其他细节与前述实施例中诸细节实质上相同，并将不在此重复。
接下来，在步骤S220，裸芯110和120上下垂直叠置并且经由DAF层(未示出)固定，以形成裸芯堆叠体。裸芯110和120对齐，使得第一裸芯110的侧表面113和第二裸芯120的侧表面123相对于彼此实质上共平面，以形成共同的侧壁150，并且共享共同边缘152，如图3B所示。第一裸芯110和第二裸芯120的有效表面在堆叠体中面对彼此，使得IO电接触117和127沿侧壁150上的第一方向被彼此间隔开。
接下来，在步骤230，布线迹线118和128以TSW结构形成在侧壁150之上，并且分别从各自的IO电接触117和127延伸到裸芯堆叠体的端表面119，如图3C所示。迹线118和128电连接到第一裸芯310和第二裸芯320的各自的IO电接触317和327，并且在侧壁150上延伸，并且可以还连接到设置在端表面119上的基板或主机装置(未示出)。以此方式，从裸芯到基板或者主机装置的多个IO通道可以形成在裸芯堆叠体的侧壁150上。IO布线迹线118和128可以由导电材料制成，例如金、铜、镀金的铜或类似材料。在裸芯堆叠体的侧壁之上形成IO布线迹线的方法将在后面说明书中更详细地描述。
根据本技术的半导体器件可以包含多对裸芯。在其他实施例中，裸芯堆叠体中裸芯的数量可以变化，包括例如2，4，8，16，32个裸芯或其他数量的裸芯。图4A至图4C是根据本技术另一实施例的半导体器件400的示意透视图，示意正视图，和沿图4B中线C-C’取的示意截面图。半导体器件400包含4个裸芯，即上下垂直叠置的两对裸芯。每对裸芯包含具有面对彼此的有效表面的第一裸芯410和第二裸芯420。第一裸芯410和第二裸芯420的细节与前面的实施例中第一裸芯110和第二裸芯120的诸细节实质上相同，因此将不在此重复。在本实施例中，在侧壁450的第一方向(如图4A至图4C所示的X方向)上排列且在侧壁450上暴露的两个第一裸芯410的第一IO电接触417通过对应的第一IO布线迹线418电连接，第一IO布线迹线418在侧壁450上的与第一方向实质上垂直的第二方向(例如如图4A至图4C所示的Z方向)上在侧壁450上延伸到裸芯堆叠体的端表面419，从而形成第一IO通道，并且通过在第二方向上延伸到裸芯堆叠体的端表面419的第二IO布线迹线428，将两个第二裸芯420的第二IO电接触427连接，以形成第二IO通道。此情况中，半导体器件400包含4个具有两个IO通道的裸芯。本实施例可以包含联接到第一IO通道和第二IO通道的更多对裸芯。
本技术不局限于前面的实施例中的两个IO通道，而可以包含更多的IO通道。图5A和图5B是根据本技术另一实施例的半导体器件500的示意透视图和示意正视图。半导体器件500包含4个半导体裸芯，即依次上下垂直叠置并且固定的裸芯510、520、530和540。裸芯510、520、530和540对齐，以形成平坦的共同侧壁550。裸芯510至540包含暴露在侧壁550上的IO电接触517至547，以及在第一方向(如图5A和5B所示的Z方向)上在侧壁550上延伸到裸芯堆叠体的端表面519的布线迹线518至548。IO电接触517至547和布线迹线518至548被分别电连接，以形成4个IO通道。换而言之，裸芯堆叠体中的每一个裸芯的IO电接触连接到独立的IO通道。换而言之，同一裸芯的IO电接触连接到同一IO通道，而不同裸芯的IO电接触连接到不同IO通道。在本实施例中，与半导体器件400相比，在半导体器件500中可以形成更多IO通道。本实施例中的半导体器件500的其他方面与半导体器件400的诸方面实质上相同，并将不在此重复。
在上面描述的实施例中，IO通道分布在单个侧壁中。本技术不局限于此，而IO通道可以形成在多个侧壁上，以进一步增加IO通道的数量。图6A和图6B是根据本技术另一实施例的半导体器件的示意透视图和示意正视图。在本实施例中，半导体器件600包含上下垂直叠置并且固定的4个裸芯610，620，630和640。4个裸芯610，620，630和640对齐，以形成至少两个共同侧壁650和660。此情况中，至少8个IO迹线618至688可以分布在两个侧壁650和660上，并且延伸到裸芯堆叠体的端表面619。根据本技术的半导体器件可以具有在更多共同侧壁上形成的甚至更多的IO通道。例如，根据本技术的半导体器件可以包含4个裸芯的裸芯堆叠体，所述裸芯堆叠体包含均匀分布在裸芯堆叠体的4个共同侧壁上的16个IO通道。半导体器件600的其他细节与前述实施例的诸细节实质上相同，因此将不在此重复。
根据本技术的实施例的半导体器件中，多个裸芯上下垂直堆叠，且堆叠体中的同一裸芯对中的裸芯的有效表面面对彼此。本技术不局限于此。多个裸芯可以被上下堆叠，从而堆叠体中的全部裸芯的有效表面面向同一方向。如示意透视图图7A和示意正视图图7B所示，根据另一实施例的半导体器件700包含叠置并且对齐的4对裸芯，以在半导体器件700的X-Z平面上形成共同的平坦的侧壁750。每对裸芯包含第一裸芯710和第二裸芯720。第一裸芯710和第二裸芯720可以具有相同的配置，例如相同的尺寸和有效表面上相同的IO电路设计。堆叠体中全部裸芯710和720具有它们面向同一方向(例如图7A和7B所示的Z方向)的有效表面。为了形成多个IO通道，裸芯堆叠体中的不同对裸芯的第一裸芯710在第二方向(如图7A和7B所示的Z方向)对齐，而裸芯堆叠体中不同对裸芯的第二裸芯720也在第二方向对齐，并且在同一对裸芯中第一裸芯710在侧壁750的与第二方向本质垂直的第一方向上相对于第二裸芯720偏移。此情况中，第一裸芯710的IO电接触717在侧壁750的第二方向上对齐，而第二裸芯720的IO电接触727在侧壁750的第二方向上对齐，而IO电接触717与IO电接触727沿半导体器件700的侧壁750的第一方向彼此间隔开。半导体器件700还包含第一IO布线迹线718和第二IO布线迹线728，第一IO布线迹线718连接多个第一裸芯710的IO电接触717，并且在裸芯堆叠体的侧壁750上延伸，从而形成第一IO通道，而第二IO布线迹线728连接第二裸芯720的IO电接触727，并且在裸芯堆叠体的侧壁750上延伸，从而形成第二IO通道。
在本实施例中，裸芯堆叠体中的全部裸芯面向同一方向，且可以具有单一类型配置的IO导电图案，并且通过使得连接到不同IO通道的裸芯相对比彼此偏移，将多个IO通道彼此分离开。此情况中，半导体器件中的裸芯可以从单一晶片或包含单一类型裸芯的多个晶片单一化。这样可以提高产率，并且节约生产成本。此外，为了形成更多的IO通道，裸芯叠置为更多的分离不同IO通道的偏移的个数。在本实施例中，堆叠体中的裸芯交错，相比前面的实施例在基板或主机装置上占用更大的足印(footprint)。
图8是根据本技术另一实施例的半导体器件800的示意立体图。半导体器件800还包含8个裸芯810至裸芯840，所述8个裸芯具有面向同一方向的有效表面。全部裸芯810至裸芯840上下垂直叠置，而没有图7所示的偏移，并且对齐以形成沿图8所示的X-Z平面的共同侧壁。此情况中，通过在不同IO通道中变化暴露在共同侧壁上的IO电接触817-847的布置，实现不同IO通道的分离。例如，同一IO通道中的IO电接触具有沿堆叠体的侧壁850的第一方向(如图8所示的Y方向)上相同的布置，使得它们在堆叠体的侧壁850上的实质上垂直于第一方向的第二方向(如图8所示的Z方向)上对齐，并且通过布线迹线连接，该布线迹线在第二方向上在共同的侧壁上延伸到堆叠体的端表面819。如图8所示，4个IO通道形成在8个裸芯的堆叠体中。例如，两个裸芯810的IO电接触817通过对应的布线迹线818连接，以形成单一的IO通道。在本实施例中，IO导电图案可以包含从侧壁间隔开的IO垫，和从IO垫延伸并且暴露于侧壁的输出迹线。IO导电图案将在另一实施例中更详细描述。
在本实施例中，半导体器件800的裸芯垂直叠置而无位移，因此半导体器件800可以具有与图7所示的半导体器件700相比更小的尺寸。由于连接到不同IO通道的裸芯在裸芯堆叠体的侧壁上具有不同的IO导电图案，可能需要有不同的裸芯设计，这造成增加生产成本。此情况中，为了避免不同的裸芯设计，在以下描述根据本实施例的半导体器件800的新的IO导电图案及制造方法。
图9A至图9C是示出该制造方法的不同步骤的示意图。参考图9A，制备晶片900。晶片900包含由刻划线950划定的裸芯区域910(仅一部分裸芯区域在图9A中示出)的阵列，刻划线950在比如图9A所示的X和Y两方向在晶片的有效表面上延伸。裸芯区域910中的每一个配置为具有相同的IO导电图案，即晶片900的有效表面上的IO导电图案916。如放大图的插图所示，IO导电图案916包含从刻划线950间隔开的至少一个IO垫912，和从IO垫912向刻划线950延伸并且暴露于刻划线950的输出迹线916。输出迹线914是阶梯迹线，该阶梯迹线包含第一直线段9141、第二直线段9142和第三直线段9143，第一直线段9141在实质上垂直于刻划线950的方向上从IO垫912延伸；第三直线段9143在实质上垂直于刻划线950的方向上延伸，并且在平行于刻划线950的方向上与第一直线段9141间隔开，并且在一端截止于刻划线950；第二直线段9142连接第一直线段9141和第三直线段9143的相对的端。
接下来，如图9B所示，沿位于刻划线950的标记为X和Y的切割线，以及沿相对于刻划线950在X或Y方向上的位置位移的标记为X-位移和Y-位移的切割线，切割晶片900。所得的裸芯810至裸芯840如图9C所示。
如图9B所示，在制备裸芯810中，晶片被沿切割线Y-位移和切割线X-位移切割，切割线Y-位移沿阶梯迹线914的第二直线段9141延伸。因此如图9C所示，裸芯810的所得IO导电图案816包含IO垫812和直线段814，直线段814从各自的IO垫812延伸，并且每一个直线段814具有暴露在裸芯810的侧表面813上的一端，以形成电接触817。相似地，在制备裸芯820中，晶片被沿切割线Y-位移和切割线X-位移切割，切割线Y-位移延伸穿过阶梯迹线914的第二直线段9142。裸芯820具有与裸芯810的IO导电图案816相似的IO导电图案826。如图9C所示，裸芯820的IO导电图案826包含IO垫822和直迹线824，直迹线824从各自的IO垫822延伸，并且每个直迹线824具有暴露于裸芯820的侧表面823上的一端，以形成电接触827。由于在X方向上不同位置的切割线X和切割线X-位移处的不同切割，裸芯820的电接触827在X方向上相对于裸芯810的电接触817位移。
在制备裸芯840中，晶片沿切割线X和切割线Y被切割，切割线X和切割线Y沿刻划线950延伸，因此裸芯840的IO导电图案846包含IO垫842和阶梯迹线846，阶梯迹线846从IO垫842延伸，并且每一个阶梯迹线846具有暴露于裸芯840的侧表面843上的一端。在制备裸芯830中，晶片被沿切割线Y和切割线X-位移切割。裸芯830具有与裸芯840相似的IO导电图案。裸芯830的IO导电图案836包含IO垫832和阶梯迹线834，阶梯迹线834从IO垫832延伸，并且每一个阶梯迹线834具有暴露于裸芯830的侧表面833上的一端。由于在X方向上不同位置的切割线X和切割线X-位移处的不同切割，裸芯830的电接触837从裸芯840的电接触847在X方向上位移。此外，裸芯830的电接触837和裸芯840的电接触847也相对于裸芯810的电接触817和裸芯820的电接触827在X方向上位移。
以此方式，具有暴露在各自的裸芯的侧表面上IO电接触的不同布置的裸芯810至裸芯840可以从具有单一设计的裸芯区域的晶片制造，从而提高产率，并且节约生产成本。此外，通过增加阶梯迹线的台阶数量，并且增加相对刻划线的不同位置的切割线的数量，从而可以增加IO通道的数量。
接下来，裸芯810至裸芯840被叠置并且对齐以形成共同的侧壁，接下来在侧壁上形成IO迹线。诸工艺细节与前面的实施例中描述的诸细节实质上相同，并将不在此重复。
半导体器件800也可以根据另一实施例制造，现参考图10A至图10C描述。如图10A所示，制备晶片1000。晶片1000包含由刻划线1050划定的裸芯区域1010的阵列，刻划线1050在晶片1000的有效表面上的交叉方向例如X和Y方向上延伸。裸芯区域1010中的每一个包含晶片的有效表面上的IO导电图案1016。IO导电图案1016包含从刻划线1050被间隔开的IO垫1012和输出迹线1014，输出迹线1014从各自的IO垫1012延伸，且一端终止于刻划线1050。输出迹线1014是在倾斜于刻划线1050的方向上延伸的直线迹线。
如图10B所示，在制备裸芯810至裸芯840中，晶片1000的裸芯区域1010沿标记为X的切割线和切割线Y1至刻划线Y4切割出，切割线X沿刻划线1050，而切割线Y1至切割线Y4在Y方向上相对于刻划线1050具有不同的距离。所得的裸芯810至裸芯840如图10C所示。因裸芯区域1000的输出迹线1012倾斜于刻划线1050，由于沿切割线Y1-Y4不同的切割位置(如图10B所示)，裸芯810-840侧表面813-843上各自的迹线814至844的暴露的端形成在不同位置的导电接触817至847。
以此方式，具有暴露于各自裸芯的侧表面上的IO电接触不同布置的裸芯810至裸芯840可以从具有单一设计的裸芯区域的晶片制造，从而提高产量，并且节约生产成本。此外，通过增加相对于刻划线不同位置的切割线的数量，可以增加IO通道的数量。
接下来，裸芯810至裸芯840被叠置并对齐，以形成共同的侧壁，接下来在侧壁上形成IO迹线。诸工艺的细节与前面的实施例的诸细节实质上相同，并将不在此重复。
在上述的两种方法中，具有各自侧表面上IO电接触的不同布置的裸芯从包含配置为相同IO导电图案的单一晶片或多个裸芯区域的单一晶片或多个晶片制造。因此，由于简单晶片设计可节约生产成本。
现将参考流程图图11和图12A-16B的视图更详细描述在裸芯堆叠体侧壁上形成导电图案的方法。如图11、12A和12B所示，对齐并堆叠裸芯1110和1120之后，在步骤S1110，通过已知沉积工艺(例如溅射)，绝缘层1160形成在裸芯堆叠体的侧壁1150上。绝缘层1160是例如硅氧化物或硅氮化物，或其他电绝缘体。绝缘层1160可以具有20μm至200μm的厚度，但在其他实施例中也可以比之更薄或更厚。
接下来，在步骤S1120，通过构图工艺(例如包含曝光、显影和蚀刻步骤的光刻工艺)，构图绝缘层1160，以形成开口1162，开口1162贯穿绝缘层1160，并且将裸芯1110的电接触1117和裸芯1120的电接触1127暴露在侧壁1150上，如图13A和图13B所示。
接下来在步骤S1130，通过已知方法(例如溅射或镀覆)，将导电层1170施加在绝缘层1160之上并且进入开口1162，如图14A和图14B所示。导电层1170由例如铜、铝、钨、镍或它们的合金制成。导电层1170可以是2-5μm厚，但在其他实施例中也可以比之更薄或更厚。可以可选地进行退火，以调整导电层1170中的金属晶粒条件。
接下来在步骤S1140，如图15A和图15B所示，通过已知的构图工艺(例如包含曝光、显影和使用具有最终金属迹线的图案的掩模的蚀刻步骤的光刻工艺)，将导电层1170构图为布线迹线1118和布线迹线1128。可替换地，可以通过丝网印刷方法，将布线迹线1118和布线迹线1128形成在绝缘层1160上。该工艺可以附加地或可替换地采用湿法或干法蚀刻方法，以及化学机械平坦化(CMP)工艺。
接下来，在可选的步骤S1150，如图16A和图16B所示，可以通过已知的沉积方法(例如化学气相沉积(CVD)或其他化学沉积工艺)，将保护层1180施加在布线迹线1118和布线迹线1128的暴露的表面上。保护层1180可以由各种保护性的和电绝缘的材料形成，包含例如各种树脂，该树脂包括环氧树脂。
作为另一种选项，可以通过选择性蚀刻工艺，移除在包含布线迹线1118和布线迹线1128的导电图案之下的绝缘层，以留下从侧壁间隔开的桥形导电图案。
本技术的半导体器件可以还通过已知的模塑工艺包封，其将不在此详细描述。
本发明的前述详细说明为了图示和描述的目的呈现。其不旨在是穷尽的或将本发明限于所披露的准确形式。根据以上的教导，许多修改和变化是可能的。所描述的实施例被选择，从而最好地解释本发明的原理和其实际的应用，由此使得本领域的技术人员在各种实施例中最好地利用本发明且各种修改适于所考虑的具体用途。本发明的范围旨在由所附的权利要求所限定。

Claims (12)

1.一种半导体器件，包含：
多个裸芯，上下叠置，所述裸芯中的每一个包含第一主表面和在所述第一主表面上的IO导电图案，所述IO导电图案延伸到实质垂直于所述第一主表面的辅表面，以形成所述辅表面上的至少一个IO电接触，其中所述多个裸芯对齐，使得全部裸芯的所述对应的辅表面相对于彼此实质上共平面，以形成共同的平坦侧壁，以及
多个IO布线迹线，形成在所述侧壁之上并且从所述侧壁至少部分地间隔开，
其中所述多个IO布线迹线沿所述侧壁上的第一方向彼此间隔开，并且IO布线迹线中的每一个电连接到相应的IO电接触，并且在所述侧壁上在第二方向上延伸，所述第二方向实质垂直于所述第一方向。
2.如权利要求1所述的半导体器件，其中：
所述多个裸芯包含至少一对裸芯，裸芯的每一对包含第一裸芯和第二裸芯，所述第一裸芯和第二裸芯垂直叠置，且所述第一裸芯和所述第二裸芯的所述第一主表面彼此面对，
所述第一裸芯包含沿所述侧壁的所述第一方向布置的多个第一IO电接触，且所述第二裸芯包含沿所述侧壁的第一方向布置的多个第二IO电接触，
所述第一裸芯的第一IO电接触经由在所述侧壁上在所述第二方向上延伸的相应第一布线迹线连接，以形成第一IO通道，而所述第二裸芯的第二IO电接触经由在所述侧壁上在所述第二方向上延伸的相应第二布线迹线连接，以形成第二IO通道，所述第二IO通道与所述第二IO通道在所述第一方向上间隔开；
其中所述第一裸芯的辅表面上的所述第一IO电接触的布置和所述第二裸芯的辅表面上的所述第二IO电接触的布置实质上相同。
3.如权利要求1所述的半导体器件，其中所述IO导电图案包含至少一个IO垫和输入迹线，所述IO垫设置在所述裸芯的第一主表面上，并且暴露于所述侧壁，所述输入迹线从所述IO垫延伸并且离开所述的侧壁。
4.如权利要求2所述的半导体器件，其中
所述多个裸芯中的每一个的所述IO电接触连接到独立的IO通道。
5.如权利要求1所述的半导体器件，其中
所述多个裸芯对齐，以形成至少两个共同的平坦侧壁；
IO通道分布在所述至少两个共同的平坦侧壁之上，IO通道中的每一个包含暴露于所述对应的侧壁上的IO电接触，以及形成在所述对应的侧壁之上并且从所述对应侧壁间隔开的布线迹线。
6.如权利要求1所述的半导体器件，其中
所述多个裸芯包含多对裸芯，每一对裸芯包含第一裸芯和第二裸芯，所述第二裸芯相对于所述第一裸芯在所述侧壁上的第一方向偏移，
所述多个裸芯中的第一裸芯在所述第二方向上对齐，使得所述第一裸芯中的第一IO电接触在所述第二方向上对齐，并且通过在所述侧壁上在所述第二方向延伸的第一布线迹线连接，并且
所述多个裸芯中的第二裸芯在所述第二方向上对齐，使得所述第二裸芯中的第二IO电接触在所述第二方向上对齐，并且通过在所述侧壁上在所述第二方向延伸的第二布线迹线连接。
7.如权利要求1所述的半导体器件，其中所述IO导电图案包含从所述侧壁间隔开的IO垫，以及从所述IO垫延伸的输出迹线，所述输出迹线的一端暴露于所述侧壁。
8.如权利要求7所述的半导体器件，其中所述IO导电图案的输出迹线是在垂直于所述侧壁的第三方向上延伸的直迹线。
9.如权利要求7所述的半导体器件，其中所述输出迹线是阶梯迹线，所述阶梯迹线包含第一直线段、第二直线段和第三直线段，所述第一直线段在垂直于所述侧壁的第三方向上从所述IO垫延伸，所述第三直线段在垂直于所述侧壁的第三方向上延伸并且具有暴露于所述侧壁的端部，并且所述第三直线段在所述第一方向上从所述第一直线段间隔开，所述第二直线段连接所述第一直线段和第三直线段。
10.如权利要求7所述的半导体器件，其中所述输出迹线是在倾斜于所述侧壁延伸的直线。
11.如权利要求1所述的半导体器件，还包含绝缘层，所述绝缘层形成在侧壁上，并且在所述IO布线迹线之下。
12.如权利要求1所述的半导体器件，还包含覆盖所述布线迹线的保护层。
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