CN102693746B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，其具有在布线衬底上层叠了存储器芯片和控制器芯片的封装结构，提高了连接存储器芯片和控制器芯片的布线的自由度。存储卡(1A)具有布线衬底(2)、层叠于其主面上的4片存储器芯片(M1～M4)、安装于最上层存储器芯片(M4)表面上的控制器芯片(3)和中介片(4)。存储器芯片(M1～M4)分别以其长边与布线衬底(2)的长边朝向相同方向的状态层叠于布线衬底(2)的表面上。最下层的存储器芯片(M1)为避免与布线衬底(2)的焊盘(9)重叠而以在存储卡(1A)的前端部方向错开预定距离的状态安装于布线衬底(2)上。层叠于存储器芯片(M1)上的3片存储器芯片(M2～M4)配置成其形成有焊盘(6)的一侧的短边位于存储卡(1A)的前端部。

Description

半导体器件
本申请是申请日为2009年1月15日、申请号为200910003571.X、发明名称为“半导体器件”的发明专利申请的分案申请。
技术领域
本发明涉及半导体器件，尤其涉及有效适用于具有在布线衬底上层叠存储器芯片和控制器芯片而形成的封装结构的半导体器件。
背景技术
近年来，为了谋求半导体存储器的大容量化和装置尺寸的小型化，开发出了在布线衬底上层叠有多个存储器芯片的各种半导体器件。
日本特开2006-351664号公报(专利文献1)中公开了一种在布线衬底上层叠有多个存储器芯片和微机芯片的SIP(SystemInPackage：系统封装)。该SIP在布线衬底的表面上层叠多个存储器芯片和微机芯片，与微机芯片相邻而在存储器芯片的表面上配置有由硅衬底构成的中介(interposer)芯片。另外，微机芯片的焊盘经中介芯片和接合线而与布线衬底的焊盘相连接。
日本特开2002-33442号公报(专利文献2)、日本特开2002-217356号公报(专利文献3)以及日本特开2007-59541号公报(专利文献4)中公开了一种将一边形成有多个接合焊盘的半导体芯片层叠于布线衬底上的半导体器件。各半导体芯片分别以如下状态层叠，即形成有接合焊盘的一边朝相互相反方向地配置，且在与上述一边正交的方向上相互错开。
日本特开2006-86149号公报(专利文献5)中公开了一种在布线衬底上层叠搭载了多个半导体芯片和再布线用元件(中介片)的堆叠型多芯片封装结构的半导体器件。再布线元件具有将多个半导体芯片之间、布线衬底与半导体芯片之间连接的布线，利用再布线元件实施多个半导体芯片之间的相互连接、半导体芯片的焊盘的再配置等。
日本特开2005-244143号公报(专利文献6)中公开了一种在层叠的多个半导体芯片上层叠接口芯片的半导体器件。在多个半导体芯片下方配置有Si中介片和树脂中介片。Si中介片配置于树脂中介片与多个半导体芯片之间，厚度厚于半导体芯片的厚度，且线膨胀系数小于树脂中介片的线膨胀系数、大于等于多个半导体芯片的线膨胀系数。
日本特开2007-66922号公报(专利文献7)中公开了一种具有堆叠构造的封装的半导体集成电路器件。该半导体集成电路器件具有在印刷线路板上层叠多个半导体芯片而成的堆叠构造，在搭载于最下部的半导体芯片上设有接口电路。该接口电路由缓存器和静电保护电路等构成，在多个半导体芯片输入输出的信号都经该接口电路进行输入输出。
日本特开2007-128953号公报(专利文献8)中公开了一种在具有连接焊盘的布线衬底上层叠安装分别具有长边单侧焊盘构造的第一和第二半导体芯片的半导体器件。第二半导体芯片比第一半导体芯片小，且具有细长形状。第一和第二半导体芯片经接合线与布线衬底2的连接焊盘电连接，第二半导体芯片配置成长边L与线接合时的超声波施加方向X平行。
日本特开2007-96071号公报(专利文献9)中公开了一种可搭载大容量的非易失性存储器芯片的半导体存储卡。该半导体存储卡包括矩形的电路衬底、矩形的非易失性存储器芯片和矩形的控制器芯片，该非易失性存储器芯片载置于电路衬底上，仅沿第一边形成有多个第一接合焊盘，并将该第一接合焊盘与同第一边接近形成的多个第一衬底端子线连接；上述控制器芯片以与第一边相邻的非易失性存储器芯片的第二边的方向同长边方向大致平行的方式载置于非易失性存储器芯片上。并且，在长边方向形成有多个第二接合焊盘，并将该第二接合焊盘与同长边接近地形成在电路衬底上的多个第二衬底端子线连接。
日本特开2004-63579号公报(专利文献10)中公开了一种将在相互正交的两边形成有接合焊盘的两片半导体芯片层叠而成的半导体器件。层叠于第一半导体芯片上的第二半导体芯片以在X和Y方向错开的状态层叠，从而使第一半导体芯片的两边的接合焊盘露出。
日本特开2005-339496号公报(专利文献11)中公开了一种在布线衬底的主面上层叠安装多片闪存芯片，并在最上层的闪存芯片上安装了控制器芯片以及作为安全控制器的IC卡微机芯片的多功能存储卡。多片闪存芯片分别在一短边形成接合焊盘，在长边方向错开预定距离地层叠，以使该接合焊盘露出。
专利文献1：日本特开2006-351664号公报
专利文献2：日本特开2002-33442号公报
专利文献3：日本特开2002-217356号公报
专利文献4：日本特开2007-59541号公报
专利文献5：日本特开2006-86149号公报
专利文献6：日本特开2005-244143号公报
专利文献7：日本特开2007-66922号公报
专利文献8：日本特开2007-128953号公报
专利文献9：日本特开2007-96071号公报
专利文献10：日本特开2004-63579号公报
专利文献11：日本特开2005-339496号公报
发明内容
存储卡用作移动电话、数字照相机、数字播放机等各种便携式电子设备的记录介质。
如上述专利文献11所示，存储卡的一般结构是在布线衬底的主面上层叠安装多片闪存芯片，在最上层的闪存芯片之上安装控制器芯片。多片闪存芯片分别在与其一边正交的方向上错开预定距离地层叠，以使形成于芯片一边的接合焊盘露出。
近年来，沿着以移动电话为代表的各种便携式电子设备的记录介质所要求的存储容量的增加，搭载于存储卡的闪存芯片的层叠片数增加，而且闪存芯片的尺寸大型化。另外，各种便携式电子设备逐渐小型、薄型化，因此，也要求存储卡小型、薄型化。
为此，由于存储芯片的尺寸接近存储卡的布线衬底的尺寸，因此在布线衬底上安装多片闪存芯片时，如上述专利文献11所述那样采用在一方向上错开地层叠闪存芯片的方法时，无法将上述闪存芯片收容到存储卡。
存储卡在层叠的闪存芯片的最上层搭载用于控制闪存的控制器芯片，并通过形成于布线衬底的布线和Au线将闪存芯片与控制器芯片电连接。但是，若闪存芯片的尺寸接近存储卡的布线衬底的尺寸，则在布线衬底的表面配置存储器芯片连接用接合焊盘和控制器芯片连接用接合焊盘的空间减小以致消除。
本发明的目的在于提供一种如下的技术：在具有布线衬底上层叠了存储器芯片和控制器芯片的封装结构的半导体器件中能够增加层叠安装于布线衬底上的存储器芯片的数量。
本发明的另一目的在于提供一种如下的技术：在具有布线衬底上层叠了存储器芯片和控制器芯片的封装结构的半导体器件中能够提高连接存储器芯片和控制器芯片的布线的自由度。
本发明的上述及其他目的和新特征，将通过本说明书的记载和附图而得以清楚。
简要说明本申请公开的发明中的代表性技术方案，如下所示。
(1)一种半导体器件，包括：
布线衬底，其具有主面和背面，在上述背面形成有外部连接端子；
存储器芯片，其安装于上述布线衬底的上述主面上；
控制器芯片，其安装于上述存储器芯片上，控制上述存储器芯片；
中介片，其安装于上述存储器芯片上，与上述控制器芯片电连接，其特征在于：
在上述存储器芯片的第一边形成有第一端子，
上述中介片配置于上述存储器芯片的上述第一边与上述控制器芯片之间，
上述中介片的第一边形成有第二端子，在与上述第一边正交的第二边形成有第三端子，在与上述第一边相对的第三边形成有第四端子，
形成于上述中介片的第一边的上述第二端子与形成于上述存储器芯片的第一边的上述第一端子电连接，
形成于上述中介片的第二边的上述第三端子经由设置于上述布线衬底的上述主面上一边的第五端子而与上述外部连接端子电连接，
形成于上述中介片的第三边的上述第四端子与上述控制器芯片电连接。
(2)一种半导体器件，包括：
布线衬底，其具有主面和背面，在上述背面形成有外部连接端子；
存储器芯片，其安装于上述布线衬底的上述主面上；
控制器芯片，其安装于上述存储器芯片上，其特征在于：
在上述存储器芯片的第一边形成有第一端子，
上述控制器芯片的第一边形成有第二端子，在与上述第一边正交的第二边形成有第三端子，
形成于上述控制器芯片的第一边的上述第二端子与形成于上述存储器芯片的第一边的上述第一端子电连接，
形成于上述控制器芯片的第二边的上述第三端子经由设置于上述存储器芯片的与第一边正交的第二边一侧的上述布线衬底的上述主面上的第四端子而与上述外部连接端子电连接，
以层叠有多片上述存储器芯片的状态被安装在上述布线衬底的上述主面上，
上述多片存储器芯片在与上述第一边正交的方向上错开而层叠，以使各自的上述第一边上设置的第一端子露出，
上述多片存储器芯片中的最下层存储器芯片和其他存储器芯片在上述布线衬底的上述主面内以错开180度的状态而层叠，以使形成有上述第一端子的上述第一边彼此朝向相反的方向，
上述最下层的存储器芯片的上述第一端子经由与上述第四端子相连接的上述布线衬底的布线而与上述控制器芯片电连接，
上述其他存储器芯片的上述第一端子与上述控制器芯片的上述第二端子电连接。
(3)一种半导体器件，以层叠有多片上述存储器芯片的状态被安装在布线衬底的主面上，其特征在于：
在上述多片存储器芯片的各自的第一边形成有第一端子，
上述多片存储器芯片在与上述第一边正交的方向上错开而层叠，以使各自的上述第一边的第一端子露出，
上述多片存储器芯片内的最下层的存储器芯片的第一边与上述布线衬底的第一边并列配置，
上述多片存储器芯片的片数为n片(n为4以上)时，在同一方向上连续错开的存储器芯片的片数为(n/2)片以下且2片以上，
上述多片存储器芯片内的除了最上层存储器芯片、在同一方向上连续错开的多片存储器芯片组中的最上层的存储器芯片，与组内的其他存储器芯片以上述第一边错开180度的状态层叠。
简要说明本申请公开的发明中的代表性技术方案所得到的效果，如下所示。
在具有布线衬底上层叠了存储器芯片和控制器芯片的封装结构的半导体器件中，能够增加层叠安装于布线衬底上的存储器芯片的数量。
在具有布线衬底上层叠了存储器芯片和控制器芯片的封装结构的半导体器件中，能够提高连接存储器芯片和控制器芯片的布线的自由度。
附图说明
图1是表示本发明一实施方式的存储卡的内部构造的概略俯视图。
图2是表示本发明一实施方式的存储卡的背面外观的俯视图。
图3是图1的A-A剖视图。
图4(a)、(b)是改变了存储器芯片的层叠方法的存储卡的剖视图。
图5是表示本发明一实施方式的存储卡中控制器芯片、中介片、存储器芯片和布线衬底的连接关系的概略俯视图。
图6是表示本发明一实施方式的存储卡中控制器芯片、中介片、存储器芯片和布线衬底的连接关系的框图。
图7是在未图示中介片的情况下表示各芯片之间的连接关系的框图。
图8(a)是将中介片的芯片选择用焊盘与存储器芯片的芯片选择用焊盘的连接部放大表示的俯视图，图8(b)是将控制器芯片的存储器固有控制焊盘与存储器芯片的芯片选择用焊盘的连接部放大表示的俯视图。
图9是表示存储器芯片的层叠方法的另一例子的剖视图。
图10是表示存储器芯片的层叠方法的另一例子的剖视图。
图11是表示存储器芯片的层叠方法的另一例子的剖视图。
图12是表示本发明另一实施方式的存储卡的剖视图。
图13是表示比较例的层叠方法的概略图。
图14是表示本发明另一实施方式的存储卡的内部构造的概略俯视图。
图15(a)是表示本发明另一实施方式的存储卡的外观(表面侧)的俯视图，图15(b)是该存储卡的侧视图，图15(c)是表示该存储卡外观(背面侧)的俯视图。
图16是表示图15所示的存储卡的布线衬底的俯视图。
图17是表示图15所示的存储卡的布线衬底的剖视图。
图18是示意表示图15所示的存储卡的布线衬底、存储器芯片、控制器芯片和中介片的连接关系的电路图。
图19是表示本发明另一实施方式的存储卡的布线衬底的俯视图。
图20是表示本发明另一实施方式的存储卡的布线衬底的剖视图。
图21是表示本发明另一实施方式的存储卡的布线衬底的俯视图。
图22是表示本发明另一实施方式的存储卡的布线衬底的剖视图。
图23是表示本发明另一实施方式的存储卡的布线衬底的俯视图。
图24是表示本发明另一实施方式的存储卡的布线衬底的剖视图。
图25是用于制作中介片的图形化衬底的俯视图。
图26是表示由图25所示的图形化衬底制作中介片的方法的俯视图。
图27是表示由图25所示的图形化衬底制作中介片的方法的俯视图。
图28是表示使用由图25所示的图形化衬底得到的中介片组装存储卡的方法的俯视图。
图29是表示使用由图25所示的图形化衬底得到的中介片组装存储卡的方法的俯视图。
图30是表示使用由图25所示的图形化衬底得到的中介片组装存储卡的方法的俯视图。
图31是表示使用由图25所示的图形化衬底得到的中介片组装存储卡的方法的另一例子的俯视图。
图32是表示使用由图25所示的图形化衬底得到的中介片组装存储卡的方法的另一例子的俯视图。
图33是表示使用由图25所示的图形化衬底得到的中介片组装存储卡的方法的另一例子的俯视图。
图34是表示本发明另一实施方式的存储卡的布线衬底的俯视图。
图35是表示本发明另一实施方式的存储卡的布线衬底的俯视图。
图36是表示本发明另一实施方式的存储卡的布线衬底的俯视图。
图37是表示图36所示的存储卡的布线衬底的剖视图。
图38是示意表示图36所示的存储卡的布线衬底、存储器芯片控制器芯片和中介片的连接关系的电路图。
图39是表示本发明另一实施方式的存储卡的布线衬底的俯视图。
图40是表示本发明另一实施方式的存储卡的布线衬底的俯视图。
图41是表示本发明另一实施方式的球栅阵列构造的系统封装的剖视图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。在用于说明实施方式的所有附图中对同样构件标注相同附图标记，并省略其重复说明。
(实施方式1)
本实施方式适用于用作移动电话用记录介质的存储卡。
<层叠构造的概要>
图1是表示本实施方式的存储卡的内部构造的概略俯视图，图2是表示该存储卡背面外观的俯视图，图3是图1的A-A剖视图。
本实施方式的存储卡1A安装在移动电话机的卡槽中而使用，其外形尺寸例如长边×短边为15mm×12.5mm，厚度为1.2mm。该存储卡1A包括：以玻璃环氧树脂为主体而构成的布线衬底2；层叠于布线衬底2的主面(表面)上的4片存储器芯片M1、M2、M3、M4；安装于最上层的存储器芯片M4的表面上的控制器芯片3；以及中介片(interposer)4。在此，存储器芯片M1、M2、M3、M4大致为相同形状、相同尺寸。
布线衬底2和存储器芯片M1、M2、M3、M4通过粘结剂等而被相互固定。另外，控制器芯片3和中介片4通过粘结剂等而被分别固定于存储器芯片M4的表面。
布线衬底2的表面侧被用于密封上述存储器芯片M1～M4、控制器芯片3和中介片4的模制树脂5覆盖。模制树脂5例如由掺入了石英填料的热固性环氧树脂等构成。虽然未图示，在相当于存储卡1A表面的模制树脂5的表面上贴附有记载了产品名、制造厂商、存储容量等的绝缘性标签。也可以在模制树脂5的表面直接印刷上述内容，来代替这样的标签。
如图3所示，在将模制树脂5的一侧面(图中右端部)、即存储卡1A插入移动电话机的卡槽时，成为前端部(图中右端部)的一边(箭头所表示的部位)被施加了锥加工，以使前端部的厚度薄于其他部分的厚度。通过将前端部做成这样的形状，从而在将存储卡1A插入卡槽时无论插入角度在上下方向偏离多少，都可以顺利插入。另外，在将存储卡1A插入移动电话机的卡槽时成为后端部(图中左端部)的一边(短边)附近的模制树脂5上设有凹槽5A。该凹槽5A在将存储卡1A插入移动电话机的卡槽时成为防止存储卡1A的前端部与后端部反向的引导槽。通过设置凹槽5A，能够容易从卡槽拔出存储卡1A。
存储器芯片M1～M4分别由厚度为0.09mm左右的长方形的硅芯片构成，其主面(表面)上形成有可电擦除、写入的非易失性存储器(闪存)，在此，该非易失性存储器具有8千兆位的存储容量。因此，搭载了4片存储器芯片M1～M4的本实施方式的存储卡1A具有存储容量8千兆位×4＝32千兆位(4千兆字节)。作为该闪存，使用例如NAND型闪存，但也可以使用AG-AND(AssistGate-AND)型闪存、NOR型闪存等。在各存储器芯片M1～M4的表面的一边(短边)附近，多个焊盘(端子)6在该短边方向集中形成。为了简化图示，图1中仅示出一部分焊盘6。
各存储器芯片M1～M4分别以其长边与布线衬底2长边朝向相同方向的方式层叠在布线衬底2的表面上。布线衬底2配置成其长边与存储卡1A长边朝向相同的方向。
<控制器芯片>
控制器芯片3由面积小于存储器芯片M1～M4面积的长方形硅芯片构成。控制器芯片3的厚度为0.1mm左右。在控制器芯片3的主面(表面)上形成用于在存储器芯片M1～M4与外部之间进行数据收发的接口电路，以遵从于来自外部的指示的控制方式来控制外部接口工作和对存储器芯片M1～M4的存储器接口工作。在控制器芯片3的表面的一边(长边)附近形成有多个焊盘(端子)7列。
形成于控制器芯片3上的接口电路具有多个接口控制方式，以遵从于外部指示的控制方式对外部接口工作和对存储器芯片M1～M4的存储器接口工作进行控制。存储卡接口方式基于各种单体存储卡的接口标准。例如，接口控制器通过程序控制来实现支持这些存储卡的接口标准的存储卡控制器的功能。通过经网络下载等对接口控制器增加控制程序即格式软件，从而也可以以后支持预定的存储卡接口标准。而且，若利用经网络取得的许可信息等来禁止执行规定控制程序，则也可使以后不能使用预定的存储卡接口标准。
<中介片>
中介片4是其长边比存储器芯片M1～M4的短边稍短的长方形树脂衬底，其厚度为0.13mm左右。中介片4以其长边与布线衬底2的短边朝向相同方向的方式安装于控制器芯片3的附近。中介片4用作在将控制器芯片3连接于存储器芯片M1～M4和布线衬底2时的中继衬底，其表面的三边附近各形成一列多个焊盘(端子)8构成的列。
在此，在相对的两边的长边一边配置控制器芯片连接用焊盘，在另一边的边配置存储器芯片连接用焊盘。在一个短边配置布线衬底连接用焊盘。
中介片4上形成有多层布线。在此，由在表面和背面形成有布线的树脂衬底构成。虽然表述为中介片4是树脂衬底，但也可由例如形成了布线的硅芯片等构成该中介片。在布线衬底、存储器芯片、控制器芯片之间的连接不复杂时，可以不形成多层布线，而是形成单层布线。
如图1所示，中介片4和控制器芯片3由Au线10电连接。中介片4和存储器芯片M2、M3、M4以及存储器芯片M2～M4之间分别由Au线11电连接。中介片4和布线衬底2由Au线12电连接。该Au线12的一端所连接的布线衬底2侧的焊盘(端子)9沿布线衬底2的一长边形成。
由于在控制器芯片3与存储器芯片M2～M4和布线衬底2之间设置了中介片4，因此，通过改变中介片4的焊盘8、布线布局，就能调换在中介片4输入输出的信号的顺序或改变焊盘间距。因此，与将控制器芯片3与存储器芯片M2～M4和布线衬底2直接连接的情况相比，提高了布线设计的自由度。尤其能增加线的布线自由度。
在本实施方式中，将中介片4的长边设定为比控制器芯片3的长边更接近存储器芯片M1～M4的短边长度。因此，通过调整中介片4内的布线，就能将存储器芯片M1～M4的焊盘6和中介片4的焊盘8的连接中的倾斜布线减少、缩短。
通过使中介片4的长边接近存储器芯片M1～M4的短边长度，与使中介片4符合控制器芯片3的尺寸相比，能够缩短设置于中介片4短边上的焊盘8与布线衬底2上的焊盘9的距离。因此，能够缩短焊盘之间的引线长。尤其本构造应用于对高低差严格的部位，因此能够缩短引线长，则会具有显著的可使引线连接稳定化的效果。
存储器芯片M1～M4的外形尺寸、焊盘6的布局因半导体厂商而异，但即使在安装不同半导体厂商的存储器芯片M1～M4的情况下，通过改变中介片4的规格即可，不需改变控制器芯片3的规格，因此，提高了控制器芯片3的通用性。
<布线衬底>
布线衬底2是厚度为0.2mm左右的长方形树脂衬底，虽然图1～图3未图示，具有表面布线20、背面布线21和将它们连接起来的导通孔22。在布线衬底2的主面(表面)上，除了存储器芯片M1～M4之外，还可根据需要安装芯片电容器等小型被动元件(未图示)。
布线衬底2的背面不覆盖模制树脂5，而是在存储卡1A的背面侧露出。如图2所示，在布线衬底2的背面形成多个外部连接端子23。外部连接端子23由电源端子(Vcc)、接地端子(Vss)和数据输入输出端子构成，如后述那样，外部连接端子23经布线衬底2的背面布线21、导通孔22和表面布线20等与控制器芯片3连接。
外部连接端子23形成在将存储卡1A插入移动电话机的卡槽时成为前端部的一边(短边)附近，沿该短边方向配置。因此，当将存储卡1A安装于移动电话机的卡槽时，内置于卡槽内的连接器的端子与外部连接端子23接触，在存储卡1A与移动电话机之间进行信号的收发和电源的供给。本实施方式的存储卡是用单一电源(例如3.3V)进行工作的规格，但也能用多个电源(例如1.8V和3.3V)进行工作。此时，在最上层的存储器芯片M4的表面上另外安装电源控制用芯片。
<层叠界面构造>
如上所述，各存储器芯片M1～M4分别以其长边与布线衬底2的长边朝向相同方向的状态层叠于布线衬底2的表面上。如图3所示，最下层的存储器芯片M1配置成形成有焊盘6的一侧的短边位于存储卡1A的后端部(将存储卡1A插入移动电话机的卡槽时的后端部)。在位于存储卡1A后端部的布线衬底2的一边(短边)附近形成有多个焊盘9，这些焊盘9和存储器芯片M1的焊盘6由Au线13电连接。即，最下层的存储器芯片M1以在存储卡1A的前端部方向错开预定距离的状态安装在布线衬底2上，以使得不与布线衬底2的焊盘9重叠。
另外，层叠于存储器芯片M1上的3片存储器芯片M2～M4与存储器芯片M1相反，配置成形成有焊盘6的一侧的短边位于存储卡1A的前端部。并且，为了使下层的存储器芯片M1的焊盘6露出，存储器芯片M2以在存储卡1A的前端部方向错开预定距离的状态安装在存储器芯片M1上。同样，为了使存储器芯片M2的焊盘6和存储器芯片M3的焊盘6露出，存储器芯片M3、M4以在存储卡1A的后端部方向错开预定距离的状态层叠。
如上述这样层叠存储器芯片M1～M4时，存储器芯片M1、M2、M3的各一端(存储卡1A的前端部侧的一端)比布线衬底2的端部更向外侧伸出。但是，如上所述，存储卡1A的前端部侧的模制树脂5被施加了锥加工，模制树脂5的厚度方向的中央部比上部和下部更向横向伸出，因此，存储器芯片M1、M2、M3的各端部即使从布线衬底2的端部伸出，也不会露出到模制树脂5的外部。
图4(a)、(b)表示用与上述不同的方法层叠4片存储器芯片M1～M4、并用与存储卡1A的模制树脂5相同尺寸的模制树脂5将其密封而成的存储卡的截面。
图4(a)是表示将存储器芯片M1、M3和存储器芯片M2、M4相互反向地配置、并沿布线衬底2的长边方向交替错开而层叠存储器芯片M1～M4的例子。此时，需要在布线衬底2A的靠存储卡1A前端部侧和后端部侧分别设置焊盘9，因此与本实施方式的布线衬底2相比，布线衬底2A的长边方向尺寸变长，露出到模制树脂5的外侧。
图4(b)是将4片存储器芯片M1～M4按同一朝向配置并使其沿存储卡的后端部方向错开预定距离而层叠以使存储器芯片M2～M4各自的焊盘6露出的例子。此时，布线衬底2B可以与本实施方式的布线衬底2为相同尺寸，但从最下层的存储器芯片M1的一端(存储卡的前端部侧)到最上层的存储器芯片M4的另一端(存储卡的后端部)的距离变长，因此，存储器芯片M1～M4露出到模制树脂5的外侧。
与此不同，本实施方式的构造为，最下层的存储器芯片M1与设置于布线衬底2的一短边侧的焊盘9连接，最下层之上的存储器芯片M2～M4与布线衬底2的短边侧的焊盘9不连接。即，最下层之上的存储器芯片M2～M4经由设置于布线衬底2一长边侧的焊盘9和设置于存储器芯片M4上的中介片4而相连接。由此，与在布线衬底2的两短边设置焊盘9的情况相比，可减少一边的焊盘面积。通过在布线衬底2的一边的长边侧设置焊盘9，可自最下层连接上方的存储器芯片M2～M4。
通过在布线衬底2的一短边侧和一长边侧设置焊盘9，与在短边侧的两边设置焊盘的情况相比，短边和长边具有相同程度的尺寸余量，可使布线衬底2与存储器芯片M1～M4的尺寸接近。
在本实施方式中，最下层的存储器芯片M1的焊盘6配置在布线衬底2的一短边侧，最下层以外的存储器芯片M2～M4的焊盘6层叠在布线衬底2的另一短边侧。从布线衬底2看时，从下侧起第一层和第二层的存储器芯片M1、M2向图3的右方向依次错开，第三层和第四层的存储器芯片M3、M4向相反侧(图3的左方向)依次错开。这样层叠4片存储器芯片M1～M4，从而能够减小4片存储器芯片M1～M4的层叠构造的长边方向长度。由此，即使在沿着形成于存储器芯片M1～M4的闪存的容量增加而芯片尺寸增加的情况下，可层叠4片存储器芯片M1～M4而收容于存储卡1A中，因此可促进存储卡1A的大容量化。
在本实施方式中，如图3所示，存储卡1A的侧面的外形不是左右对称。即，图3的右侧侧面具有锥部，该锥部上延伸有上层的存储器芯片M2。在图3的左侧侧面(没有锥形的部分)不像在右侧那样延伸。如此，通过能在锥部配置存储器芯片M2，从而能够消除层叠时的错开而对长度扩大的影响。
<与中介片的连接关系>
图5是比图1进一步详细地表示控制器芯片3、中介片4、存储器芯片M1～M4、布线衬底2的连接关系的概略俯视图。
图6是表示控制器芯片3、中介片4、存储器芯片M1～M4、布线衬底2的连接关系的框图。为了便于图示，对于焊盘(6～9)和与其连接的信号布线仅图示了一部分。为了便于图示，对电源用外部连接端子23V仅图示了Vcc和Vss中的一者，但实际上设置Vcc和Vss双方。图示中的“存储器通用”是指分别通用地施加于各存储器芯片，“存储器固有”是指施加于多个存储器芯片的某一个。
图7未图示中介片4，表示了各芯片之间的连接关系。Vcc和GND(Vss)通用地施加于控制器芯片3和存储器芯片M1～M4。在与控制器芯片3之间用于命令信号、地址信号和数据信号的I/Ob与各存储器芯片M1～M4和控制器芯片3连接。根据来自控制器芯片3的Select信号(1～4)选择存储器芯片M1～M4中的某一个。在此，与上述的“存储器通用”对应的是I/Ob，与“存储器固有”对应的是Select。
接着，使用图5说明上述的连接关系。经中介片4对存储器芯片M1～M4和控制器芯片3供给电源(Vcc、Vss)。即，通过中介片4的表面布线15a1连接控制器芯片3的电源焊盘7a1和存储器芯片M2～M4的电源焊盘6a1。
表面布线15a1经导通孔17而与背面布线16a1和表面布线15a2连接，进而经Au线12等与布线衬底2的表面布线20a连接。表面布线20a与存储器芯片M1的电源焊盘9a1连接，进而与图2所示的布线衬底2的背面的外部连接端子23(电源端子)连接。
存储器芯片M1～M4分别具有命令信号、地址信号和数据信号所使用的存储器通用信号用焊盘6a2和芯片选择信号所使用的芯片选择用焊盘(存储器固有信号用焊盘)6b。中介片4的一长边附近配置有存储器通用信号用焊盘8a2和芯片选择用焊盘(存储器固有信号用焊盘)8b。
4片存储器芯片M1～M4中除了最下层的存储器芯片M1以外的存储器芯片M2～M4的各存储器通用信号用焊盘6a2经Au线11而相互连接，经中介片4的存储器通用信号用焊盘8a2而与控制器芯片3的存储器通用控制焊盘7a2连接。存储器芯片M2～M4的各芯片选择用焊盘6b经Au线11和中介片4的芯片选择用焊盘8b而与控制器芯片3的存储器固有控制焊盘7b连接。
另外，存储器芯片M1的存储器通用信号用焊盘6a经Au线12、13、布线衬底2的存储器通用信号用焊盘9a2和形成于布线衬底2长边的表面布线20而与中介片4的存储器通用信号用焊盘8a3连接。该存储器通用信号用焊盘8a3配置于中介片4的一短边附近，经表面布线15、导通孔17和背面布线16而与存储器通用信号用焊盘8a2和控制器芯片3的存储器通用控制焊盘7a连接。
存储器芯片M1的芯片选择用焊盘6b经Au线12、13、布线衬底2的芯片选择用焊盘(存储器固有信号用焊盘)9b和沿布线衬底2长边形成的表面布线20而与中介片4的芯片选择用焊盘8b连接。该芯片选择用焊盘8b配置于中介片4的一短边附近，经表面布线15与控制器芯片3的存储器固有控制焊盘7b连接。
在中介片4的一短边附近形成有与上述存储器芯片M1连接的存储器通用信号用焊盘8a3和芯片选择用焊盘8b、以及外部输入输出用焊盘8c。控制器芯片3的外部输入输出用焊盘7c经中介片4的外部输入输出用焊盘8c、布线衬底2的表面布线20、导通孔22和背面布线21而与外部连接端子23连接。
如此，在本实施方式中，将中介片4的长边的一边用于与层叠的第二层以上的存储器芯片M2～M4的连接，将中介片4的长边的另一边用于与控制器芯片3的连接。进而，将中介片4的短边的一边用于与布线衬底的连接。进一步详细而言，在第一层的存储器芯片M1和控制器芯片3的连接、控制器芯片3、存储器芯片M2～M4的电源连接、与布线衬底2的背面的外部连接端子23的连接使用中介片的短边的一边。
如此，将中介片4的各边分别用于各连接对象，从而有效使用中介片4。将排列有用于与布线衬底2连接的焊盘的中介片4的边(在此为短边)构成为比设有焊盘的其他边更接近对应的存储器芯片的边。由此，能够缩短将高低差较大的中介片4和布线衬底2连接的引线长，因此能够谋求连接的稳定性。
<中介片和芯片选择>
图8(a)是将中介片4的芯片选择用焊盘8b与存储器芯片M2～M4的各芯片选择用焊盘6b的连接部放大的俯视图。如上所述，当在控制器芯片3与存储器芯片M1～M4之间设有中介片4时，能够适当改变中介片4的焊盘8的间距和布局等。
因此，例如如图8(a)所示，若将与存储器芯片M4连接的芯片选择用焊盘8b配置于正中，将与存储器芯片M2、M3连接的芯片选择用焊盘8b配置于其两侧，则Au线11之间的间距扩大，因此能够抑制它们之间发生短路。
如图8(b)所示，在将控制器芯片3的存储器固有控制焊盘7b和存储器芯片M2～M4的各芯片选择用焊盘6b直接连接时，存储器固有控制焊盘7b彼此之间的间距较窄，且不能改变它们的布局，因此，Au线11彼此之间的间距变窄，它们之间容易产生短路。如此，在控制器芯片3和存储器芯片M2～M4之间设置中介片4对于防止Au线11彼此之间的短路也是有效的。
实施方式2
<存储器芯片的层叠方法>
在本实施方式中，表示与实施方式1不同的4片存储器芯片的层叠方法，即使如图9、图10或图11所示那样配置层叠存储器芯片M1～M4时，也能减小4片存储器芯片M1～M4的长边方向的长度。
<图9的层叠构造>
采用图9所示的层叠方法时，存储器芯片M1、M3配置成形成有焊盘6一侧的短边位于存储卡1A的后端部，存储器芯片M2、M4配置成形成有焊盘6一侧的短边位于存储卡1A的前端部。
存储器芯片M1、M2相对于布线衬底2层叠于图中右侧。存储器芯片M3以与布线衬底2大致重叠的方式层叠于存储器芯片M1、M2的图中左侧，存储器芯片M4相对于存储器芯片M3层叠于图中右侧。
存储器芯片M1通过引线13与布线衬底2连接。存储器芯片M2、M4在图中右侧与中介片4连接，存储器芯片M3在图中左侧与中介片4连接。中介片4通过引线12与布线衬底2的长边侧连接。
此时，为了分别缩短将存储器芯片M1、M3与中介片4连接的Au线11的长度、和将存储器芯片M2、M4与中介片4连接的Au线11的长度，使沿存储器芯片M1～M4的长边方向的中介片4的长度长于实施方式1中的中介片4长度。
此时，由于中介片4的面积变大，因此控制器芯片3安装于中介片4的表面上。在该层叠构造中，能够将线11分散于图中左右两侧。
<图10的层叠构造>
在图10中，存储器芯片M1和布线衬底2以大致重叠的方式配置。存储器芯片M2经存储器芯片M1与中介片4连接，存储器芯片M3、M4在与存储器芯片M1、M2相反一侧的边上与中介片4连接。对于其他的与图9的层叠构造相同的部分，省略其说明。
在该层叠构造中，由于存储器芯片M1和布线衬底2不直接连接，因此，在布线衬底2的短边侧不设置与存储器芯片M1直接连接的焊盘也可以。
<图11的层叠构造>
在图11中，存储器芯片M1、M2的图中左侧与布线衬底2连接，存储器芯片M3、M4的图中右侧与中介片4连接。
在该层叠构造中，由于存储器芯片M1、M2和布线衬底2直接连接，因此，与将中介片4和3片以上的存储器芯片连接的构造相比，中介片4的连接不会复杂。
本实施方式的层叠方法与图9～图11所示的层叠方法的共同点在于，将存储器芯片M2～M4的2片或3片以在最下层的存储器芯片M1的长边方向错开预定距离的状态层叠、和一部分存储器芯片M3、M4经中介片4与布线衬底2连接。图9、图10的共同点在于从图中左右两侧连接中介片4。
实施方式3
图12是表示本实施方式的存储卡的剖视图。该存储卡1B是自下层起按M1～M8的顺序在布线衬底2的表面上层叠8片存储器芯片M1～M8而成的。
存储器芯片M1～M8都在一边(短边)附近形成有多个焊盘6。在最上层的存储器芯片M8的表面上安装中介片4，在中介片4的表面上安装控制器芯片3。中介片4的两个短边附近形成有多个焊盘8，这些焊盘8和存储器芯片M3～M8的焊盘6由Au线11连接。
最下层的存储器芯片M1和其上方的存储器芯片M2经Au线13与布线衬底2的表面布线(未图示)连接。该表面布线沿布线衬底2的一长边形成，经Au线12与中介片4的焊盘(未图示)连接，进而经Au线10与控制器芯片3连接。虽然未图示，Au线12的一端所连接的中介片4的焊盘沿中介片4的长边形成。
沿中介片4的长边形成的上述焊盘的一部分经Au线12与布线衬底2的表面布线(未图示)连接，进而经该表面布线和未图示的导通孔、背面布线而与外部连接端子23连接。
在图12所示的例子中，经布线衬底2的表面布线将下层的2片存储器芯片M1、M2与中介片4连接，上层的存储器芯片M3～M8不经表面布线而与中介片4连接，但也可以下层的3片存储器芯片M1～M3经布线衬底2的表面布线与中介片4连接，上层的存储器芯片M4～M8不经表面布线而与中介片4连接。
在此，对在布线衬底2的表面上层叠8片存储器芯片M1～M8时的层叠方法进行说明，通常在布线衬底的表面上层叠多片存储器芯片时，设存储器芯片的片数为n片(其中n为4以上)，则通过使在同一方向上连续错开的存储器芯片的片数为(n/2)片以下且2片以上，能够减小存储器芯片层叠而成的长度。
例如如本实施方式这样，在布线衬底2的表面上层叠8片存储器芯片M1～M8时，只要使在同一方向上连续错开的存储器芯片的片数小于4片且2片以上即可。在图示的例子中，3片存储器芯片M1～M3在存储卡1B的前端部方向错开配置，其上部的3片存储器芯片M4～M6在存储卡1B的后端部方向错开配置，进而其上部的2片存储器芯片M7、M8在存储卡1B的前端部方向错开配置。连续错开的多片存储器芯片内(组内)的最上层的存储器芯片的设有(组内的)焊盘的边与其他存储器芯片的相反。即，存储器芯片M3和存储器芯片M1、M2的焊盘的边相反，存储器芯片M6和存储器芯片M4、M5的焊盘的边也相反。
关于所有存储器芯片中的最上层的存储器芯片、与中介片4最接近的存储器芯片，既可相反，也可不相反。在图示的例子中，存储器芯片M8和存储器芯片M7不相反。
例如如图13所示，在将存储器芯片M1～M4逐个交替错开的层叠方法中，在存储器芯片M1的焊盘6的上方重叠两个以上的存储器芯片M3，因此，若不在存储器芯片M1的焊盘6接合上Au线13，就无法层叠存储器芯片M3。另外，若在同一方向上连续错开的存储器芯片的片数大于(n/2)片，则层叠的存储器芯片的长度变长。
如此，做成使用了中介片4的层叠构造，从而能够缩短层叠存储器芯片时的长度。
实施方式4
近年来，移动电话机用的存储卡如微SD卡(microSDcard)所代表的那样追求小型化、薄型化。但是，另外收容于存储卡中的存储器芯片追求大容量化，因此尽可能使存储器芯片的尺寸接近存储卡的布线衬底的尺寸，且层叠多片存储器芯片，从而来谋求大容量化。对此，收容于存储卡的控制器芯片为了增加能由1片半导体晶片制得的片数，倾向于芯片尺寸变小，与存储器芯片的尺寸差逐渐变大。与存储器芯片相比，控制器芯片的焊盘(接合焊盘)的数量较多，因此芯片尺寸变小时，则必须将以往沿芯片的1边或2边配置的焊盘沿芯片的3边或4边配置。
出于以上理由，在微SD卡那样的小型薄型存储卡中，在布线衬底上配置线接合用的焊盘的空间变得极其窄，难以用引线将控制器芯片和布线衬底连接。
若将焊盘沿控制器芯片的3边或4边配置，则用引线连接控制器芯片和其他部件(布线衬底、存储卡)时，由于其他部件的焊盘位置的影响，难以连线。而且，即使能用引线将控制器芯片和其他部件连接，在线长变长，因此产生接合不稳定的问题、由于无法降低线环路高度而难以使存储卡薄型化的问题。
本实施方式以及接下来的实施方式是为解决这些问题而做出的。以下，详细说明适用于微SD卡的实施方式。图15(a)是表示本实施方式的存储卡的外观(表面侧)的俯视图，图15(b)是该存储卡的侧视图，图15(c)是表示该存储卡的外观(背面侧)的俯视图，图16是表示该存储卡的布线衬底的俯视图，图17是表示该存储卡的布线衬底的剖视图。
本实施方式的存储卡1B由合成树脂制的盖部30、收容于该盖部30的布线衬底2C构成，其外形尺寸是长边×短边为15mm×11mm，厚度是除了形成突起31的部分之外为1.0mm。虽然未图示，在构成存储卡1B的表面的盖部30的表面上印刷了产品名、制造厂商、存储容量等。突起31沿将存储卡1B插入移动电话机的卡槽时成为后端部的盖部30的一边(短边)设置。通过设置该突起31，使得将存储卡1B插入卡槽、或从卡槽拔出存储卡1B的操作变得容易。
收容于盖部30的布线衬底2C的主体由玻璃环氧树脂构成，其主面(表面)上安装有2片存储器芯片M1、M2、1片控制器芯片3、1片中介片4。根据需要在布线衬底2C的主面上安装芯片电容器24等小型被动元件。
如图17所示，布线衬底2C的主面被将上述存储器芯片M1、M2、控制器芯片3和中介片4密封的模制树脂5覆盖。模制树脂5例如由掺入了石英填料的热固性环氧树脂构成。布线衬底2C的厚度为0.2mm左右，将布线衬底2C和模制树脂5合起来的厚度为0.7mm左右。
布线衬底2C的背面不覆盖盖部30，而是在存储卡1B的背面侧露出。如图15(c)所示，在布线衬底2C的背面形成8个外部连接端子23。这些外部连接端子23例如由1个电源端子(Vdd)、1个接地端子(Vss)、1个命令端子(CMD)、1个时钟端子(CLK)和4个数据输入输出端子(I/O)构成，与上述实施方式1的存储卡1A相同，这些外部连接端子23经形成于布线衬底2C的未图示的背面布线、导通孔和表面布线等与中介片4连接，进而经中介片4与控制器芯片3和存储器芯片M1、M2电连接。这些外部连接端子23与上述实施方式1的形成于存储卡1A的外部连接端子23相同，沿将存储卡1B插入移动电话机的卡槽时成为前端部的一边(短边)配置。因此，当将存储卡1B安装于移动电话机的卡槽时，内置于卡槽内的连接器的端子与外部连接端子23接触，在存储卡1B与移动电话机之间进行信号的收发和电源的供给。
如图16所示，安装于布线衬底2C的主面上的2片存储器芯片M1、M2分别以其长边与布线衬底2C的长边朝向相同方向的方式安装于布线衬底2C的表面上，布线衬底2C以其长边与存储卡1B的长边朝向相同方向的方式配置。在存储器芯片M1、M2的各主面的一边(短边)附近形成有与芯片内的存储元件(电路)部连接的多个焊盘(端子)6，存储器芯片M1、M2分别以形成这些焊盘6的一侧短边位于存储卡1B的前端部的方式配置。因此，层叠于存储器芯片M1上方的存储器芯片M2以露出下层存储器芯片M1的焊盘6、且存储器芯片M1的后端部不超过存储卡1B后端部的程度在存储卡1B的后端部方向错开的状态安装于存储器芯片M1上。
存储器芯片M1、M2的各主面上形成有可电擦除、写入的非易失性存储器(闪存)，该非易失性存储器具有例如8千兆位的存储容量。因此，搭载了2片存储器芯片M1、M2的本实施方式的存储卡1B具有存储容量8千兆位×2＝16千兆位(2千兆字节)。
在上层的存储器芯片M2之上安装中介片4。中介片4由例如形成有2层布线的、厚度为0.09mm左右的由玻璃环氧树脂衬底等构成。该中介片4的长边比存储器芯片M1、M2的短边稍短，以其一长边位于存储器芯片M2的焊盘6附近的方式安装于存储器芯片M2上。中介片4的上述长边附近形成有一列多个焊盘8，这些焊盘8和存储器芯片M2的焊盘6经Au线11而电连接。下层的存储器芯片M1的焊盘6和上层的存储器芯片M2的焊盘6经Au线11而电连接。即，2片存储器芯片M1、M2经Au线11而彼此电连接，且与中介片4电连接。用Au线11将存储器芯片M1、M2和中介片4电连接时，如上所述，通过将中介片4的焊盘8配置于存储器芯片M2的焊盘6附近，从而能够缩短Au线11的长度，因此能够降低Au线11的环路高度。
在中介片4之上安装控制器芯片3。控制器芯片3由长方形硅芯片构成，其厚度为0.1mm左右。该控制器芯片3上沿其主面的3边形成有多个焊盘7。另外，在中介片4上以沿控制器芯片3的多个焊盘7的方式形成多个焊盘8，这些焊盘8与控制器芯片3的焊盘7经Au线10而电连接。
控制器芯片3和中介片4经Au线10电连接时，如上所述，在中介片4之上安装控制器芯片3，在控制器芯片3的附近配置中介片4的焊盘8，从而能够缩短将沿3边形成有多个焊盘7的控制器芯片3和中介片4电连接的Au线10的长度，因此能够降低Au线10的环路高度。
在布线衬底2C的主面上沿其一长边形成有多个焊盘9。虽然未图示，与上述实施方式1的存储卡1A相同，这些焊盘9经形成于布线衬底2C的表面布线、导通孔和背面布线而与外部连接端子23连接。另外，在中介片4上在这些焊盘9的附近形成有多个焊盘8，这些焊盘8和布线衬底2C的焊盘9经Au线12电连接。用Au线12将焊盘8和布线衬底2C的焊盘9电连接时，如上所述，将中介片4的焊盘8配置在布线衬底2C的焊盘9附近，从而能够缩短Au线12的长度，能够降低Au线12的环路高度。
如图16所示，在布线衬底2C的一长边设有稍突出的突出部。布线衬底2C的主面的大部分被存储器芯片M1、M2占有，在除该突出部以外的区域没有配置焊盘9的空间。因此，本实施方式的存储卡1B利用设置于布线衬底2C一长边的稍突出的突出部分，在此突出部分配置焊盘9和小型被动元件(芯片电容器24)。并且，在该焊盘9的附近配置中介片4的焊盘8，经Au线12而将焊盘9和焊盘8电连接。
图18是示意表示布线衬底2C、存储器芯片M1、M2、控制器芯片3和中介片4的连接关系的电路图。
与上述实施方式1的中介片4相同，在中介片4上形成有2层布线15、16。并且，存储器芯片M1、M2、控制器芯片3和布线衬底2C经中介片4的布线15、16而彼此电连接。因此，与上述实施方式1的存储卡1A相同，通过改变中介片4的焊盘8、布线15、16的布局，就能调换在中介片4输入输出的信号的顺序或改变焊盘间距。由此，与经形成于布线衬底2C的布线将存储器芯片M1、M2、控制器芯片3和布线衬底2C相互连接的情况相比，提高了布线设计的自由度，可在有限的布线衬底2C上安装大面积的存储器芯片M1、M2。
如上所述，在中介片4之上安装控制器芯片3，在控制器芯片3的附近配置中介片4的焊盘8，从而能够缩短将沿3边形成有焊盘7的控制器芯片3和中介片4电连接的Au线10的长度。由此，可在与模制树脂5合起来厚度为0.7mm左右的极薄的布线衬底2C上层叠安装存储器芯片M1、M2、控制器芯片3和中介片4。
中介片4除了由形成2层布线的玻璃环氧树脂衬底构成之外，还能够由例如形成了2层布线的硅芯片或挠性树脂衬底等构成。在布线衬底2C、存储器芯片M1、M2和控制器芯片3的相互连接不复杂的情况下，还能够使用单层布线构造的中介片。
在本实施方式中，对安装沿3边形成了多个焊盘7的控制器芯片3的情况进行了说明，但也可适用于安装沿4边形成了多个焊盘7的控制器芯片3的情况。即，如图19和图20所示，将沿4边形成了多个焊盘7的控制器芯片3安装在中介片4之上，将中介片4的焊盘8配置在控制器芯片3的焊盘7附近，从而能够得到与上述效果同样的效果。
本实施方式的存储卡1B在中介片4内侧的密封区域连接存储器芯片M1、M2和控制器芯片3。因此，可将连接于中介片4的布线衬底2C的焊盘9的数量减少为8个(1个电源端子(Vdd)、1个接地端子(Vss)、1个命令端子(CMD)、1个时钟端子(CLK)和4个数据输入输出端子(I/O))。由此，可在设置于布线衬底2C的一长边上的稍突出的突出部分配置焊盘9。
在根据存储卡1B的品种而改变存储器芯片M1、M2和控制器芯片3的制造厂商、或芯片数量变多时，芯片尺寸和焊盘的配置也发生改变。但是，在这样的情况下，也可利用上述实施方式的结构而仅改变中介片4的规格来应对品种，即使品种改变也能通用地使用布线衬底2C。
实施方式5
与上述实施方式相同，本实施方式4适用于微SD卡。图21是表示该存储卡的布线衬底的俯视图，图22是表示该存储卡的布线衬底的剖视图。
上述实施方式4的存储卡1B中，在中介片4之上安装了控制器芯片3，但本实施方式的存储卡的特征在于，在存储器芯片M2之上并列安装控制器芯片3和中介片4。
如图21所示，中介片4具有コ字形的平面形状，控制器芯片3被配置于中介片4的コ字形所包围的区域的内侧，并与中介片4并列安装。中介片4与上述实施方式4的中介片4相同，由例如形成了2层布线的厚度为0.09mm左右的玻璃环氧树脂衬底等构成。
中介片4的长边比存储器芯片M1、M2的短边稍短，以其一长边位于存储器芯片M2的焊盘6附近的方式安装于存储器芯片M2上。中介片4的长边附近形成有一列多个焊盘8，这些焊盘8和存储器芯片M2的焊盘6经Au线11而电连接。下层的存储器芯片M1的焊盘6和上层的存储器芯片M2的焊盘6经Au线11而电连接。即，2片存储器芯片M1、M2经Au线11而彼此电连接，且与中介片4电连接。用Au线11将存储器芯片M1、M2和中介片4电连接时，如上所述，通过将中介片4的焊盘8配置于存储器芯片M2的焊盘6附近，从而能够缩短Au线11的长度，因此能够降低Au线11的环路高度。
配置于中介片4的コ字形所包围的区域内侧的控制器芯片3由长方形硅芯片构成，其厚度为0.1mm左右。该控制器芯片3上沿其主面的3边形成有多个焊盘7。另外，在中介片4上以沿控制器芯片3的多个焊盘7的方式形成多个焊盘8，这些焊盘8与控制器芯片3的焊盘7经Au线10而电连接。控制器芯片3和中介片4经Au线10电连接时，如上所述，在中介片4的コ字形所包围的区域内侧配置控制器芯片3，在控制器芯片3的附近配置中介片4的焊盘8，从而能够缩短将沿3边形成有多个焊盘7的控制器芯片3和中介片4电连接的Au线10的长度，因此能够降低Au线10的环路高度。
在布线衬底2C的主面上沿其一长边形成有多个焊盘9。虽然未图示，与上述实施方式4的存储卡1B相同，这些焊盘9经形成于布线衬底2C的表面布线、导通孔和背面布线而与外部连接端子23连接。另外，在中介片4上在这些焊盘9的附近形成有多个焊盘8，这些焊盘8和布线衬底2C的焊盘9经Au线12电连接。用Au线12将布线衬底2C和中介片4电连接时，如上所述，将中介片4的焊盘8配置在布线衬底2C的焊盘9附近，从而能够缩短Au线12的长度，能够降低Au线12的环路高度。
虽然未图示，但与上述实施方式4的中介片4相同，在中介片4上形成有2层布线。并且，存储器芯片M1、M2、控制器芯片3和布线衬底2C经中介片4的布线而彼此电连接。因此，与上述实施方式4的存储卡1B相同，通过改变中介片4的焊盘8、布线的布局，就能调换在中介片4输入输出的信号的顺序或改变焊盘间距。由此，与经形成于布线衬底2C的布线将存储器芯片M1、M2、控制器芯片3和布线衬底2C相互连接的情况相比，提高了布线设计的自由度，可在有限的布线衬底2C上安装大面积的存储器芯片M1、M2。
如上所述，中介片4的平面形状为コ字形，在该コ字形所包围的区域内侧配置控制器芯片3，从而能够缩短将沿3边形成有多个焊盘7的控制器芯片3和中介片4电连接的Au线10的长度。进而，与在中介片4之上安装控制器芯片3的上述实施方式4不同，将控制器芯片3和中介片4并列安装在存储器芯片M2之上，从而能够降低从布线衬底2C的主面到Au线10的环路最顶部的高度。由此，容易在与模制树脂5合起来厚度为0.7mm左右的极薄的布线衬底2C上层叠安装存储器芯片M1、M2、控制器芯片3和中介片4。
在本实施方式中，对安装沿3边形成了多个焊盘7的控制器芯片3的情况进行了说明，但也可适用于安装沿4边形成了多个焊盘7的控制器芯片3的情况。此时，如图23和图24所示，使用具有口字形平面形状的中介片4。即，在中介片4的内侧设置比控制器芯片3稍大的矩形开口，在该开口的内侧配置控制器芯片3，并沿该开口配置焊盘8，从而能够得到与上述效果同样的效果。
具有コ字形平面形状的中介片4能够由作为一例的如下方法制作。图25是用于制作中介片4的图形化衬底33的俯视图。该图形化衬底33是面积大于中介片4面积的玻璃环氧树脂衬底，沿图中横向和纵向形成焊盘8和布线的多个单元。图中双点划线所示的区域表示构成1个中介片4的区域(1单元)。在该图形化衬底33上形成有例如横向10单元、纵向4单元的焊盘8和布线。因此，从该图形化衬底33能够得到10×4＝40片中介片4。
由上述图形化衬底33制作中介片4时，首先如图26所示，在图形化衬底33的背面粘贴称为贴膜(dieattachfilm)的厚度为10μm～20μm的双面粘结带34。该双面粘结带34是通过加热而产生粘着性的带，通过在将双面粘结带34铺敷图形化衬底33之下的状态下进行加热，能够将双面粘结带34贴附于图形化衬底33的背面。
接着，在该状态下从上方对图形化衬底33照射激光束，将各单元切断为コ字形。此时，也可以同时切断贴附于图形化衬底33背面的双面粘结带34，但在此调节激光束能，而仅切断图形化衬底33而不切断背面的双面粘结带34。
接着，如图27所示，沿各单元的分界部将图形化衬底33切断成横向和纵向为直线状。将图形化衬底33切断成直线状时，使用切断速度快于激光束速度的切割刀，将贴附于图形化衬底33的双面粘结带34也同时切断。也可以在用切割刀将图形化衬底33切断成直线状后，再用激光束切断成コ字形，但若将图形化衬底33切断成直线状，则各单元彼此分离而自原来的位置错开，因此，在切断成コ字形后再切断成直线状，能够高精度地切断。通过至此的工序能够制作在背面贴附有双面粘结带34的多个中介片4。
在将图形化衬底33切断成直线状时可以使用激光束，此时，切断图形化衬底33的装置为1种即可。此时，将各单元切断成コ字形时，降低激光束能而仅切断图形化衬底33，切断成直线状时，提高能量而同时切断双面粘结带34。
接着，如图28所示，在安装于布线衬底2C上的存储器芯片M1、M2上定位了中介片4后，加热布线衬底2C，从而通过双面粘结带34在存储器芯片M2之上安装中介片4。此时，在中介片4的以コ字形包围的区域内侧露出双面粘结带34。
接着，如图29所示，在双面粘结带34上定位了控制器芯片3，接着对布线衬底2C加热，从而能够通过该双面粘结带34在存储器芯片M2之上安装控制器芯片3。如此，将图形化衬底33分片化来制作中介片4时，在以コ字形包围的区域的内侧残留双面粘结带34，从而能够简化安装控制器芯片3的工序。
其后，如图30所示，将布线衬底2C输送到线接合工序，分别用Au线10、11、12将中介片4的焊盘8、控制器芯片3的焊盘7、存储器芯片M1、M2的焊盘6和布线衬底2C的焊盘9电连接。
在此，说明了具有コ字形平面形状的中介片4的制作方法，但对于具有图23所示那样的口字形平面形状的中介片4，也能用与上述同样的方法制作。
在此，对用切割刀或激光束切断图形化衬底33时图形化衬底33的背面粘贴有双面粘结带34的情况进行了说明。但此时，检查由图形化衬底33取得的中介片4而发现其中一部分不良时，必须将不良的中介片4和粘结于其背面的双面粘结带34一起废弃，因此，会无端浪费双面粘结带34。因此，也可以在不在背面贴附双面粘结带34而切断图形化衬底33后，在中介片4的背面涂覆粘结剂来安装到存储器芯片M2上。
作为其他方法可以是：如图31所示，预先将矩形的双面粘结带34粘结于存储器芯片M2之上，接着，如图32所示，将切断图形化衬底33而得到的中介片4粘结于该双面粘结带34之上，进而如图33所示，在中介片4的コ字形所包围的区域的内侧露出的双面粘结带34之上粘结控制器芯片3。如此，能够防止无端浪费双面粘结带34。
在此，说明了使用具有コ字形平面形状的中介片4的例子，但对于使用图23所示那样的具有口字形平面形状的中介片4时，通过预先将双面粘结带34粘结于存储器芯片M2之上，也能够防止无端浪费双面粘结带34。
图34是不使用具有コ字形平面形状的中介片4、而将具有矩形平面形状的3片中介片4a、4b、4c组合成コ字形地安装于存储器芯片M2之上后，在コ字形所包围区域的内侧配置控制器芯片3的例子。此时，3片中介片4a、4b、4c的焊盘数量、配置以及布线图案各不相同，因此，由三种图形化衬底制作三种中介片4a、4b、4c。此时，中介片4a、4b、4c的平面形状都是矩形，因此，切断图形化衬底时，只要用切割刀切断成直线状即可，因此能够简化图形化衬底的切断工序。
在安装沿4边形成有多个焊盘7的控制器芯片3时也可以不使用上述图23所示那样的具有口字形平面形状的中介片4，而是如图35所示那样将具有矩形平面形状的4片中介片4d、4e、4f、4g组合成口字形来安装于存储器芯片M2之上，然后在口字形所包围区域的内侧配置控制器芯片3。
实施方式6
图36是表示本实施方式的存储卡的布线衬底的俯视图，图37是表示该存储卡的布线衬底的剖视图，图38是示意表示该存储卡的布线衬底、存储器芯片、控制器芯片和中介片的连接关系的电路图。
例如沿着晶片工艺的进步，虽然是相同存储容量的存储器芯片，但与上一代芯片相比芯片尺寸变小，则不仅可在存储卡的布线衬底2C的长边侧配置焊盘9，还可在短边侧配置焊盘9，因此，可构成如下的安装构造。
在布线衬底2C的一长边和一短边分别形成多个焊盘9。在该布线衬底2C的主面上安装两个存储器芯片M1、M2，存储器芯片M2层叠于存储器芯片M1之上。在上层的存储器芯片M2之上安装中介片4，在中介片4之上安装控制器芯片3。
存储器芯片M1、M2、中介片4和控制器芯片3具有长方形的平面形状，以各自的长边朝向相同方向的方式配置，中介片4和控制器芯片3以各自的一长边与存储器芯片M1、M2的一长边重叠的方式层叠。
2片存储器芯片M1、M2的沿各自短边形成的焊盘6经Au线11与布线衬底2C的短边的焊盘9电连接。
在控制器芯片3的主面上沿其三边(一长边和两个短边)形成焊盘7。沿控制器芯片3的长边形成的焊盘7经Au线14与布线衬底2C的长边的焊盘9电连接。沿控制器芯片3的两个短边形成的焊盘7经Au线10与中介片4的焊盘8电连接。这些焊盘8与将控制器芯片3的短边的焊盘7坐标变换90度的中介片4的布线18的一端连接，经形成于该布线18另一端的焊盘8和与该焊盘8连接的Au线12而与布线衬底2C的长边的焊盘9电连接。
根据上述那样构成的本实施方式，能够减小中介片4的尺寸，且简化布线的绕线布置。
实施方式7
图39是表示本实施方式的存储卡的布线衬底的俯视图。本实施方式的存储卡以在布线衬底2C的主面上层叠有4片存储器芯片M1、M2、M3、M4的状态安装。最上层的存储器芯片M4之上安装有两片控制器芯片3。如此，在安装于布线衬底2C的主面上的存储器芯片数增加了时，为了防止存储器芯片-控制器芯片之间的访问速度的降低，要求在存储器芯片M4之上安装2片控制器芯片3。
如图39所示，本实施方式的存储卡在最上层的存储器芯片M4之上安装2片具有コ字形平面形状的中介片4，各中介片4的コ字形所包围的区域的内侧配置控制器芯片3。一中介片4和另一中介片4经Au线19而电连接。
根据上述这样构成的本实施方式，可得到与上述实施方式5同样的效果，因此，可在存储器芯片M4之上安装2片控制器芯片3。
取代使用2片具有コ字形平面形状的中介片4，而如图40所示那样将具有矩形平面形状的3片中介片4a、4b、4c和3片中介片4h、4i、4j分别组合成コ字形来安装于存储器芯片M4上，在コ字形所包围区域的内侧配置控制器芯片3，此时也能得到同样的效果。
在此，对安装2片在3边形成焊盘7的控制器芯片3的情况进行了说明，但对于安装2片在4边形成焊盘7的控制器芯片3的情况，通过使用2片上述图23所示那样的具有口字形平面形状的中介片4，也能在存储器芯片M4上安装2片控制器芯片3。
以上，基于实施方式具体说明了本发明人做出的发明，但不言而喻，本发明不限于上述实施方式，在不脱离其要旨的范围内可进行各种变更。
在上述实施方式中，层叠了在一短边设置焊盘的闪存芯片，但本发明也能适用于在一长边设置焊盘的闪存芯片。也可适用于在相对的两边设置焊盘的闪存芯片上形成再布线而使焊盘集中于一边的情形。
在上述实施方式4～7中，对层叠了2片或4片的存储器芯片的情况进行了说明，但也能适用于层叠更多存储器芯片的存储卡。此时，通过采用在上述实施方式1～3中说明的各种层叠方法，可在有限尺寸的布线衬底上层叠多片存储器芯片。
在布线衬底上层叠闪存芯片时，可以在布线衬底与闪存芯片之间或在下层的闪存芯片与上层的闪存芯片之间设置间隔芯片。
在上述实施方式中，对适用于存储卡的情况进行了说明，但也可以适用于例如如图41所示那样的、在下表面连接许多凸块电极40的布线衬底2C上层叠了多片存储器芯片M1、M2和控制器芯片3的球栅阵列(BGA)构造的系统封装(SIP)等、存储卡以外的具有封装形式的半导体器件。
存储器芯片不限于闪存芯片，也能适用于安装例如DRAM等其他存储器芯片的情况。安装于布线衬底上的存储器芯片的片数可以是1片，也可以是多片。
在上述实施方式1～3中，在按照存储器芯片M2～M4的规格地定制设计控制器芯片3，并直接连接控制器芯片3、存储器芯片M2～M4和布线衬底2时，能够不需要中介片4。此时，如图14所示，在控制器芯片3的一边配置用于连接存储器芯片M2～M4的焊盘7，在与该一边正交的一边(与存储器芯片M2～M4的长边平行的边)配置用于与布线衬底2连接的焊盘7。由此，能够减少存储卡1A的部件数和组装工序数。
本发明可适用于在布线衬底上层叠存储器芯片和控制器芯片的半导体器件。

Claims (4)

1.一种半导体器件，以层叠有多片存储器芯片的状态被安装在布线衬底的主面上，其特征在于：
在上述多片存储器芯片的各自的第一边上形成有第一端子，
上述多片存储器芯片在与上述第一边正交的方向上错开而层叠，以使各自的上述第一边的第一端子露出，
上述多片存储器芯片内的最下层的存储器芯片的第一边与上述布线衬底的第一边并列而配置，
上述布线衬底与上述多片存储器芯片的尺寸接近，
上述第一端子形成在上述多片存储器芯片的各自的表面上，
当设上述多片存储器芯片的片数为n片时，在同一方向上连续错开的存储器芯片的片数为n/2片以下且为2片以上，其中n为4以上，
上述多片存储器芯片内的除了最上层的存储器芯片、且在同一方向上连续错开的多片存储器芯片组中的最上层的存储器芯片，与组内的其他存储器芯片以上述第一边错开180度的状态而层叠。
2.根据权利要求1所述的半导体器件，其特征在于：
在上述多片存储器芯片的最上层的存储器芯片上具有中介片，
上述中介片经由第一引线与在上述布线衬底的第一边一侧具有第一端子的存储器芯片、或者在上述布线衬底的与第一边侧相反一侧的边上具有第一端子的存储器芯片相连接，
并且，上述中介片经由第二引线与上述布线衬底相连接。
3.根据权利要求2所述的半导体器件，其特征在于：
在上述中介片上设有用于控制存储器芯片的存储器控制器，
上述存储器控制器与上述中介片电连接，
上述中介片经由上述第一引线而分别与在上述布线衬底的第一边一侧具有第一端子的存储器芯片、以及在上述布线衬底的与第一边侧相反一侧的边上具有第一端子的存储器芯片相连接。
4.根据权利要求1所述的半导体器件，其特征在于：
控制上述存储器芯片的存储器控制器设置于上述多片存储器芯片的最上层，
上述多片存储器芯片的最下层存储器芯片，其经由将上述布线衬底和上述最下层存储器芯片的第一端子连接起来的引线而与上述存储器控制器电连接。
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TW (3) TWI453889B (zh)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5184951B2 (ja) * 2008-04-15 2013-04-17 株式会社東芝 半導体パッケージ
JP2010010407A (ja) * 2008-06-27 2010-01-14 Toshiba Corp 半導体記憶装置
JP2010021449A (ja) * 2008-07-11 2010-01-28 Toshiba Corp 半導体装置
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US9341529B2 (en) * 2009-11-04 2016-05-17 Rohm Co., Ltd Pressure sensor and method for manufacturing pressure sensor
JP5515696B2 (ja) * 2009-12-02 2014-06-11 ミツミ電機株式会社 カードデバイス
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8415808B2 (en) * 2010-07-28 2013-04-09 Sandisk Technologies Inc. Semiconductor device with die stack arrangement including staggered die and efficient wire bonding
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US8659166B2 (en) * 2010-11-18 2014-02-25 Headway Technologies, Inc. Memory device, laminated semiconductor substrate and method of manufacturing the same
US8587088B2 (en) * 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
JP2012212417A (ja) * 2011-03-24 2012-11-01 Toshiba Corp 半導体メモリカード
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
KR20130019290A (ko) * 2011-08-16 2013-02-26 삼성전자주식회사 유니버설 인쇄 회로 기판 및 그것을 포함하는 메모리 카드
JP5646415B2 (ja) * 2011-08-31 2014-12-24 株式会社東芝 半導体パッケージ
KR101909200B1 (ko) 2011-09-06 2018-10-17 삼성전자 주식회사 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
JP5887415B2 (ja) 2011-10-03 2016-03-16 インヴェンサス・コーポレイション 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化
KR20140069343A (ko) 2011-10-03 2014-06-09 인벤사스 코포레이션 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US20130119542A1 (en) * 2011-11-14 2013-05-16 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
JP6122290B2 (ja) * 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
JP5991750B2 (ja) * 2012-09-10 2016-09-14 キヤノン株式会社 積層型半導体装置及びプリント回路板
KR102084553B1 (ko) 2013-01-03 2020-03-04 삼성전자주식회사 메모리 시스템
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
KR102122460B1 (ko) * 2013-07-17 2020-06-12 삼성전자주식회사 반도체 패키지
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
USD730907S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD730910S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD730908S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD729251S1 (en) * 2014-06-27 2015-05-12 Samsung Electronics Co., Ltd. Memory card
USD727912S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
USD727913S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
USD730909S1 (en) * 2014-06-27 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD727911S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
KR102168170B1 (ko) 2014-06-30 2020-10-20 삼성전자주식회사 메모리 카드
USD736214S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD736215S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD736212S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD736213S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD727910S1 (en) * 2014-07-02 2015-04-28 Samsung Electronics Co., Ltd. Memory card
KR102251455B1 (ko) * 2014-07-18 2021-05-17 삼성전자주식회사 외장 메모리 장치
USD739856S1 (en) * 2014-07-30 2015-09-29 Samsung Electronics Co., Ltd. Memory card
USD736216S1 (en) * 2014-07-30 2015-08-11 Samsung Electronics Co., Ltd. Memory card
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9836683B2 (en) * 2015-03-04 2017-12-05 Google Inc. Microelectronics device with exposed user interfaces
JP6253607B2 (ja) * 2015-03-16 2017-12-27 東芝メモリ株式会社 半導体メモリカードの製造方法
USD773466S1 (en) * 2015-08-20 2016-12-06 Isaac S. Daniel Combined secure digital memory and subscriber identity module
USD798868S1 (en) * 2015-08-20 2017-10-03 Isaac S. Daniel Combined subscriber identification module and storage card
USD783622S1 (en) * 2015-08-25 2017-04-11 Samsung Electronics Co., Ltd. Memory card
USD783621S1 (en) * 2015-08-25 2017-04-11 Samsung Electronics Co., Ltd. Memory card
US10121767B2 (en) * 2015-09-10 2018-11-06 Toshiba Memory Corporation Semiconductor storage device and manufacturing method thereof
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
USD773467S1 (en) * 2015-11-12 2016-12-06 Samsung Electronics Co., Ltd. Memory card
USD772232S1 (en) * 2015-11-12 2016-11-22 Samsung Electronics Co., Ltd. Memory card
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9761564B1 (en) * 2016-06-30 2017-09-12 Micron Technology, Inc. Layout of transmission vias for memory device
KR102371893B1 (ko) * 2017-05-18 2022-03-08 삼성전자주식회사 반도체 메모리 칩, 반도체 메모리 패키지, 및 이를 이용한 전자 시스템
KR20200007539A (ko) 2018-07-13 2020-01-22 삼성전자주식회사 메모리 카드 및 메모리 카드 소켓
KR102653837B1 (ko) * 2018-07-27 2024-04-02 에스케이하이닉스 주식회사 메모리 모듈 및 데이터 처리 시스템
KR102536269B1 (ko) * 2018-09-14 2023-05-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN209298115U (zh) * 2018-12-14 2019-08-23 深圳市江波龙电子股份有限公司 一种存储装置
TWI747308B (zh) * 2019-06-14 2021-11-21 日商索尼半導體解決方案公司 半導體裝置
CN110518003B (zh) * 2019-08-30 2020-07-31 甬矽电子(宁波)股份有限公司 芯片封装结构和芯片封装方法
CN110691463A (zh) * 2019-09-02 2020-01-14 歌尔股份有限公司 一种pcb板
CN111224688B (zh) * 2019-12-30 2021-10-15 中国电子科技集团公司第十三研究所 一种射频前端芯片结构
CN115171531B (zh) * 2022-06-30 2023-10-20 广州国显科技有限公司 邦定装置以及邦定方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
CN1744110A (zh) * 2004-04-26 2006-03-08 株式会社瑞萨科技 存储卡

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614766A (en) * 1991-09-30 1997-03-25 Rohm Co., Ltd. Semiconductor device with stacked alternate-facing chips
FR2701153B1 (fr) * 1993-02-02 1995-04-07 Matra Marconi Space France Composant et module de mémoire à semi-conducteur.
US6748318B1 (en) * 1993-05-18 2004-06-08 Arrivalstar, Inc. Advanced notification systems and methods utilizing a computer network
US5998864A (en) * 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
JP3765952B2 (ja) * 1999-10-19 2006-04-12 富士通株式会社 半導体装置
JP3818359B2 (ja) 2000-07-18 2006-09-06 セイコーエプソン株式会社 半導体装置、回路基板及び電子機器
JP2002217356A (ja) * 2001-01-19 2002-08-02 Nec Corp 半導体装置及びその製造方法
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2004063579A (ja) 2002-07-25 2004-02-26 Renesas Technology Corp 積層型半導体装置
JP4615189B2 (ja) * 2003-01-29 2011-01-19 シャープ株式会社 半導体装置およびインターポーザチップ
JP2005085089A (ja) * 2003-09-10 2005-03-31 Renesas Technology Corp Ｉｃカードおよびその製造方法
JP3880572B2 (ja) * 2003-10-31 2007-02-14 沖電気工業株式会社 半導体チップ及び半導体装置
JP2007066922A (ja) * 2003-11-28 2007-03-15 Renesas Technology Corp 半導体集積回路装置
JP4205613B2 (ja) * 2004-03-01 2009-01-07 エルピーダメモリ株式会社 半導体装置
JP4651332B2 (ja) * 2004-04-26 2011-03-16 ルネサスエレクトロニクス株式会社 メモリカード
JP2006086149A (ja) 2004-09-14 2006-03-30 Toshiba Corp 半導体装置
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
JP2007004775A (ja) 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
JP2006351664A (ja) * 2005-06-14 2006-12-28 Renesas Technology Corp 半導体装置
JP2007059541A (ja) * 2005-08-23 2007-03-08 Toshiba Corp 半導体装置及びその組立方法
JP2007096071A (ja) 2005-09-29 2007-04-12 Toshiba Corp 半導体メモリカード
JP2007128953A (ja) * 2005-11-01 2007-05-24 Toshiba Corp 半導体装置とそれを用いたメモリカード
JP4726640B2 (ja) * 2006-01-20 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4900661B2 (ja) * 2006-02-22 2012-03-21 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
US7615409B2 (en) 2006-06-29 2009-11-10 Sandisk Corporation Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages
JP2008084263A (ja) * 2006-09-29 2008-04-10 Renesas Technology Corp メモリカードおよびその製造方法
JP4921937B2 (ja) * 2006-11-24 2012-04-25 株式会社東芝 半導体集積回路
US8242607B2 (en) * 2006-12-20 2012-08-14 Stats Chippac Ltd. Integrated circuit package system with offset stacked die and method of manufacture thereof
JP2008166430A (ja) * 2006-12-27 2008-07-17 Toshiba Microelectronics Corp 半導体装置
US7800211B2 (en) * 2007-06-29 2010-09-21 Stats Chippac, Ltd. Stackable package by using internal stacking modules
US7880309B2 (en) * 2007-07-30 2011-02-01 Qimonda Ag Arrangement of stacked integrated circuit dice having a direct electrical connection
US7906853B2 (en) * 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
JP4498403B2 (ja) * 2007-09-28 2010-07-07 株式会社東芝 半導体装置と半導体記憶装置
TWI415201B (zh) * 2007-11-30 2013-11-11 矽品精密工業股份有限公司 多晶片堆疊結構及其製法
JP2009164160A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体デバイス積層体および実装方法
US7622794B1 (en) * 2008-06-05 2009-11-24 Powertech Technology Inc. COL (Chip-On-Lead) multi-chip package
KR20100049283A (ko) * 2008-11-03 2010-05-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2010165984A (ja) * 2009-01-19 2010-07-29 Toshiba Corp 半導体デバイス
JP2010245412A (ja) * 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体集積回路装置の製造方法
KR101053140B1 (ko) * 2009-04-10 2011-08-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR20100117977A (ko) * 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
KR20100121231A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법
JP2010278318A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
KR101909203B1 (ko) * 2011-07-21 2018-10-17 삼성전자 주식회사 멀티-채널 패키지 및 그 패키지를 포함한 전자 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
CN1744110A (zh) * 2004-04-26 2006-03-08 株式会社瑞萨科技 存储卡

Also Published As

Publication number Publication date
US8754534B2 (en) 2014-06-17
TWI527190B (zh) 2016-03-21
CN105140212A (zh) 2015-12-09
US20130069249A1 (en) 2013-03-21
CN101504939A (zh) 2009-08-12
US9377825B2 (en) 2016-06-28
TWI584445B (zh) 2017-05-21
TW201507100A (zh) 2015-02-16
KR101539464B1 (ko) 2015-07-24
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US20140347809A1 (en) 2014-11-27
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KR101540551B1 (ko) 2015-07-29
JP5207868B2 (ja) 2013-06-12
TW201616633A (zh) 2016-05-01
TWI453889B (zh) 2014-09-21
KR20090086314A (ko) 2009-08-12
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