JPH09153561A - 半導体装置およびその実装方法 - Google Patents
半導体装置およびその実装方法Info
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- JPH09153561A JPH09153561A JP7312885A JP31288595A JPH09153561A JP H09153561 A JPH09153561 A JP H09153561A JP 7312885 A JP7312885 A JP 7312885A JP 31288595 A JP31288595 A JP 31288595A JP H09153561 A JPH09153561 A JP H09153561A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
Abstract
(57)【要約】
【課題】本発明は、メモリチップなどを収納してなる半
導体装置において、実装基板における半導体装置の実装
密度を向上できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、半導体チップ１１の電極パッド
１１ａとリード１３のインナリード１３ａとをボンディ
ングワイヤ１４を介して電気的に接続し、その接続点を
含んで、少なくとも上記チップ１１の上面および側面を
樹脂１５により封止する。また、その樹脂１５により、
上記チップ１１の表面に凸状の突起部１５ａを形成す
る。そして、実装基板２１上への実装は、下段の半導体
装置１０ａのインナリード１３ａに、上段の半導体装置
１０ｂのアウタリード１３ｂを接続するとともに、下段
の半導体装置１０ａの突起部１５ａを、上段の半導体装
置１０ｂのアウタリード１３ｂ間に挿入するようにして
行う構成となっている。
導体装置において、実装基板における半導体装置の実装
密度を向上できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、半導体チップ１１の電極パッド
１１ａとリード１３のインナリード１３ａとをボンディ
ングワイヤ１４を介して電気的に接続し、その接続点を
含んで、少なくとも上記チップ１１の上面および側面を
樹脂１５により封止する。また、その樹脂１５により、
上記チップ１１の表面に凸状の突起部１５ａを形成す
る。そして、実装基板２１上への実装は、下段の半導体
装置１０ａのインナリード１３ａに、上段の半導体装置
１０ｂのアウタリード１３ｂを接続するとともに、下段
の半導体装置１０ａの突起部１５ａを、上段の半導体装
置１０ｂのアウタリード１３ｂ間に挿入するようにして
行う構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえば半導体
装置およびその実装方法に関するもので、特に、高密度
実装が要求されるメモリチップなどに用いられるもので
ある。
装置およびその実装方法に関するもので、特に、高密度
実装が要求されるメモリチップなどに用いられるもので
ある。
【０００２】
【従来の技術】一般に、メモリチップなどの実装基板上
への実装は、チップの電極パッドに接続されたリードの
アウタリードを、実装基板上の配線パターンに接続する
ことで行われている。
への実装は、チップの電極パッドに接続されたリードの
アウタリードを、実装基板上の配線パターンに接続する
ことで行われている。
【０００３】図４は、メモリチップを例に、従来の半導
体装置の概略構成を示すものである。従来の半導体装置
は、たとえば、メモリチップ１の表面にポリイミドテー
プ２によりリード３のインナリード３ａが固定され、そ
のインナリード３ａとチップ１の電極パッド１ａとがボ
ンディングワイヤ４を介して電気的に接続されている。
体装置の概略構成を示すものである。従来の半導体装置
は、たとえば、メモリチップ１の表面にポリイミドテー
プ２によりリード３のインナリード３ａが固定され、そ
のインナリード３ａとチップ１の電極パッド１ａとがボ
ンディングワイヤ４を介して電気的に接続されている。
【０００４】そして、上記チップ１、上記インナリード
３ａ、および、上記ボンディングワイヤ４などが樹脂５
により封止され、この樹脂５より延出されるリード３の
アウタリード３ｂが所定の形状にフォーミングされてな
る構成とされている。
３ａ、および、上記ボンディングワイヤ４などが樹脂５
により封止され、この樹脂５より延出されるリード３の
アウタリード３ｂが所定の形状にフォーミングされてな
る構成とされている。
【０００５】このような構成の半導体装置は、アウタリ
ード３ｂを実装基板６上の配線パターン６ａと接続する
ことで、実装基板６上へ実装される。しかしながら、従
来の半導体装置では、実装基板６の実装面に対して平行
な方向に半導体装置を並べるようにして実装する方法が
とられていた。このため、実装する半導体装置の数が増
えると、それにともなって実装面積が大きくなるという
問題があり、実装基板における半導体装置の実装密度の
向上には適さないという不具合があった。
ード３ｂを実装基板６上の配線パターン６ａと接続する
ことで、実装基板６上へ実装される。しかしながら、従
来の半導体装置では、実装基板６の実装面に対して平行
な方向に半導体装置を並べるようにして実装する方法が
とられていた。このため、実装する半導体装置の数が増
えると、それにともなって実装面積が大きくなるという
問題があり、実装基板における半導体装置の実装密度の
向上には適さないという不具合があった。
【０００６】
【発明が解決しようとする課題】上記したように、従来
においては、実装する半導体装置の増加にともなって、
実装基板における半導体装置の実装面積が大きくなり、
高密度実装には適さないという不具合があった。
においては、実装する半導体装置の増加にともなって、
実装基板における半導体装置の実装面積が大きくなり、
高密度実装には適さないという不具合があった。
【０００７】そこで、この発明は、実装面積を小さくで
き、実装基板における実装密度を大幅に向上することが
可能な半導体装置およびその実装方法を提供することを
目的としている。
き、実装基板における実装密度を大幅に向上することが
可能な半導体装置およびその実装方法を提供することを
目的としている。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、表面にパッド
が設けられてなる半導体素子と、この半導体素子の表面
にて前記パッドと接続されるインナリード、および、こ
のインナリードより延長されて、前記半導体素子の裏面
に引き回されたアウタリードからなるリード端子と、前
記半導体素子の表面に突起部を有して、少なくとも前記
半導体素子の表面および側面を封止してなる封止体とを
具備してなり、実装基板上に積み重ねて実装される構成
となっている。
めに、この発明の半導体装置にあっては、表面にパッド
が設けられてなる半導体素子と、この半導体素子の表面
にて前記パッドと接続されるインナリード、および、こ
のインナリードより延長されて、前記半導体素子の裏面
に引き回されたアウタリードからなるリード端子と、前
記半導体素子の表面に突起部を有して、少なくとも前記
半導体素子の表面および側面を封止してなる封止体とを
具備してなり、実装基板上に積み重ねて実装される構成
となっている。
【０００９】また、この発明の半導体装置の実装方法に
あっては、表面にパッドが設けられてなる半導体素子
と、この半導体素子の表面にて前記パッドと接続される
インナリード、および、このインナリードより延長され
て、前記半導体素子の裏面に引き回されたアウタリード
からなるリード端子と、前記半導体素子の表面に突起部
を有して、少なくとも前記半導体素子の表面および側面
を封止してなる封止体とを具備してなる半導体装置を実
装基板上に積み重ねて実装する場合であって、下段の半
導体装置における半導体素子の表面のインナリードに、
上段の半導体装置における半導体素子の裏面に引き回さ
れたアウタリードを接続するとともに、その上段の半導
体装置における半導体素子の裏面のアウタリード間に、
下段の半導体装置における半導体素子の表面に設けられ
た封止体の突起部を挿入させることにより、実装基板上
に複数の半導体装置を積み重ねて実装するようになって
いる。
あっては、表面にパッドが設けられてなる半導体素子
と、この半導体素子の表面にて前記パッドと接続される
インナリード、および、このインナリードより延長され
て、前記半導体素子の裏面に引き回されたアウタリード
からなるリード端子と、前記半導体素子の表面に突起部
を有して、少なくとも前記半導体素子の表面および側面
を封止してなる封止体とを具備してなる半導体装置を実
装基板上に積み重ねて実装する場合であって、下段の半
導体装置における半導体素子の表面のインナリードに、
上段の半導体装置における半導体素子の裏面に引き回さ
れたアウタリードを接続するとともに、その上段の半導
体装置における半導体素子の裏面のアウタリード間に、
下段の半導体装置における半導体素子の表面に設けられ
た封止体の突起部を挿入させることにより、実装基板上
に複数の半導体装置を積み重ねて実装するようになって
いる。
【００１０】この発明の半導体装置およびその実装方法
によれば、半導体装置を実装基板の実装面に対して垂直
方向に積み重ねるようにして実装できるようにしてい
る。これにより、半導体装置の小型化とともに、より小
スペースで多数の半導体装置を実装することが可能とな
るものである。
によれば、半導体装置を実装基板の実装面に対して垂直
方向に積み重ねるようにして実装できるようにしてい
る。これにより、半導体装置の小型化とともに、より小
スペースで多数の半導体装置を実装することが可能とな
るものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体装置の概略構成を示すものであ
る。なお、同図（ａ）は半導体装置の斜視図、同図
（ｂ）は同じく断面図である。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体装置の概略構成を示すものであ
る。なお、同図（ａ）は半導体装置の斜視図、同図
（ｂ）は同じく断面図である。
【００１２】すなわち、この半導体装置は、たとえば、
半導体チップ１１の表面にポリイミドテープ１２により
リード１３のインナリード１３ａが固定され、そのイン
ナリード１３ａとチップ１１の電極パッド１１ａとがボ
ンディングワイヤ１４を介して電気的に接続されてい
る。
半導体チップ１１の表面にポリイミドテープ１２により
リード１３のインナリード１３ａが固定され、そのイン
ナリード１３ａとチップ１１の電極パッド１１ａとがボ
ンディングワイヤ１４を介して電気的に接続されてい
る。
【００１３】そして、上記ボンディングワイヤ１４の接
続点をそれぞれ含んで、少なくとも上記チップ１１の上
面および側面が樹脂（封止体）１５により封止されてな
るとともに、その樹脂１５により、上記チップ１１の表
面に凸状の突起部１５ａが形成されている。
続点をそれぞれ含んで、少なくとも上記チップ１１の上
面および側面が樹脂（封止体）１５により封止されてな
るとともに、その樹脂１５により、上記チップ１１の表
面に凸状の突起部１５ａが形成されている。
【００１４】また、上記リード１３のアウタリード１３
ｂは樹脂１５内より双方向に延出され、樹脂１５の外周
面に沿ってそれぞれ略Ｌ字型にフォーミングされて、上
記チップ１１の裏面に引き回されるようにして配設され
ている。
ｂは樹脂１５内より双方向に延出され、樹脂１５の外周
面に沿ってそれぞれ略Ｌ字型にフォーミングされて、上
記チップ１１の裏面に引き回されるようにして配設され
ている。
【００１５】上記半導体チップ１１の裏面における上記
アウタリード１３ｂの、それぞれ対向する相互間には、
たとえば、上記突起部１５ａのサイズとほぼ同じ大きさ
の間隙が設けられている。
アウタリード１３ｂの、それぞれ対向する相互間には、
たとえば、上記突起部１５ａのサイズとほぼ同じ大きさ
の間隙が設けられている。
【００１６】このような構成の半導体装置によれば、リ
ード１３の内側のみが樹脂１５に接し、外側は樹脂１５
より露出するようにして引き回されるとともに、半導体
チップ１１の裏面において、アウタリード１３ｂが内側
に折り返されるようにして配設されている。このため、
実装基板における半導体装置の実装面積を従来のものよ
りも小さくできる。
ード１３の内側のみが樹脂１５に接し、外側は樹脂１５
より露出するようにして引き回されるとともに、半導体
チップ１１の裏面において、アウタリード１３ｂが内側
に折り返されるようにして配設されている。このため、
実装基板における半導体装置の実装面積を従来のものよ
りも小さくできる。
【００１７】図２は、上記した半導体装置の製造プロセ
スを概略的に示すものである。まず、同図（ａ）に示す
ように、半導体チップ１１の表面にポリイミドテープ１
２を介して、リード１３のインナリード１３ａが熱圧着
などにより固定される。
スを概略的に示すものである。まず、同図（ａ）に示す
ように、半導体チップ１１の表面にポリイミドテープ１
２を介して、リード１３のインナリード１３ａが熱圧着
などにより固定される。
【００１８】次いで、同図（ｂ）に示すように、上記イ
ンナリード１３ａとチップ１１の電極パッド１１ａとが
ボンディングワイヤ１４を介して電気的に接続される。
この後、たとえば半導体チップ１１の上下がモールド金
型（図示していない）により挟持され、そのキャビティ
内に溶融状態の樹脂が流し込まれる。そして、その樹脂
が十分に硬化された後、半導体チップ１１はモールド金
型内より取り出される。
ンナリード１３ａとチップ１１の電極パッド１１ａとが
ボンディングワイヤ１４を介して電気的に接続される。
この後、たとえば半導体チップ１１の上下がモールド金
型（図示していない）により挟持され、そのキャビティ
内に溶融状態の樹脂が流し込まれる。そして、その樹脂
が十分に硬化された後、半導体チップ１１はモールド金
型内より取り出される。
【００１９】これにより、同図（ｃ）に示すように、上
記ボンディングワイヤ１４の接続点をそれぞれ含んで、
少なくとも上記チップ１１の上面および側面が樹脂１５
により封止されるとともに、その樹脂１５により、上記
チップ１１の表面に凸状の突起部１５ａが形成される。
記ボンディングワイヤ１４の接続点をそれぞれ含んで、
少なくとも上記チップ１１の上面および側面が樹脂１５
により封止されるとともに、その樹脂１５により、上記
チップ１１の表面に凸状の突起部１５ａが形成される。
【００２０】最後に、同図（ｄ）に示すように、上記樹
脂１５内より双方向に延出されるリード１３のアウタリ
ード１３ｂが、樹脂１５の外周面に沿ってそれぞれ略Ｌ
字型にフォーミングされて、上記チップ１１の裏面に引
き回されるようにして配設される。
脂１５内より双方向に延出されるリード１３のアウタリ
ード１３ｂが、樹脂１５の外周面に沿ってそれぞれ略Ｌ
字型にフォーミングされて、上記チップ１１の裏面に引
き回されるようにして配設される。
【００２１】このとき、上記半導体チップ１１の裏面に
おける上記アウタリード１３ｂは、それぞれ対向する相
互間に、たとえば、上記突起部１５ａのサイズとほぼ同
じ大きさの間隙が設けられる。
おける上記アウタリード１３ｂは、それぞれ対向する相
互間に、たとえば、上記突起部１５ａのサイズとほぼ同
じ大きさの間隙が設けられる。
【００２２】図３は、上記した半導体装置の実装方法を
概略的に示すものである。このような構成の半導体装置
は、実装基板２１の実装面に対して垂直方向に積み重ね
られることにより、実装基板２１上に実装されるように
なっている。
概略的に示すものである。このような構成の半導体装置
は、実装基板２１の実装面に対して垂直方向に積み重ね
られることにより、実装基板２１上に実装されるように
なっている。
【００２３】すなわち、この半導体装置を実装基板２１
上に実装する場合、たとえば、下段の半導体装置１０ａ
における、半導体チップ１１の裏面に引き回されたアウ
タリード１３ｂが実装基板２１上の配線パターン２１ａ
に接続される。これにより、下段の半導体素子１０ａ
が、実装基板２１上に実装される。
上に実装する場合、たとえば、下段の半導体装置１０ａ
における、半導体チップ１１の裏面に引き回されたアウ
タリード１３ｂが実装基板２１上の配線パターン２１ａ
に接続される。これにより、下段の半導体素子１０ａ
が、実装基板２１上に実装される。
【００２４】そして、上段の半導体装置１０ｂを実装す
る場合には、下段の半導体装置１０ａにおける半導体チ
ップ１１の表面のインナリード１３ａに、上段の半導体
装置１０ｂにおける、半導体チップ１１の裏面に引き回
されたアウタリード１３ｂが電気的に接続される。
る場合には、下段の半導体装置１０ａにおける半導体チ
ップ１１の表面のインナリード１３ａに、上段の半導体
装置１０ｂにおける、半導体チップ１１の裏面に引き回
されたアウタリード１３ｂが電気的に接続される。
【００２５】その際、上段の半導体装置１０ｂにおけ
る、半導体チップ１１の裏面のアウタリード１３ｂ間
に、下段の半導体装置１０ａにおける、半導体チップ１
１の表面に設けられた樹脂１５の突起部１５ａが挿入さ
れる。これにより、上段の半導体装置１０ｂは容易に位
置合わせがなされて、下段の半導体装置１０ａの上に積
み重ねられる。
る、半導体チップ１１の裏面のアウタリード１３ｂ間
に、下段の半導体装置１０ａにおける、半導体チップ１
１の表面に設けられた樹脂１５の突起部１５ａが挿入さ
れる。これにより、上段の半導体装置１０ｂは容易に位
置合わせがなされて、下段の半導体装置１０ａの上に積
み重ねられる。
【００２６】こうして、下段の半導体装置１０ａの上
に、上段の半導体装置１０ｂが積み重ねられて、上記実
装基板２１上に高密度で実装される。たとえば、半導体
チップ１１がメモリチップの場合、そのチップに与えら
れるチップセレクト信号（ＤＲＡＭの場合、ロー・アド
レス・ストローブおよびカラム・アドレス・ストロー
ブ）が供給されるリード１３の位置を半導体装置１０
ａ，１０ｂごとに異ならせることで（Ｉ／Ｏ，アドレ
ス，Ｖｃｃ／Ｖｓｓは同じ位置のリード１３で可）、下
段および上段の半導体装置１０ａ，１０ｂをそれぞれ独
立に制御できる。
に、上段の半導体装置１０ｂが積み重ねられて、上記実
装基板２１上に高密度で実装される。たとえば、半導体
チップ１１がメモリチップの場合、そのチップに与えら
れるチップセレクト信号（ＤＲＡＭの場合、ロー・アド
レス・ストローブおよびカラム・アドレス・ストロー
ブ）が供給されるリード１３の位置を半導体装置１０
ａ，１０ｂごとに異ならせることで（Ｉ／Ｏ，アドレ
ス，Ｖｃｃ／Ｖｓｓは同じ位置のリード１３で可）、下
段および上段の半導体装置１０ａ，１０ｂをそれぞれ独
立に制御できる。
【００２７】上記したように、複数の半導体装置を実装
基板の実装面に対して垂直方向に積み重ねるようにして
実装するようにしている。すなわち、半導体装置を積み
重ねることができるような構成とし、実装基板上に複数
の半導体装置を積み重ねて実装できるようにしている。
これにより、半導体装置の小型化とともに、より小スペ
ースで多数の半導体装置を実装することが可能となる。
したがって、実装基板における実装密度を大幅に向上す
ることが可能となるものである。
基板の実装面に対して垂直方向に積み重ねるようにして
実装するようにしている。すなわち、半導体装置を積み
重ねることができるような構成とし、実装基板上に複数
の半導体装置を積み重ねて実装できるようにしている。
これにより、半導体装置の小型化とともに、より小スペ
ースで多数の半導体装置を実装することが可能となる。
したがって、実装基板における実装密度を大幅に向上す
ることが可能となるものである。
【００２８】なお、上記した本発明の実施の一形態にお
いては、２つの半導体装置を積み重ねて実装する場合に
ついて説明したが、これに限らず、たとえば３つ以上の
半導体装置を実装する場合にも適用できる。
いては、２つの半導体装置を積み重ねて実装する場合に
ついて説明したが、これに限らず、たとえば３つ以上の
半導体装置を実装する場合にも適用できる。
【００２９】また、下段の半導体装置を実装基板上に実
装した後に上段の半導体装置を下段の半導体装置の上に
積み重ねるようにして実装する場合に限らず、たとえ
ば、下段の半導体装置の上に上段の半導体装置を積み重
ねた後に、上段の半導体装置とともに下段の半導体装置
を実装基板上に実装するようにしても良い。
装した後に上段の半導体装置を下段の半導体装置の上に
積み重ねるようにして実装する場合に限らず、たとえ
ば、下段の半導体装置の上に上段の半導体装置を積み重
ねた後に、上段の半導体装置とともに下段の半導体装置
を実装基板上に実装するようにしても良い。
【００３０】さらに、半導体チップの裏面を樹脂により
封止する構成とすることも可能である。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
封止する構成とすることも可能である。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
【００３１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、実装面積を小さくでき、実装基板における実装密度
を大幅に向上することが可能な半導体装置およびその実
装方法を提供できる。
ば、実装面積を小さくでき、実装基板における実装密度
を大幅に向上することが可能な半導体装置およびその実
装方法を提供できる。
【図１】この発明の実施の一形態にかかる、半導体装置
を概略的に示す構成図。
を概略的に示す構成図。
【図２】同じく、半導体装置の製造プロセスを説明する
ために示す概略断面図。
ために示す概略断面図。
【図３】同じく、半導体装置の実装方法を説明するため
に示す概略断面図。
に示す概略断面図。
【図４】従来技術とその問題点を説明するために示す、
半導体装置の概略断面図。
半導体装置の概略断面図。
１０ａ，１０ｂ…半導体装置、１１…半導体チップ、１
１ａ…電極パッド、１２…ポリイミドテープ、１３…リ
ード、１３ａ…インナリード、１３ｂ…アウタリード、
１４…ボンディングワイヤ、１５…樹脂、１５ａ…突起
部、２１…実装基板、２１ａ…配線パターン。
１ａ…電極パッド、１２…ポリイミドテープ、１３…リ
ード、１３ａ…インナリード、１３ｂ…アウタリード、
１４…ボンディングワイヤ、１５…樹脂、１５ａ…突起
部、２１…実装基板、２１ａ…配線パターン。
Claims (4)
- 【請求項１】 表面にパッドが設けられてなる半導体素
子と、 この半導体素子の表面にて前記パッドと接続されるイン
ナリード、および、このインナリードより延長されて、
前記半導体素子の裏面に引き回されたアウタリードから
なるリード端子と、 前記半導体素子の表面に突起部を有して、少なくとも前
記半導体素子の表面および側面を封止してなる封止体と
を具備してなり、 実装基板上に積み重ねて実装されることを特徴とする半
導体装置。 - 【請求項２】 前記リード端子のアウタリードは、前記
半導体素子の裏面に一定の間隙を有して対向されて配設
されることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記封止体の突起部は、前記リード端子
のアウタリードにより形成される間隙とほぼ同等の大き
さを有してなることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 表面にパッドが設けられてなる半導体素
子と、この半導体素子の表面にて前記パッドと接続され
るインナリード、および、このインナリードより延長さ
れて、前記半導体素子の裏面に引き回されたアウタリー
ドからなるリード端子と、前記半導体素子の表面に突起
部を有して、少なくとも前記半導体素子の表面および側
面を封止してなる封止体とを具備してなる半導体装置を
実装基板上に積み重ねて実装する方法であって、 下段の半導体装置における半導体素子の表面のインナリ
ードに、上段の半導体装置における半導体素子の裏面に
引き回されたアウタリードを接続するとともに、その上
段の半導体装置における半導体素子の裏面のアウタリー
ド間に、下段の半導体装置における半導体素子の表面に
設けられた封止体の突起部を挿入させることにより、実
装基板上に複数の半導体装置を積み重ねて実装するよう
にしたことを特徴とする半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312885A JPH09153561A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312885A JPH09153561A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置およびその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153561A true JPH09153561A (ja) | 1997-06-10 |
Family
ID=18034620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312885A Pending JPH09153561A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置およびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010097635A (ko) * | 2000-04-25 | 2001-11-08 | 이중구 | 적층형 반도체 팩키지의 유니트 및, 적층형 반도체 팩키지 |
| US7629677B2 (en) | 2006-09-21 | 2009-12-08 | Samsung Electronics Co., Ltd. | Semiconductor package with inner leads exposed from an encapsulant |
| US8897051B2 (en) | 2012-10-15 | 2014-11-25 | J-Devices Corporation | Semiconductor storage device and method for producing the same |
-
1995
- 1995-11-30 JP JP7312885A patent/JPH09153561A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010097635A (ko) * | 2000-04-25 | 2001-11-08 | 이중구 | 적층형 반도체 팩키지의 유니트 및, 적층형 반도체 팩키지 |
| US7629677B2 (en) | 2006-09-21 | 2009-12-08 | Samsung Electronics Co., Ltd. | Semiconductor package with inner leads exposed from an encapsulant |
| US8897051B2 (en) | 2012-10-15 | 2014-11-25 | J-Devices Corporation | Semiconductor storage device and method for producing the same |
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