JP3680092B2 - スタックパッケージ - Google Patents

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Description

【０００１】
本発明は、半導体パッケージ、特に一つのパッケージが少なくとも二つの半導体チップを積層(stack)してなるスタックパッケージに関する。
【０００２】
【従来の技術】
近年、メモリーチップの容量増大化が盛んに進行されている。現在、１２８Ｍ
ＤＲＡＭの量産段階にあり、２５６Ｍ ＤＲＡＭの量産も近い。
【０００３】
一般に、メモリーチップの容量増大、則ち高集積化の達成方法として、限定された半導体チップの空間内に多数のセルを製造できる技術が開示されている。しかし、このような方法は精密な微細線幅を要求する等、高難度の技術及び多くの開発時間を必要とする。よって、最近、より容易に高集積化が達成できるスタッキング(Stacking)技術が開発され、これに関する研究が盛んに進められている。
【０００４】
半導体業界におけるスタッキングとは、少なくとも二つの半導体チップを垂直に積上げてメモリー容量を倍加させる技術である。こうしたスタッキングによれば、例えば２個の６４Ｍ ＤＲＡＭ素子を積層して１２８Ｍ ＤＲＡＭを、また２個の１２８Ｍ ＤＲＡＭ素子を積層して２５６Ｍ ＤＲＡＭを構成できる。
【０００５】
前記のスタッキングによるパッケージの典型的な例を、図１を参照しながら説明する。
同図に示すように、ボンディングパッドを上面に配置した半導体チップ１に、リードフレーム２のインナーリード２１を接着剤で取り付ける。インナーリード２１とボンディングパッドは金属ワイヤ３によって連結している。リードフレーム２のアウタリード２２が左右両側に突出するように全体を封止剤４でモールドする。
【０００６】
このような一つのパッケージ上に同一構造のパッケージを積層する。すなわち、上部に積層されたパッケージのアウタリード２２は、下部パッケージのリードフレーム２の中間に接合されて電気的に連結している。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような従来のスタックパッケージは、全体厚さが厚すぎるという欠点がある。また、上部パッケージの電気的信号は、上部パッケージのアウタリードを通じて下部パッケージのリードフレームを経ねばならないので、電気的な信号経路が長すぎるという欠点もある。特に、上下部パッケージのリードをハンダ付けで接合するが、このハンダ付け不良によって接続不良が頻繁に引き起こされるという問題があった。
【０００８】
これを解消するため、図２に示すスタックパッケージが提示された。同図に示すように、上下部半導体チップ１ｂ、１ａの各裏面は接着剤により接着されている。上部半導体チップ１ｂの上面に上部リードフレーム２ｂのインナーリード２１ｂを取り付け、金属ワイヤ３ｂによりインナーリード２１ｂとボンディングパッドとを電気的に連結している。また、下部半導体チップ１ａの下面に下部リードフレーム２ａのインナーリード２１ａを取り付け、金属ワイヤ３ａによりインナーリード２１ａとボンディングパッドとを電気的に連結している。上部リードフレーム２ｂのアウタリード２２ｂは下部リードフレーム２ａの中間部にボンディングされており、下部リードフレーム２ａのアウタリード２２ａは両側に突出するように、全体を封止剤４でモールドしている。
【０００９】
前記の従来のスタックパッケージは、電気的信号の伝達経路を短くすることが可能である。しかし、上下部リードフレーム２ａ、２ｂの連結した部分が封止剤４の内部に位置しているため、ある一つの半導体チップに不良が発生すると、２個の半導体チップとも不良として処理されるという問題があった。
【００１０】
従って、本発明の目的は、電気的信号の伝達経路の短縮と共に、半導体チップを容易に分離できるようにすることで、ある一つの半導体チップに不良が発生しても、全体の半導体チップを廃棄しなくていいスタックパッケージを提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するため、本発明によるスタックパッケージは次のような構成からなる。
すなわち、少なくとも二つを上下に配置した半導体チップ；
前記各半導体チップのボンディングパッドの形成面に取り付けられ、上下部に向かって一対の一体成型により形成された突出部を有するインナーリードと、前記半導体チップの中で最下部に配置された一つの半導体チップに取り付けられた前記インナーリードのみから延長されて基板に実装されるアウタリードとからなる複数のリードフレーム；
前記各リードフレームのインナーリードと半導体チップのボンディングパッドとを電気的に連結する金属ワイヤ；及び
前記アウタリードと各突出部が露出するように、前記各半導体チップを個別にモールドする封止剤を含み、
前記封止剤から露出した各リードフレームの上部に向かう突出部と下部に向かう突出部とが互いに接触するように順次向きを反転させながら積層することにより、各リードフレームが電気的に連結したことを特徴とするスタックパッケージである。
【００１２】
また、本発明は、少なくとも二つを上下に配置した半導体チップ；
前記各半導体チップのボンディングパッドの形成面に取り付けられ、上下部に向かって一対の一体成型により形成された突出部を有するインナーリードだけからなる複数のリードフレーム；前記各リードフレームのインナーリードと半導体チップのボンディングパッドとを電気的に連結する金属ワイヤ；前記各リードフレームの突出部だけが露出するように、前記各半導体チップを個別にモールドする封止剤；及び、前記複数のリードフレームの最下部に配置されて前記封止剤から露出したリードフレームの突出部にマウントした半田ボールを含み、前記半田ボールをマウントしないリードフレームの上部に向かう突出部と下部に向かう突出部とが互いに接触するように順次向きを反転させながら積層することにより、各リードフレームが電気的に連結したことを特徴とするスタックパッケージである。ここで、リードフレームは、アウターリードを持たず、その代わりにリードフレームで上部に延長された突出部を下向きに配置し、この突出部に基板に実装される半田ボールをマウントするものである。
以下、本発明を詳細に説明する。
【００１３】
【発明の実施の形態】
本発明の上述の様な構造によれば２個のパッケージが積層される。すなわち、各リードフレームのインナーリードで上部に向かって形成された突出部を互いに連結したり、または下部に向かって形成された突出部を互いに連結したりし、各リードフレームが電気的に連結したスタックパッケージを形成する。
【００１４】
本発明の構成によれば、各リードフレームに形成される突出部間の連結によってパッケージが積層されることにより、ある一つの半導体チップに不良が発生しても、突出部間の連結を分離するだけで各パッケージを容易に分離できるので、他の半導体チップは使用が可能となる。
【００１５】
【実施例】
次に、本発明を実施例をあげて説明する。
［実施例１］
図３乃至図１２は、本発明によるスタックパッケージの製造工程を順次示す図であって、各図の（ａ）は断面図、（ｂ）は斜視図である。以下の説明では各添付図に（ａ）、（ｂ）を省略して説明する。
まず、図３に示すように、インナーリード３１とアウタリード３２とからなるリードフレーム３０を製作する。インナーリード３１には下向き突出部３３と上向き突出部３４とをそれぞれ形成する。より詳しくは、下向き突出部３３はインナーリード３１の内側部分に形成され、上向き突出部３４はアウタリード３２につながるインナーリード３１の外側部分に形成される。全体的に見れば、上向き突出部３４が、リードフレーム３０の中間に形成されるわけである。
【００１６】
続いて、図４に示すように、両リードフレーム３０の上向き突出部３４間に半導体チップ４０を進入させ、図５に示すように、各インナーリード３１上に半導体チップ４０を搭載する。その後、半導体チップ４０のボンディングパッドと各リードフレーム３０のインナーリード３１とが金属ワイヤ５０によって連結される。
【００１７】
続いて、図６に示すように、全体を封止剤６０でモールドする。この時、封止剤６０からアウタリード３２は両側に、各突出部３３、３４は下部及び上部に、それぞれ露出するようにモールドする。このような構造により、多数のパッケージが積層できる一つのスタックパッケージが完成する。
【００１８】
則ち、図７に示すように、前記のような工程にて製造したもう一つのパッケージの向きを反転して、２個のパッケージを積層する。ここで、基板に直接実装されないパッケージ、すなわち上部パッケージのリードフレームはアウタリードを持たないこととする。すると、図８に示すように、リードフレーム３０の各上向き突出部３４同士が互いに接触することにより、各リードフレーム３０が電気的に連結する。特に、各突出部３４は、図９に示すように、半田ペーストや伝導性エポキシのような伝導性樹脂７０を用いて接着する。
【００１９】
以上、２個のパッケージを積層したものを説明したが、本発明のスタックパッケージは、同一構造のパッケージを積層し続けることが可能である。
すなわち、図１０に示すように、前記と同様な構造のパッケージを、前述した２個のパッケージが積層されたスタックパッケージの上部に、反転せずに積層させる。すると、図１１に示すように、各下向き突出部３３が互いに接触するので、各パッケージのリードフレーム３０が電気的に連結する。
【００２０】
このように、３個のパッケージを積層したものまで説明したが、引き続き、同様な構造のパッケージを、反転して積層し、さらにその上部に反転せずに積層させることができる。
【００２１】
最終的に、図１２に示すように、最下部に配置したパッケージのアウタリード３２を基板に実装できるように、Ｊ字形にフォーミングする。
【００２２】
［実施例２］
図１３は、本発明の実施例２によるスタックパッケージを示す断面図であって、同図に示すように、上述した構造からなる３個のパッケージが積層されたことは実施例１と同様である。但し、最下部に配置したパッケージのリードフレーム３０も、上部に積層された他のパッケージのリードフレーム３０のようにアウタリードを持たない。その代りに、最下部に配置したパッケージは、上向き突出部３４が封止剤６０から下向きに露出するように配置した状態となる。露出した上向き突出部３４に基板実装のための半田ボール８０をマウントする。このようなパッケージは実装面積を実施例１より低減できるという利点がある。
【００２３】
本発明によるスタックパッケージを実施するための好適な実施例について、図示して説明したが、本発明は前記の実施例に限らず、当該発明の属する分野における通常の知識を有する者であれば、請求の範囲で請求する本発明の要旨から逸脱しない範囲で多様に実施・変更ができる。
【００２４】
【発明の効果】
以上に説明したように、本発明によれば、積層されたパッケージ間の電気的信号の伝達経路を短縮させると共に、各リードフレーム間の電気的接触面を封止剤外部に位置させることができる。従って、ある一つのパッケージ内の半導体チップに不良が発生しても、スタックパッケージ内の半導体チップ全体を不良処理しなくていい。
【図面の簡単な説明】
【図１】従来のスタックパッケージの１つの型を示す断面図である。
【図２】従来のスタックパッケージの別の型を示す断面図である。
【図３】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図４】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図５】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図６】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図７】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図８】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図９】図8における上向き突出部付近の拡大図である。
【図１０】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図１１】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図１２】本発明の実施例１によるスタックパッケージの製造工程を順次示す図であって、（ａ）は断面図、（ｂ）は斜視図である。
【図１３】本発明の実施例２による別のスタックパッケージを示す断面図である。
【符号の説明】
３０ リードフレーム
３１ インナーリード
３２ アウタリード
３３、３４ 突出部
４０ 半導体チップ
５０ 金属ワイヤ
６０ 封止剤
８０ 半田ボール

Claims (3)

  1. 少なくとも二つを上下に配置した半導体チップ；
    前記各半導体チップのボンディングパッドの形成面に取り付けられ、上下部に向かって一対の一体成型により形成された突出部を有するインナーリードと、前記半導体チップの中で最下部に配置された一つの半導体チップに取り付けられた前記インナーリードのみから延長されて基板に実装されるアウタリードとからなる複数のリードフレーム；
    前記各リードフレームのインナーリードと半導体チップのボンディングパッドとを電気的に連結する金属ワイヤ；及び
    前記アウタリードと各突出部が露出するように、前記各半導体チップを個別にモールドする封止剤を含み、
    前記封止剤から露出した各リードフレームの上部に向かう突出部と下部に向かう突出部とが互いに接触するように順次向きを反転させながら積層することにより、各リードフレームが電気的に連結したことを特徴とするスタックパッケージ。
  2. 前記各突出部は、半田ペーストまたは伝導性エポキシを介して取り付けられることを特徴とする請求項１記載のスタックパッケージ。
  3. 少なくとも二つを上下に配置した半導体チップ；
    前記各半導体チップのボンディングパッドの形成面に取り付けられ、上下部に向かって一対の一体成型により形成された突出部を有するインナーリードだけからなる複数のリードフレーム；
    前記各リードフレームのインナーリードと半導体チップのボンディングパッドとを電気的に連結する金属ワイヤ；
    前記各リードフレームの突出部だけが露出するように、前記各半導体チップを個別にモールドする封止剤；及び、
    前記複数のリードフレームの最下部に配置されて前記封止剤から露出したリードフレームの突出部にマウントした半田ボールを含み、
    前記半田ボールをマウントしないリードフレームの上部に向かう突出部と下部に向かう突出部とが互いに接触するように順次向きを反転させながら積層することにより、各リードフレームが電気的に連結したことを特徴とするスタックパッケージ。
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Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6414391B1 (en) 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
KR100299384B1 (ko) * 1998-12-16 2001-10-29 박종섭 볼 그리드 어레이 패키지
JP3339838B2 (ja) * 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
KR100344927B1 (ko) * 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
US7595547B1 (en) * 2005-06-13 2009-09-29 Vishay-Siliconix Semiconductor die package including cup-shaped leadframe
JP3602997B2 (ja) * 1999-12-15 2004-12-15 松下電器産業株式会社 半導体装置及び半導体装置の製造方法
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor
KR100437821B1 (ko) * 1999-12-31 2004-06-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6624507B1 (en) * 2000-05-09 2003-09-23 National Semiconductor Corporation Miniature semiconductor package for opto-electronic devices
US6707140B1 (en) * 2000-05-09 2004-03-16 National Semiconductor Corporation Arrayable, scaleable, and stackable molded package configuration
US6642613B1 (en) * 2000-05-09 2003-11-04 National Semiconductor Corporation Techniques for joining an opto-electronic module to a semiconductor package
US6916121B2 (en) 2001-08-03 2005-07-12 National Semiconductor Corporation Optical sub-assembly for optoelectronic modules
US6576494B1 (en) * 2000-06-28 2003-06-10 Micron Technology, Inc. Recessed encapsulated microelectronic devices and methods for formation
US6545891B1 (en) * 2000-08-14 2003-04-08 Matrix Semiconductor, Inc. Modular memory device
TW473965B (en) * 2000-09-04 2002-01-21 Siliconware Precision Industries Co Ltd Thin type semiconductor device and the manufacturing method thereof
US6337510B1 (en) 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
KR100390947B1 (ko) * 2000-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 패키지 방법
US6740950B2 (en) 2001-01-15 2004-05-25 Amkor Technology, Inc. Optical device packages having improved conductor efficiency, optical coupling and thermal transfer
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
US6469398B1 (en) * 2001-03-29 2002-10-22 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
US7269027B2 (en) * 2001-08-03 2007-09-11 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
US7023705B2 (en) 2001-08-03 2006-04-04 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
US7102216B1 (en) * 2001-08-17 2006-09-05 Amkor Technology, Inc. Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US6973225B2 (en) * 2001-09-24 2005-12-06 National Semiconductor Corporation Techniques for attaching rotated photonic devices to an optical sub-assembly in an optoelectronic package
KR100480909B1 (ko) * 2001-12-29 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
TW533566B (en) * 2002-01-31 2003-05-21 Siliconware Precision Industries Co Ltd Short-prevented lead frame and method for fabricating semiconductor package with the same
US7323361B2 (en) * 2002-03-29 2008-01-29 Fairchild Semiconductor Corporation Packaging system for semiconductor devices
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
JP3678212B2 (ja) * 2002-05-20 2005-08-03 ウシオ電機株式会社 超高圧水銀ランプ
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
SG120879A1 (en) * 2002-08-08 2006-04-26 Micron Technology Inc Packaged microelectronic components
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6755700B2 (en) * 2002-11-12 2004-06-29 Modevation Enterprises Inc. Reset speed control for watercraft
SG114585A1 (en) * 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
US6863450B2 (en) * 2002-12-10 2005-03-08 National Semiconductor Corporation Optical sub-assembly packaging techniques that incorporate optical lenses
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US7156562B2 (en) * 2003-07-15 2007-01-02 National Semiconductor Corporation Opto-electronic module form factor having adjustable optical plane height
US6985668B2 (en) * 2003-07-15 2006-01-10 National Semiconductor Corporation Multi-purpose optical light pipe
US7368810B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
JP3910598B2 (ja) * 2004-03-04 2007-04-25 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
TWI244185B (en) * 2004-06-30 2005-11-21 Advanced Semiconductor Eng Quad flat non leaded package
US7256482B2 (en) * 2004-08-12 2007-08-14 Texas Instruments Incorporated Integrated circuit chip packaging assembly
US7521788B2 (en) 2004-11-15 2009-04-21 Samsung Electronics Co., Ltd. Semiconductor module with conductive element between chip packages
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
US7098073B1 (en) 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
JP5025921B2 (ja) * 2005-06-28 2012-09-12 ラピスセミコンダクタ株式会社 半導体装置
KR100631959B1 (ko) * 2005-09-07 2006-10-04 주식회사 하이닉스반도체 적층형 반도체 패키지 및 그 제조방법
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8803299B2 (en) * 2006-02-27 2014-08-12 Stats Chippac Ltd. Stacked integrated circuit package system
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US7489026B2 (en) * 2006-10-31 2009-02-10 Freescale Semiconductor, Inc. Methods and apparatus for a Quad Flat No-Lead (QFN) package
US8847413B2 (en) * 2007-01-15 2014-09-30 Stats Chippac Ltd. Integrated circuit package system with leads having multiple sides exposed
TW200915530A (en) * 2007-09-21 2009-04-01 Advanced Semiconductor Eng Multi-chip QFN package structure
US8269324B2 (en) * 2008-07-11 2012-09-18 Stats Chippac Ltd. Integrated circuit package system with chip on lead
CN101651106B (zh) * 2008-08-15 2012-01-04 坤远科技股份有限公司 堆叠芯片封装结构的制造方法
KR100913171B1 (ko) * 2009-04-27 2009-08-20 주식회사 이너트론 스택 패키지의 제조방법
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8080867B2 (en) * 2009-10-29 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof
US9076776B1 (en) * 2009-11-19 2015-07-07 Altera Corporation Integrated circuit package with stand-off legs
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
TWI416637B (zh) 2010-10-15 2013-11-21 Chipmos Technologies Inc 晶片封裝結構及晶片封裝方法
CN102468187A (zh) * 2010-11-05 2012-05-23 南茂科技股份有限公司 芯片封装结构及芯片封装方法
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8643166B2 (en) * 2011-12-15 2014-02-04 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacturing thereof
US8951847B2 (en) * 2012-01-18 2015-02-10 Intersil Americas LLC Package leadframe for dual side assembly
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
JP6421478B2 (ja) * 2014-07-10 2018-11-14 大日本印刷株式会社 半導体装置用リードフレームおよび樹脂封止型半導体装置
KR101880102B1 (ko) * 2017-05-30 2018-07-20 제엠제코(주) 적층식 반도체 패키지
US10971434B2 (en) 2019-05-02 2021-04-06 Silanna Asia Pte Ltd Lead frame package having conductive surface with integral lead finger

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343366A (en) * 1992-06-24 1994-08-30 International Business Machines Corporation Packages for stacked integrated circuit chip cubes
US5327327A (en) * 1992-10-30 1994-07-05 Texas Instruments Incorporated Three dimensional assembly of integrated circuit chips
US5302849A (en) * 1993-03-01 1994-04-12 Motorola, Inc. Plastic and grid array semiconductor device and method for making the same
EP0658937A1 (en) * 1993-12-08 1995-06-21 Hughes Aircraft Company Vertical IC chip stack with discrete chip carriers formed from dielectric tape
US5514907A (en) * 1995-03-21 1996-05-07 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US5612570A (en) * 1995-04-13 1997-03-18 Dense-Pac Microsystems, Inc. Chip stack and method of making same
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR970077565A (ko) * 1996-05-31 1997-12-12 김광호 수직 적층형 패키지
KR0179925B1 (ko) * 1996-06-14 1999-03-20 문정환 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지
US5781413A (en) * 1996-09-30 1998-07-14 International Business Machines Corporation Method and apparatus for directing the input/output connection of integrated circuit chip cube configurations
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization

Also Published As

Publication number Publication date
US6075284A (en) 2000-06-13
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