JP5834108B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5834108B2
JP5834108B2 JP2014096674A JP2014096674A JP5834108B2 JP 5834108 B2 JP5834108 B2 JP 5834108B2 JP 2014096674 A JP2014096674 A JP 2014096674A JP 2014096674 A JP2014096674 A JP 2014096674A JP 5834108 B2 JP5834108 B2 JP 5834108B2
Authority
JP
Japan
Prior art keywords
memory
chip
wiring board
interposer
memory chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014096674A
Other languages
English (en)
Other versions
JP2014140086A (ja
Inventor
稔 篠原
稔 篠原
道昭 杉山
道昭 杉山
荒木　誠
誠 荒木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014096674A priority Critical patent/JP5834108B2/ja
Publication of JP2014140086A publication Critical patent/JP2014140086A/ja
Application granted granted Critical
Publication of JP5834108B2 publication Critical patent/JP5834108B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Semiconductor Memories (AREA)

Description

本発明は、半導体装置に関し、特に、配線基板上にメモリチップとコントローラチップとを積層したパッケージ構造を備えた半導体装置に適用して有効な技術に関するものである。
近年、半導体メモリの大容量化と装置寸法の小型化を図るため、配線基板上に複数のメモリチップを積層した各種半導体装置が開発されている。
特開２００６−３５１６６４号公報（特許文献１）は、配線基板上に複数のメモリチップとマイコンチップを積層したＳＩＰ(System In Package)を開示している。このＳＩＰは、配線基板の表面に複数のメモリチップとマイコンチップを積層し、マイコンチップに隣接してメモリチップの表面にシリコン基板からなるインタポーザチップを配置している。また、マイコンチップのパッドは、インタポーザチップおよびボンディングワイヤを介して配線基板のパッドに接続されている。
特開２００２−３３４４２号公報（特許文献２）、特開２００２−２１７３５６号公報（特許文献３）、および特開２００７−５９５４１号公報（特許文献４）は、一辺に複数のボンディングパッドが形成された半導体チップを配線基板上に積層した半導体装置を開示している。半導体チップのそれぞれは、ボンディングパッドが形成された一辺が互いに反対方向を向くように配置され、上記一辺と直交する方向に交互にずらした状態で積層されている。
特開２００６−８６１４９号公報（特許文献５）は、配線基板上に複数の半導体チップと再配線用素子（インターポーザ）とを積層して搭載したスタック型マルチチップパッケージ構造の半導体装置を開示している。再配線用素子は複数の半導体チップ間や配線基板と半導体チップ間を接続する配線を有しており、複数の半導体チップ間の相互接続や半導体チップのパットの再配置等は、再配線用素子により実施されている。
特開２００５−２４４１４３号公報（特許文献６）は、積層された複数の半導体チップ上にインターフェースチップが積層された半導体装置を開示している。複数の半導体チップの下には、Ｓｉインターポーザと樹脂インターポーザとが配置されている。Ｓｉインターポーザは、樹脂インターポーザと複数の半導体チップとの間に配置され、半導体チップの厚さよりも厚く、かつ樹脂インターポーザの線膨張係数よりも小さく、複数の半導体チップの線膨張係数以上の線膨張係数を有している。
特開２００７−６６９２２号公報（特許文献７）は、スタックド構造のパッケージを備えた半導体集積回路装置を開示している。この半導体集積回路装置は、プリント配線基板上に複数の半導体チップが積層されたスタックド構造を有しており、最下部に搭載された半導体チップには、インタフェース回路が設けられている。このインタフェース回路は、バッファ、および静電保護回路などからなり、複数の半導体チップに入出力される信号は、すべてこのインタフェース回路を介して入出力されるようになっている。
特開２００７−１２８９５３号公報（特許文献８）は、接続パッドを有する配線基板上に、それぞれ長辺片側パッド構造を有する第１および第２の半導体チップが積層されて実装された半導体装置を開示している。第２の半導体チップは、第１の半導体チップより小形でかつ細長形状を有している。第１および第２の半導体チップは、ボンディングワイヤを介して配線基板２接続パッドと電気的に接続されており、第２の半導体チップは、ワイヤボンディング時の超音波印加方向Ｘに対して長辺Ｌが平行となるように配置されている。
特開２００７−９６０７１号公報（特許文献９）は、大容量の不揮発性メモリチップを搭載することが可能な半導体メモリカードを開示している。この半導体メモリカードは、矩形の回路基板と、回路基板上に載置され、第１の辺のみに沿って複数の第１のボンディングパッドが形成されるとともに、この第１のボンディングパッドと第１の辺に近接して形成された複数の第１の基板端子とがワイヤボンディングされた矩形の不揮発性メモリチップと、第１の辺に隣接する不揮発性メモリチップの第２の辺の方向と長辺の方向とが略平行になるように不揮発性メモリチップ上に載置されている。また、長辺の方向に複数の第２のボンディングパッドが形成されるとともに、この第２のボンディングパッドと長辺に近接して回路基板上に形成された複数の第２の基板端子とがワイヤボンディングされた矩形のコントローラチップとを備えている。
特開２００４−６３５７９号公報（特許文献１０）は、互いに直交する２辺にボンディングパッドが形成された２枚の半導体チップを積層した半導体装置を開示している。第１の半導体チップの上に積層された第２の半導体チップは、第１の半導体チップの２辺のボンディングパッドが露出するよう、ＸおよびＹ方向にずらした状態で積層されている。
特開２００５−３３９４９６号公報（特許文献１１）は、配線基板の主面上に複数枚のフラッシュメモリチップを積層して実装し、最上層のフラッシュメモリチップの上にコントローラチップと、セキュリティーコントローラとしてのＩＣカードマイコンチップとを実装したマルチファンクションメモリカードを開示している。複数枚のフラッシュメモリチップのそれぞれは、一方の短辺にボンディングパッドが形成されており、このボンディングパッドが露出するよう、長辺方向に所定の距離だけずらして積層されている。
特開２００６−３５１６６４号公報 特開２００２−３３４４２号公報 特開２００２−２１７３５６号公報 特開２００７−５９５４１号公報 特開２００６−８６１４９号公報 特開２００５−２４４１４３号公報 特開２００７−６６９２２号公報 特開２００７−１２８９５３号公報 特開２００７−９６０７１号公報 特開２００４−６３５７９号公報 特開２００５−３３９４９６号公報
メモリカードは、携帯電話、デジタルカメラ、デジタルオーディオプレーヤなど、各種ポータブル電子機器の記録媒体として利用されている。
メモリカードの一般的構成は、前記特許文献１１のように、配線基板の主面上に複数枚のフラッシュメモリチップを積層して実装し、最上層のフラッシュメモリチップの上にコントローラチップを実装したものである。複数枚のフラッシュメモリチップのそれぞれは、チップの一辺に形成されたボンディングパッドが露出するよう、この一辺と直交する方向に所定の距離だけずらして積層されている。
近年、携帯電話を始めとする各種ポータブル電子機器の記録媒体に要求される記憶容量の増加に伴い、メモリカードに搭載されるフラッシュメモリチップの積層枚数が増加すると共に、フラッシュメモリチップのサイズが大型化している。その一方で、各種ポータブル電子機器は、小型・薄型化が進んでいることから、メモリカードの小型・薄型化も要求されている。
このため、フラッシュメモリチップのサイズがメモリカードの配線基板のサイズに近づいていることから、配線基板上に複数枚のフラッシュメモリチップを実装する場合、前記特許文献１１のように、フラッシュメモリチップを一方向にずらして積層する方法では、フラッシュメモリチップをメモリカードに収容することができなくなる。
また、メモリカードは、積層したフラッシュメモリチップの最上層にフラッシュメモリを制御するコントローラチップを搭載し、配線基板に形成した配線とＡｕワイヤとを介してフラッシュメモリチップとコントローラチップとを電気的に接続している。ところが、フラッシュメモリチップのサイズがメモリカードの配線基板のサイズに近づくと、配線基板の表面にメモリチップ接続用ボンディングパッドとコントローラチップ接続用ボンディングパッドを配置するスペースがなくなってくる。
本発明の目的は、配線基板上にメモリチップとコントローラチップとを積層したパッケージ構造を備えた半導体装置において、配線基板上に積層して実装するメモリチップの数を増やすことのできる技術を提供することにある。
本発明の他の目的は、配線基板上にメモリチップとコントローラチップとを積層したパッケージ構造を備えた半導体装置において、メモリチップとコントローラチップを接続する配線の自由度を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）主面および裏面を有し、前記裏面に外部接続端子が形成された配線基板と、前記配線基板の前記主面上に実装されたメモリチップと、前記メモリチップ上に実装された前記メモリチップを制御するコントローラチップと、前記メモリチップ上に実装され、前記コントローラチップに電気的に接続されたインターポーザとを有する半導体装置であって、
前記メモリチップの第１の辺には第１端子が形成されており、前記インターポーザは、前記メモリチップの前記第１の辺と前記コントローラチップの間に配置されており、前記インターポーザの第１の辺には第２端子が形成され、前記第１の辺と直交する第２の辺には第３端子が形成されて、前記第１の辺と対向する第３の辺には第４端子が形成されており、前記インターポーザの第１の辺に形成された前記第２端子は、前記メモリチップの第１の辺に形成された前記第１端子に電気的に接続されており、前記インターポーザの第２の辺に形成された前記第３端子は、前記配線基板の前記主面上の一辺に設けられた第５端子を介して前記外部接続端子に電気的に接続されており、前記インターポーザの第３の辺に形成された前記第４端子は、前記コントローラチップと電気的に接続されているものである。
（２）主面および裏面を有し、前記裏面に外部接続端子が形成された配線基板と、前記配線基板の前記主面上に実装されたメモリチップと、前記メモリチップ上に実装されたコントローラチップとを有する半導体装置であって、
前記メモリチップの第１の辺には第１端子が形成されており、前記コントローラチップの第１の辺には第２端子が形成され、前記第１の辺と直交する第２の辺には第３端子が形成されており、前記コントローラチップの第１の辺に形成された前記第２端子は、前記メモリチップの第１の辺に形成された前記第１端子に電気的に接続されており、前記コントローラチップの第２の辺に形成された前記第３端子は、前記メモリチップの第１の辺と直交する第２の辺側に設けられた前記配線基板の前記主面上の第４端子を介して前記外部接続端子に電気的に接続され、前記配線基板の前記主面上には、複数枚の前記メモリチップが積層された状態で実装され、前記複数枚のメモリチップは、それぞれの前記第１の辺に設けられた第１端子が露出するように、前記第１の辺と直交する方向にずらして積層され、前記複数枚のメモリチップのうち、最下層のメモリチップと、その他のメモリチップは、前記第１端子が形成された前記第１の辺が互いに反対方向を向くように、前記配線基板の前記主面内において１８０度ずれた状態で積層されており、前記最下層のメモリチップの前記第１端子は、前記第４端子に接続された前記配線基板の配線を介して、前記コントローラチップに電気的に接続され、前記その他のメモリチップの前記第１端子は、前記コントローラチップの前記第２端子に電気的に接続されているものである。
（３）配線基板の主面上に複数枚のメモリチップが積層された状態で実装された半導体装置であって、
前記複数枚のメモリチップのそれぞれの第１の辺に第１端子が形成され、前記複数枚のメモリチップは、それぞれの前記第１の辺の第１端子が露出するように、前記第１の辺と直交する方向にずらして積層され、前記複数枚のメモリチップの内の最下層のメモリチップの第１の辺は前記配線基板の第１の辺と並ぶように配置され、前記複数枚のメモリチップの枚数をｎ枚（ｎは４以上）としたときに、同一方向に連続してずらしたメモリチップの枚数は、（ｎ／２）枚以下で、かつ２枚以上であり、前記複数枚のメモリチップの内の最上層のメモリチップを除き、同一方向に連続してずらした複数枚のメモリチップグループの内、最上層のメモリチップは、グループ内の他のメモリチップと前記第１の辺が１８０度ずれた状態で積層されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
配線基板上にメモリチップとコントローラチップとを積層したパッケージ構造を備えた半導体装置において、配線基板上に積層して実装するメモリチップの数を増やすことができる。
配線基板上にメモリチップとコントローラチップとを積層したパッケージ構造を備えた半導体装置において、メモリチップとコントローラチップを接続する配線の自由度を向上させることができる。
本発明の一実施の形態であるメモリカードの内部構造を示す概略平面図である。 本発明の一実施の形態であるメモリカードの裏面の外観を示す平面図である。 図１のＡ−Ａ線断面図である。 （ａ）、（ｂ）は、メモリチップの積層方法を変えたメモリカードの断面図である。 本発明の一実施の形態であるメモリカードにおいて、コントローラチップ、インターポーザ、メモリチップ、配線基板の接続関係を示す概略平面図である。 本発明の一実施の形態であるメモリカードにおいて、コントローラチップ、インターポーザ、メモリチップ、配線基板の接続関係を示すブロック図である。 インターポーザを図示しないで、各チップ間の接続関係を示すブロック図である。 （ａ）は、インターポーザのチップセレクト用パッドと、メモリチップのチップセレクト用パッドとの接続部を拡大した平面図、（ｂ）は、コントローラチップのメモリ固有制御パッドとメモリチップのチップセレクト用パッドとの接続部を拡大した平面図である。 メモリチップの積層方法の別例を示す断面図である。 メモリチップの積層方法の別例を示す断面図である。 メモリチップの積層方法の別例を示す断面図である。 本発明の他の実施の形態であるメモリカードの断面図である。 比較例の積層方法を示す概略図である。 本発明の他の実施の形態であるメモリカードの内部構造を示す概略平面図である。 （ａ）は、本発明の他の実施の形態であるメモリカードの外観（表面側）を示す平面図、（ｂ）は、このメモリカードの側面図、（ｃ）は、このメモリカードの外観（裏面側）を示す平面図である。 図１５に示したメモリカードの配線基板を示す平面図である。 図１５に示したメモリカードの配線基板を示す断面図である。 図１５に示したメモリカードの配線基板、メモリチップ、コントローラチップおよびインターポーザの接続関係を模式的に示す回路図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す平面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す断面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す平面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す断面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す平面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す断面図である。 インターポーザの作製に用いるマップ基板の平面図である。 図２５に示したマップ基板からインターポーザを作製する方法を示す平面図である。 図２５に示したマップ基板からインターポーザを作製する方法を示す平面図である。 図２５に示したマップ基板から得られたインターポーザを使ってメモリカードを組み立てる方法を示す平面図である。 図２５に示したマップ基板から得られたインターポーザを使ってメモリカードを組み立てる方法を示す平面図である。 図２５に示したマップ基板から得られたインターポーザを使ってメモリカードを組み立てる方法を示す平面図である。 図２５に示したマップ基板から得られたインターポーザを使ってメモリカードを組み立てる方法の別例を示す平面図である。 図２５に示したマップ基板から得られたインターポーザを使ってメモリカードを組み立てる方法の別例を示す平面図である。 図２５に示したマップ基板から得られたインターポーザを使ってメモリカードを組み立てる方法の別例を示す平面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す平面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す平面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す平面図である。 図３６に示したメモリカードの配線基板を示す断面図である。 図３６に示したメモリカードの配線基板、メモリチップ、コントローラチップおよびインターポーザの接続関係を模式的に示す回路図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す平面図である。 本発明の他の実施の形態であるメモリカードの配線基板を示す平面図である。 本発明の他の実施の形態であるボールグリッドアレイ構造のシステムインパッケージを示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態は、携帯電話用記録媒体として利用されるメモリカードに適用したものである。
＜積層構造の概要＞
図１は、本実施の形態のメモリカードの内部構造を示す概略平面図、図２は、このメモリカードの裏面の外観を示す平面図、図３は、図１のＡ−Ａ線断面図である。
本実施の形態のメモリカード１Ａは、携帯電話機のカードスロットに装着して使用されるものであり、その外形寸法は、例えば長辺×短辺が１５ｍｍ×１２．５ｍｍ、厚さは１．２ｍｍである。このメモリカード１Ａは、ガラスエポキシ樹脂を主体として構成された配線基板２と、その主面（表面）上に積層された４枚のメモリチップＭ１、Ｍ２、Ｍ３、Ｍ４と、最上層のメモリチップＭ４の表面上に実装されたコントローラチップ３およびインターポーザ４とを備えている。ここで、メモリチップＭ１、Ｍ２、Ｍ３、Ｍ４は、ほぼ同一形状、同一サイズである。
配線基板２およびメモリチップＭ１〜Ｍ４は、接着剤などにより互いに固定されている。また、コントローラチップ３およびインターポーザ４は、接着剤などによりそれぞれメモリチップＭ４の表面に固定されている。
配線基板２の表面側は、上記メモリチップＭ１〜Ｍ４、コントローラチップ３およびインターポーザ４を封止するモールド樹脂５により被覆されている。モールド樹脂５は、例えば石英フィラーが入った熱硬化性エポキシ樹脂などで構成されている。図示はしていないが、メモリカード１Ａの表面に相当するモールド樹脂５の表面には、製品名、製造メーカ、記憶容量などを記載した絶縁性のラベルが貼付されている。また、このようなラベルに代えて、モールド樹脂５の表面に上記の内容を直接印刷することもできる。
図３に示すように、モールド樹脂５の一側面（図の右端部）、すなわちメモリカード１Ａを携帯電話機のカードスロットに差し込む時に先端部（図の右端部）となる一辺（矢印で示す箇所）には、先端部の厚さが他の部分よりも薄くなるようなテーパ加工が施されている。先端部をこのような形状にすることより、メモリカード１Ａをカードスロットに挿入する際に挿入角度が上下方向に多少ずれても、スムーズな挿入が可能となる。一方、メモリカード１Ａを携帯電話機のカードスロットに差し込む時に後端部（図の左端部）となる一辺（短辺）の近傍のモールド樹脂５には、凹溝５Ａが設けられている。この凹溝５Ａは、メモリカード１Ａを携帯電話機のカードスロットに差し込む時に、メモリカード１Ａの先端部と後端部が逆向きになるのを防ぐガイド溝である。また、この凹溝５Ａを設けることにより、メモリカード１Ａをカードスロットから容易に抜き取ることができる。
メモリチップＭ１〜Ｍ４のそれぞれは、０．０９ｍｍ程度の厚さを有する長方形のシリコンチップからなり、その主面（表面）には、ここでは８ギガビットの記憶容量を有する、電気的に消去および書き込み可能な不揮発性メモリ（フラッシュメモリ）が形成されている。従って、４枚のメモリチップＭ１〜Ｍ４を搭載した本実施の形態のメモリカード１Ａは、８ギガビット×４＝３２ギガビット（４ギガバイト）の記憶容量を有している。フラッシュメモリとしては、例えばＮＡＮＤ型フラッシュメモリが用いられるが、ＡＧ−ＡＮＤ（Assist Gate−ＡＮＤ）型フラッシュメモリやＮＯＲ型フラッシュメモリなどでもよい。メモリチップＭ１〜Ｍ４のそれぞれの表面の一辺（短辺）近傍には、複数のパッド（端子）６がこの短辺方向に集中して形成されている。なお、図面の簡単化のため、図１には、パッド６の一部のみが示されている。
メモリチップＭ１〜Ｍ４のそれぞれは、その長辺が配線基板２の長辺と同じ方向を向くように、配線基板２の表面上に積層されている。配線基板２は、その長辺がメモリカード１Ａの長辺と同じ方向を向くように配置されている。
＜コントローラチップ＞
コントローラチップ３は、メモリチップＭ１〜Ｍ４よりも面積が小さい長方形のシリコンチップからなる。コントローラチップ３の厚さは、０．１ｍｍ程度である。コントローラチップ３の主面（表面）には、メモリチップＭ１〜Ｍ４と外部との間でデータのやり取りを行なうインタフェース回路が形成されており、外部からの指示に従った制御態様で外部インタフェース動作とメモリチップＭ１〜Ｍ４に対するメモリインタフェース動作を制御する。コントローラチップ３の表面の一辺（長辺）近傍には、複数のパッド（端子）７の列が形成されている。
コントローラチップ３に形成されたインタフェース回路は、複数のインタフェース制御態様を有し、外部からの指示に従った制御態様で外部インタフェース動作とメモリチップＭ１〜Ｍ４に対するメモリインタフェース動作を制御する。メモリカードインタフェース態様は、各種単体メモリカードのインタフェース仕様に準拠している。例えば、インタフェースコントローラは、それらメモリカードのインタフェース仕様をサポートするメモリカードコントローラの機能をプログラム制御によって実現している。また、ネットワークを介したダウンロードなどによってインタフェースコントローラに制御プログラム、すなわちファームウエアを追加することにより、所定のメモリカードインタフェース仕様を後からサポートすることも可能である。さらに、ネットワーク経由で取得したライセンス情報などによって所定の制御プログラムの実行を禁止すれば、所定のメモリカードインタフェース仕様を後から使用不能にしたりすることも可能である。
＜インターポーザ＞
インターポーザ４は、その長辺がメモリチップＭ１〜Ｍ４の短辺よりも僅かに短い長方形の樹脂基板であり、その厚さは０．１３ｍｍ程度である。インターポーザ４は、その長辺を配線基板２の短辺と同じ方向に向けてコントローラチップ３の近傍に実装されている。インターポーザ４は、コントローラチップ３をメモリチップＭ１〜Ｍ４および配線基板２に接続する際の中継基板として用いられ、その表面の３辺近傍には、複数のパッド（端子）８が一列ずつ形成されている。
ここでは、対向する２辺の長辺の一辺にコントローラチップ接続用のパッド、他方の辺にメモリチップ接続用のパッドを配置している。また、１つの短辺に配線基板に接続用のパッドを配置している。
インターポーザ４には、複数層の配線が形成されている。ここでは表面と裏面に配線が形成された樹脂基板で構成されている。なお、インターポーザ４は樹脂基板であると述べたが、例えば配線を形成したシリコンチップなどにより構成することもできる。また、配線基板、メモリチップ、コントローラチップとの接続が複雑にならない場合は、複数層ではなく、単層の配線で形成してもよい。
図１に示すように、インターポーザ４とコントローラチップ３は、Ａｕワイヤ１０によって電気的に接続されている。また、インターポーザ４とメモリチップＭ２、Ｍ３、Ｍ４およびメモリチップＭ２〜Ｍ４同士は、それぞれＡｕワイヤ１１によって電気的に接続されている。さらに、インターポーザ４と配線基板２は、Ａｕワイヤ１２によって電気的に接続されている。このＡｕワイヤ１２の一端が接続される配線基板２側のパッド（端子）９は、配線基板２の一方の長辺に沿って形成されている。
コントローラチップ３と、メモリチップＭ２〜Ｍ４および配線基板２との間にインターポーザ４を設けたので、インターポーザ４のパッド８や配線のレイアウトを変更することにより、インターポーザ４に入出力される信号の順番を入れ替えたり、パッドピッチを変換したりすることができる。このため、コントローラチップ３と、メモリチップＭ〜Ｍ４および配線基板２とを直接接続する場合に比べて配線設計の自由度が向上する。特に、ワイヤの配線自由度を増すことができる。
また、本実施の形態では、インターポーザ４の長辺をコントローラチップ３の長辺に比べ、メモリチップＭ１〜Ｍ４の短辺の長さに近いものにしている。このため、メモリチップＭ１〜Ｍ４のパッド６とインターポーザ４のパッド８との接続が、インターポーザ４内の配線を調整することで、斜め配線を少なくでき、短くできる。
また、インターポーザ４の長辺がメモリチップＭ１〜Ｍ４の短辺の長さに近づくことで、コントローラチップ３のサイズに合わせるものに比べ、インターポーザ４の短辺に設けられたパッド８と配線基板２上のパッド９との距離を短くできる。よって、パッド間のワイヤ長を短くできる。特に、本構造では段差が厳しい場所なので、ワイヤ長を短くできることは、ワイヤ接続を安定化できる効果が大きい。
さらに、メモリチップＭ１〜Ｍ４の外形寸法やパッド６のレイアウトは、半導体メーカによって異なっているが、異なる半導体メーカのメモリチップＭ１〜Ｍ４を実装する場合でも、インターポーザ４の仕様を変更することにより、コントローラチップ３の仕様を変更せずに済むので、コントローラチップ３の汎用性が向上する。
＜配線基板＞
配線基板２は、０．２ｍｍ程度の厚さを有する長方形の樹脂基板であり、図１〜図３には示さないが、表面配線２０、裏面配線２１およびそれらを接続するビアホール２２を備えている。配線基板２の主面（表面）には、メモリチップＭ１〜Ｍ４以外にも、必要に応じてチップコンデンサなどの小型受動素子（図示せず）が実装される。
配線基板２の裏面は、モールド樹脂５で覆われておらず、メモリカード１Ａの裏面側に露出している。図２に示すように、配線基板２の裏面には、複数の外部接続端子２３が形成されている。外部接続端子２３は、電源端子（Ｖｃｃ）、接地端子（Ｖｓｓ）およびデータ入出力端子からなり、後述するように、配線基板２の裏面配線２１、ビアホール２２および表面配線２０などを介してコントローラチップ３に接続されている。
外部接続端子２３は、メモリカード１Ａを携帯電話機のカードスロットに差し込む時に先端部となる一辺（短辺）の近傍に形成され、この短辺方向に配置されている。従って、メモリカード１Ａを携帯電話機のカードスロットに装着すると、カードスロットに内蔵されたコネクタの端子と外部接続端子２３とが接触し、メモリカード１Ａと携帯電話機との間で信号のやり取りや電源の供給が行われる。なお、本実施の形態のメモリカードは、単一電源（例えば３．３Ｖ）で動作する仕様になっているが、複数の電源（例えば１．８Ｖと３．３Ｖ）で動作させることもできる。この場合は、最上層のメモリチップＭ４の表面上に別途電源制御用チップが実装される。
＜積層断面構造＞
前述したように、メモリチップＭ１〜Ｍ４のそれぞれは、その長辺を配線基板２の長辺と同じ方向に向けた状態で配線基板２の表面上に積層されている。図３に示すように、最下層のメモリチップＭ１は、パッド６が形成されている側の短辺がメモリカード１Ａの後端部（メモリカード１Ａを携帯電話機のカードスロットに差し込む時の後端部）に位置するように配置されている。メモリカード１Ａの後端部に位置する配線基板２の一辺（短辺）近傍には複数のパッド９が形成されており、これらのパッド９とメモリチップＭ１のパッド６とは、Ａｕワイヤ１３によって電気的に接続されている。すなわち、最下層のメモリチップＭ１は、配線基板２のパッド９と重ならないように、メモリカード１Ａの先端部方向に所定距離ずらした状態で配線基板２上に実装されている。
一方、メモリチップＭ１上に積層された３枚のメモリチップＭ２〜Ｍ４は、メモリチップＭ１とは逆に、パッド６が形成されている側の短辺がメモリカード１Ａの先端部に位置するように配置されている。そして、メモリチップＭ２は、下層のメモリチップＭ１のパッド６が露出するように、メモリカード１Ａの先端部方向に所定距離ずらした状態でメモリチップＭ１上に実装されている。同様に、メモリチップＭ３、Ｍ４は、メモリチップＭ２のパッド６およびメモリチップＭ３のパッド６がそれぞれ露出するように、メモリカード１Ａの後端部方向に所定距離ずつずらした状態で積層されている。
メモリチップＭ１〜Ｍ４を上記のように積層した場合、メモリチップＭ１、Ｍ２、Ｍ３のそれぞれの一端（メモリカード１Ａの先端部側の一端）は、配線基板２の端部よりも外側にはみ出すことになる。しかし、前述したように、メモリカード１Ａの先端部側は、モールド樹脂５にテーパ加工が施され、モールド樹脂５の厚さ方向の中央部が上部および下部よりも横方向に張り出しているので、メモリチップＭ１、Ｍ２、Ｍ３のそれぞれの端部が配線基板２の端部からはみ出しても、モールド樹脂５の外部に露出することはない。
図４（ａ）、（ｂ）は、４枚のメモリチップＭ１〜Ｍ４を上記とは異なる方法で積層し、メモリカード１Ａのモールド樹脂５と同一寸法のモールド樹脂５で封止したメモリカードの断面を示している。
図４（ａ）は、メモリチップＭ１、Ｍ３とメモリチップＭ２、Ｍ４とを互いに逆向きに配置し、メモリチップＭ１〜Ｍ４を配線基板２の長辺方向に交互にずらして積層した例である。この場合、配線基板２Ａには、メモリカード１Ａの先端部側と後端部側にそれぞれパッド９を設ける必要があるので、本実施の形態の配線基板２に比べて長辺方向の寸法が長くなり、モールド樹脂５の外側に露出してしまう。
図４（ｂ）は、４枚のメモリチップＭ１〜Ｍ４を同一の向きに配置し、メモリチップＭ２〜Ｍ４のそれぞれのパッド６が露出するように、メモリカードの後端部方向に所定距離ずらして積層した例である。この場合、配線基板２Ｂは、本実施の形態の配線基板２と同一寸法でよいが、最下層のメモリチップＭ１の一端（メモリカードの先端部側）から最上層のメモリチップＭ４の他端（メモリカードの後端部側）までの距離が長くなるので、メモリチップＭ１〜Ｍ４がモールド樹脂５の外側に露出してしまう。
これに対し、本実施の形態では、最下層のメモリチップＭ１が配線基板２の一方の短辺側に設けられたパッド９と接続され、最下層より上のメモリチップＭ２〜Ｍ４は、配線基板２の短辺側のパッド９とは接続されていない構造となっている。すなわち、最下層より上のメモリチップＭ２〜Ｍ４は、配線基板２の一方の長辺側に設けられたパッド９と、メモリチップＭ４上に設けられたインターポーザ４とを介して接続されている。これにより、配線基板２の２つの短辺にパッド９を設けた場合に比べ、一辺分のパッド面積の削減が可能となる。また、配線基板２の一辺の長辺側にパッド９を設けることで、最下層より上のメモリチップＭ２〜Ｍ４との接続が可能となる。
また、配線基板２の一方の短辺側と一辺の長辺側とにパッド９を設けることで、短辺側の２辺にパッドを設けた場合に比べ、短辺と長辺とに同程度の寸法余裕を持って、配線基板２とメモリチップＭ１〜Ｍ４のサイズを近づけることが可能となる。
また、本実施の形態では、最下層のメモリチップＭ１のパッド６が配線基板２の一方の短辺側に配置されるようにし、最下層以外のメモリチップＭ２〜Ｍ４のパッド６が配線基板２の他方の短辺側になるように積層している。また、配線基板２から見た場合、下から第１層目と第２層目のメモリチップＭ１、Ｍ２を図３の右方向に順次ずらし、第３層目と第４層目のメモリチップＭ３、Ｍ４を反対側（図３の左方向）へずらしている。４枚のメモリチップＭ１〜Ｍ４をこのように積層することにより、４枚のメモリチップＭ１〜Ｍ４の積層構造の長辺方向の長さを小さくできる。これにより、メモリチップＭ１〜Ｍ４に形成されたフラッシュメモリの容量増加に伴ってチップサイズが増加した場合でも、４枚のメモリチップＭ１〜Ｍ４を積層してメモリカード１Ａに収容することが可能となるので、メモリカード１Ａの大容量化を推進することができる。
また、本実施の形態では、図３に示すように、メモリカード１Ａの側面の外形が左右対称でない。すなわち、図３の右側側面にテーパ部を有し、このテーパ部に上層のメモリチップＭ２が延在している。一方、図３の左側側面（テーパがない部分）には、右側のようには延在していない。このように、テーパ部にメモリチップＭ２が配置できることにより、積層する際のずらしによる長さ拡大の影響を吸収することができる。
＜インターポーザとの接続関係＞
図５は、コントローラチップ３、インターポーザ４、メモリチップＭ１〜Ｍ４、配線基板２の接続関係を図１よりもさらに詳細に示した概略平面図である。
図６は、コントローラチップ３、インターポーザ４、メモリチップＭ１〜Ｍ４、配線基板２の接続関係を示すブロック図である。なお、図面の簡単化のため、パッド（６〜９）およびそれに接続される信号配線は、それらの一部のみが示されている。電源用の外部接続端子２３Ｖは、簡略化のため、ＶｃｃとＶｓｓのうちの一方のみを図示しているが、実際には、ＶｃｃとＶｓｓの２つが設けられている。なお、図に示された「メモリ共通」とは、各メモリチップにそれぞれ共通に与えられることを意味しており、「メモリ固有」とは、複数のメモリチップのいずれかに与えられることを意味している。
図７は、インターポーザ４を図示しないで、各チップ間の接続関係を示したものである。ＶｃｃとＧＮＤ（Ｖｓｓ）は、コントローラチップ３およびメモリチップＭ１〜Ｍ４に共通に与えられている。コントローラチップ３との間でコマンド信号やアドレス信号やデータ信号用に用いられるＩ／Ｏｂは、各メモリチップＭ１〜Ｍ４とコントローラチップ３とに接続されている。また、コントローラチップ３からのＳｅｌｅｃｔ信号（１〜４）によって、メモリチップＭ１〜Ｍ４の何れかが選択される。ここで、前記の「メモリ共通」に対応するのが、Ｉ／Ｏｂであり、「メモリ固有」に対応するのがＳｅｌｅｃｔである。
次に、図５を用いて上記の接続関係を説明する。メモリチップＭ１〜Ｍ４およびコントローラチップ３には、インターポーザ４を介して電源（Ｖｃｃ、Ｖｓｓ）が供給されている。すなわち、インターポーザ４の表面配線１５ａ１により、コントローラチップ３の電源パッド７ａ１とメモリチップＭ２〜Ｍ４の電源パッド６ａ１とが接続されている。
表面配線１５ａ１は、ビアホール１７を介して裏面配線１６ａ１および表面配線１５ａ２に接続され、さらにＡｕワイヤ１２などを介して配線基板２の表面配線２０ａに接続されている。表面配線２０ａは、メモリチップＭ１の電源パッド９ａ１に接続され、さらに、図２に示す配線基板２の裏面の外部接続端子２３（電源端子）に接続されている。
メモリチップＭ１〜Ｍ４のそれぞれは、コマンド信号、アドレス信号およびデータ信号に用いられるメモリ共通信号用パッド６ａ２およびチップ選択信号に用いられるチップセレクト用パッド（メモリ固有信号用パッド）６ｂを備えている。インターポーザ４の一方の長辺の近傍には、メモリ共通信号用パッド８ａ２およびチップセレクト用パッド（メモリ固有信号用パッド）８ｂが配置されている。
４枚のメモリチップＭ１〜Ｍ４のうち、最下層のメモリチップＭ１を除くメモリチップＭ２〜Ｍ４のそれぞれのメモリ共通信号用パッド６ａ２は、Ａｕワイヤ１１を介して互いに接続され、インターポーザ４のメモリ共通信号用パッド８ａ２を介して、コントローラチップ３のメモリ共通制御パッド７ａ２に接続されている。また、メモリチップＭ２〜Ｍ４のそれぞれのチップセレクト用パッド６ｂは、Ａｕワイヤ１１およびインターポーザ４のチップセレクト用パッド８ｂを介して、コントローラチップ３のメモリ固有制御パッド７ｂに接続されている。
一方、メモリチップＭ１のメモリ共通信号用パッド６ａは、Ａｕワイヤ１２、１３、配線基板２のメモリ共通信号用パッド９ａ２、および配線基板２の長辺に沿って形成された表面配線２０を介してインターポーザ４のメモリ共通信号用パッド８ａ３に接続されている。このメモリ共通信号用パッド８ａ３は、インターポーザ４の一方の短辺の近傍に配置され、表面配線１５、ビアホール１７および裏面配線１６を介して、メモリ共通信号用パッド８ａ２およびコントローラチップ３のメモリ共通制御パッド７ａに接続されている。
また、メモリチップＭ１のチップセレクト用パッド６ｂは、Ａｕワイヤ１２、１３、配線基板２のチップセレクト用パッド（メモリ固有信号用パッド）９ｂ、および配線基板２の長辺に沿って形成された表面配線２０を介してインターポーザ４のチップセレクト用パッド８ｂに接続されている。このチップセレクト用パッド８ｂは、インターポーザ４の一方の短辺近傍に配置され、表面配線１５を介してコントローラチップ３のメモリ固有制御パッド７ｂに接続されている。
インターポーザ４の一方の短辺の近傍には、上記メモリチップＭ１に接続されたメモリ共通信号用パッド８ａ３およびチップセレクト用パッド８ｂと共に、外部入出力用パッド８ｃが形成されている。また、コントローラチップ３の外部入出力用パッド７ｃは、インターポーザ４の外部入出力用パッド８ｃ、配線基板２の表面配線２０、ビアホール２２および裏面配線２１を介して外部接続端子２３に接続されている。
このように、本実施の形態では、インターポーザ４の長辺の一辺を積層された第２層以上のメモリチップＭ２〜Ｍ４との接続に使用し、インターポーザ４の長辺の他辺をコントローラチップ３との接続に使用している。さらに、インターポーザ４の短辺の一辺を配線基板との接続に用いている。より詳細に述べれば、第１層のメモリチップＭ１とコントローラチップ３との接続、コントローラチップ３やメモリチップＭ２〜Ｍ４の電源接続、配線基板２の裏面の外部接続端子２３との接続にインターポーザの短辺の一辺が用いられている。
このように、インターポーザ４の各辺をそれぞれの接続相手に分けて用いることで、インターポーザ４を有効に使用している。また、配線基板２との接続に用いられるパッドが配列されたインターポーザ４の辺（ここでは短辺）を、パッドが設けられた他の辺よりも、対応するメモリチップの辺に近づけるように構成している。これにより、段差の大きいインターポーザ４と配線基板２とを接続するワイヤ長を短くすることができるので、接続の安定性を図ることができる。
＜インターポーザとチップセレクト＞
図８（ａ）は、インターポーザ４のチップセレクト用パッド８ｂと、メモリチップＭ２〜Ｍ４のそれぞれのチップセレクト用パッド６ｂとの接続部を拡大した平面図である。前述したように、コントローラチップ３とメモリチップＭ〜Ｍ４との間にインターポーザ４を設けた場合は、インターポーザ４のパッド８のピッチやレイアウトを適宜変更することができる。
従って、例えば図８（ａ）に示すように、メモリチップＭ４に接続されるチップセレクト用パッド８ｂを真ん中に配置し、メモリチップＭ２、Ｍ３に接続されるチップセレクト用パッド８ｂをその両側に配置すれば、Ａｕワイヤ１１同士のピッチが広くなるので、それらの短絡を抑制することができる。
他方、図８（ｂ）に示すように、コントローラチップ３のメモリ固有制御パッド７ｂとメモリチップＭ２〜Ｍ４のそれぞれのチップセレクト用パッド６ｂとを直接接続する場合は、メモリ固有制御パッド７ｂ同士のピッチが狭く、かつそれらのレイアウトを変更することもできないので、Ａｕワイヤ１１同士のピッチが狭くなり、それらの短絡が生じ易くなる。このように、コントローラチップ３とメモリチップＭ２〜Ｍ４との間にインターポーザ４を設けることは、Ａｕワイヤ１１同士の短絡防止にも効果がある。
（実施の形態２）
＜メモリチップの積層方法＞
この実施の形態では、実施の形態１と異なる４枚のメモリチップの積層方法を示す。
メモリチップＭ１〜Ｍ４を図９、図１０または図１１に示すように配置して積層した場合でも、４枚のメモリチップＭ１〜Ｍ４の長辺方向の長さを小さくすることができる。
＜図９の積層構造＞
図９に示す積層方法の場合、メモリチップＭ１、Ｍ３は、パッド６が形成されている側の短辺がメモリカード１Ａの後端部に位置するように配置され、メモリチップＭ２、Ｍ４は、パッド６が形成されている側の短辺がメモリカード１Ａの先端部に位置するように配置されている。
また、配線基板２に対し、メモリチップＭ１、Ｍ２は、図の右側に積層されている。メモリチップＭ３は、配線基板２とほぼ重なるように、メモリチップＭ１、Ｍ２よりも図の左側に積層されており、メモリチップＭ４は、メモリチップＭ３に対し、図の右側に積層されている。
メモリチップＭ１は、配線基板２とワイヤ１３を介して接続されている。メモリチップＭ２、Ｍ４は、インターポーザ４と図の右側で接続されており、メモリチップＭ３は、インターポーザ４と図の左側で接続されている。インターポーザ４は、配線基板２の長辺側でワイヤ１２を介して接続されている。
この場合は、メモリチップＭ１、Ｍ３とインターポーザ４を接続するＡｕワイヤ１１の長さ、およびメモリチップＭ２、Ｍ４とインターポーザ４を接続するＡｕワイヤ１１の長さをそれぞれ短くするために、メモリチップＭ１〜Ｍ４の長辺方向に沿ったインターポーザ４の長さを実施の形態１に比べて長くしている。
また、この場合は、インターポーザ４の面積が大きくなるので、コントローラチップ３は、インターポーザ４の表面に実装される。この積層構造では、ワイヤ１１を図の左右両側に分散することができる。
＜図１０の積層構造＞
図１０では、メモリチップＭ１と配線基板２とがほぼ重なるように配置されている。メモリチップＭ２は、メモリチップＭ１を介してインターポーザ４に接続されており、メモリチップＭ３、Ｍ４は、メモリチップＭ１、Ｍ２とは反対側の辺でインターポーザ４と接続されている。その他、図９の積層構造と同様な部分は説明を省略する。
この積層構造では、メモリチップＭ１と配線基板２とが直接接続されないので、配線基板２の短辺側にメモリチップＭ１と直接接続されるパッドを設けなくても済むようになる。
＜図１１の積層構造＞
図１１では、メモリチップＭ１、Ｍ２が図の左側で配線基板２と接続され、メモリチップＭ３、Ｍ４が図の右側でインターポーザ４と接続されている。
この積層構造では、２枚のメモリチップＭ１、Ｍ２が配線基板２と直接接続されるのでインターポーザ４と３枚以上のメモリチップとが接続する構造に比べて、インターポーザ４の接続が複雑にならない。
本実施の形態の積層方法および図９〜図１１に示した積層方法の共通点は、メモリチップＭ２〜Ｍ４のうちの２枚または３枚を最下層のメモリチップＭ１の長辺方向に所定距離ずらした状態で積層すること、および一部のメモリチップＭ３、Ｍ４がインターポーザ４を介して配線基板２と接続されている点にある。また、図９、１０の共通点は、図の左右両側からインターポーザ４に接続されている点にある。
（実施の形態３）
図１２は、本実施の形態のメモリカードを示す断面図である。このメモリカード１Ｂは、配線基板２の表面上に８枚のメモリチップＭ１〜Ｍ８を下層からＭ１〜Ｍ８の順で積層したものである。
メモリチップＭ１〜Ｍ８は、いずれも一辺（短辺）近傍に複数のパッド６が形成されている。最上層のメモリチップＭ８の表面上にはインターポーザ４が実装され、インターポーザ４の表面上にはコントローラチップ３が実装されている。インターポーザ４の２つの短辺の近傍には複数のパッド８が形成されており、これらのパッド８とメモリチップＭ３〜Ｍ８のパッド６は、Ａｕワイヤ１１によって接続されている。
一方、最下層のメモリチップＭ１およびその上のメモリチップＭ２は、Ａｕワイヤ１３を介して配線基板２の表面配線（図示せず）に接続されている。この表面配線は、配線基板２の一方の長辺に沿って形成されており、Ａｕワイヤ１２を介してインターポーザ４のパッド（図示せず）に接続され、さらにＡｕワイヤ１０を介してコントローラチップ３に接続されている。図示はしないが、Ａｕワイヤ１２の一端が接続されるインターポーザ４のパッドは、インターポーザ４の長辺に沿って形成されている。
また、インターポーザ４の長辺に沿って形成された上記パッドの一部は、Ａｕワイヤ１２を介して配線基板２の表面配線（図示せず）に接続され、さらにこの表面配線および図示しないビアホールおよび裏面配線を介して外部接続端子２３に接続されている。
図１２に示す例では、下層の２枚のメモリチップＭ１、Ｍ２を配線基板２の表面配線を介してインターポーザ４に接続し、上層のメモリチップＭ３〜Ｍ８は、表面配線を介さずにインターポーザ４に接続したが、下層の３枚のメモリチップＭ１〜Ｍ３を配線基板２の表面配線を介してインターポーザ４に接続し、上層のメモリチップＭ４〜Ｍ８は、表面配線を介さずにインターポーザ４に接続してもよい。
ここでは、配線基板２の表面に８枚のメモリチップＭ１〜Ｍ８を積層する場合の積層方法について説明したが、一般に、配線基板の表面に複数枚のメモリチップを積層する場合、メモリチップの枚数をｎ枚（ただし、ｎは４以上）とすると、同一方向に連続してずらすメモリチップの枚数を（ｎ／２）枚以下で、かつ２枚以上とすることにより、メモリチップが積層された長さを小さくすることができる。
例えば本実施の形態のように、配線基板２の表面に８枚のメモリチップＭ１〜Ｍ８を積層する場合は、同一方向に連続してずらすメモリチップの枚数を４枚よりも少なく、かつ２枚以上とすればよい。図に示す例では、３枚のメモリチップＭ１〜Ｍ３がメモリカード１Ｂの先端部方向にずらして配置され、その上部の３枚のメモリチップＭ４〜Ｍ６がメモリカード１Ｂの後端部方向にずらして配置され、さらにその上部の２枚のメモリチップＭ７、Ｍ８がメモリカード１Ｂの先端部方向にずらして配置されている。また、連続して複数枚ずらしたメモリチップの内（グループ内）の最上層のメモリチップは、（グループ内の）パッドが設けられる辺が他のメモリチップと逆になる。すなわち、メモリチップＭ３とメモリチップＭ１、Ｍ２とはパッドの辺が逆であり、メモリチップＭ６とメモリチップＭ４、Ｍ５もパッドの辺が逆になっている。
なお、全てのメモリチップの中の最上層のメモリチップ、インターポーザ４に最も近いメモリチップについては逆であってもそうでなくてもよい。図に示す例では、メモリチップＭ８とメモリチップＭ７とを逆にしていない。
例えば図１３に示すように、メモリチップＭ１〜Ｍ４を一つずつ交互にずらす積層方法では、メモリチップＭ１のパッド６の上方に二つ上のメモリチップＭ３が重なるので、メモリチップＭ１のパッド６にＡｕワイヤ１３をボンディングした後からでないとメモリチップＭ３を積層することができない。他方、同一方向に連続してずらすメモリチップの枚数を（ｎ／２）枚より多くすると、積層したメモリチップの長さが長くなってしまう。
このように、インターポーザ４を用いた積層構造とすることで、メモリチップを積層したときの長さを短くすることができる。
（実施の形態４）
近年、携帯電話機用のメモリカードは、マイクロＳＤカード(microSD card)に代表されるように、小型化・薄型化が追求されている。しかし、その一方で、メモリカードに収容されるメモリチップには、大容量化が追求されていることから、メモリチップのサイズをメモリカードの配線基板のサイズに限りなく近づけ、かつ複数枚のメモリチップを積層することによって大容量化を図っている。これに対し、メモリカードに収容されるコントローラチップは、一枚の半導体ウエハから取得できる枚数を増やすために、チップサイズが小さくなる傾向にあり、メモリチップとの寸法差が次第に大きくなりつつある。また、コントローラチップは、メモリチップに比べてパッド（ボンディングパッド）の数が多いため、チップサイズが小さくなると、従来はチップの１辺または２辺に沿って配置していたパッドを、チップの３辺または４辺に沿って配置しなければならなくなる。
このような理由から、マイクロＳＤカードのような小型・薄型メモリカードにおいては、配線基板上にワイヤボンディング用のパッドを配置するスペースが極めて狭くなり、コントローラチップと配線基板とをワイヤで接続することが困難になってきた。
また、コントローラチップの３辺または４辺に沿ってパッドが配置されるようになると、コントローラチップと他の部品（配線基板やメモリカード）とをワイヤで接続する際、他の部品のパッドの位置によってはワイヤを引き回すことが困難になる。また、コントローラチップと他の部品とをワイヤで接続することができたとしても、ワイヤ長が長くなるために、ボンディングが不安定になるという問題や、ワイヤのループ高さを低くすることができないのでメモリカードの薄型化が困難になるという問題が生じる。
本実施の形態およびこれに続く実施の形態は、これらの課題を解決するためになされたものである。以下、マイクロＳＤカードに適用した実施の形態について、詳細に説明する。図１５（ａ）は、本実施の形態のメモリカードの外観（表面側）を示す平面図、図１５（ｂ）は、このメモリカードの側面図、図１５（ｃ）は、このメモリカードの外観（裏面側）を示す平面図、図１６は、このメモリカードの配線基板を示す平面図、図１７は、このメモリカードの配線基板を示す断面図である。
本実施の形態のメモリカード１Ｂは、合成樹脂製のキャップ３０と、このキャップ３０に収容された配線基板２Ｃとで構成されており、その外形寸法は、長辺×短辺が１５ｍｍ×１１ｍｍ、厚さは、突起３１が形成された部分を除いて１．０ｍｍである。図示はしないが、メモリカード１Ｂの表面となるキャップ３０の表面には、製品名、製造メーカ、記憶容量などが印刷されている。突起３１は、メモリカード１Ｂを携帯電話機のカードスロットに差し込む時に後端部となるキャップ３０の一辺（短辺）に沿って設けられている。この突起３１を設けることにより、メモリカード１Ｂをカードスロットに挿入したり、カードスロットから抜き取ったりする作業が容易になる。
キャップ３０に収容された配線基板２Ｃは、ガラスエポキシ樹脂を主体として構成されており、その主面（表面）上には、２枚のメモリチップＭ１、Ｍ２と、１枚のコントローラチップ３と、１枚のインターポーザ４とが実装されている。また、配線基板２Ｃの主面上には、必要に応じてチップコンデンサ２４などの小型受動素子が実装される。
図１７に示すように、配線基板２Ｃの主面は、上記メモリチップＭ１、Ｍ２、コントローラチップ３およびインターポーザ４を封止するモールド樹脂５によって被覆されている。モールド樹脂５は、例えば石英フィラーが添加された熱硬化性エポキシ樹脂で構成されている。配線基板２Ｃの厚さは、０．２ｍｍ程度であり、配線基板２Ｃとモールド樹脂５とを合わせた厚さは、０．７ｍｍ程度である。
配線基板２Ｃの裏面は、キャップ３０で覆われておらず、メモリカード１Ｂの裏面側に露出している。図１５（ｃ）に示すように、配線基板２Ｃの裏面には、８個の外部接続端子２３が形成されている。これらの外部接続端子２３は、例えば１個の電源端子（Ｖｄｄ）、１個の接地端子（Ｖｓｓ）、１個のコマンド端子（ＣＭＤ）、１個のクロック端子（ＣＬＫ）、および４個のデータ入出力端子（Ｉ／Ｏ）からなる。これらの外部接続端子２３は、前記実施の形態１のメモリカード１Ａと同じく、配線基板２Ｃに形成された図示しない裏面配線、ビアホールおよび表面配線などを介してインターポーザ４に接続され、インターポーザ４を介してさらにコントローラチップ３およびメモリチップＭ１、Ｍ２に電気的に接続されている。また、これらの外部接続端子２３は、前記実施の形態１のメモリカード１Ａに形成された外部接続端子２３と同じく、メモリカード１Ｂを携帯電話機のカードスロットに差し込む時に先端部となる一辺（短辺）に沿って配置されている。従って、メモリカード１Ｂを携帯電話機のカードスロットに装着すると、カードスロットに内蔵されたコネクタの端子と外部接続端子２３とが接触し、メモリカード１Ｂと携帯電話機との間で信号のやり取りや電源の供給が行われる。
図１６に示すように、配線基板２Ｃの主面上に実装された２枚のメモリチップＭ１、Ｍ２は、それらの長辺が配線基板２Ｃの長辺と同じ方向を向くように、配線基板２Ｃ上に実装されており、配線基板２Ｃは、その長辺がメモリカード１Ｂの長辺と同じ方向を向くように配置されている。メモリチップＭ１、Ｍ２のそれぞれの主面の一辺（短辺）近傍には、チップ内の記憶セル（回路）部と接続された複数のパッド（端子）６が形成されており、メモリチップＭ１、Ｍ２のそれぞれは、これらのパッド６が形成された側の短辺がメモリカード１Ｂの先端部に位置するように配置されている。従って、メモリチップＭ１の上に積層されたメモリチップＭ２は、下層のメモリチップＭ１のパッド６が露出するように、かつメモリチップＭ１の後端部がメモリカード１Ｂの後端部を越えない程度にメモリカード１Ｂの後端部方向にずらした状態でメモリチップＭ１上に実装されている。
メモリチップＭ１、Ｍ２のそれぞれの主面には、例えば８ギガビットの記憶容量を有する電気的に消去および書き込み可能な不揮発性メモリ（フラッシュメモリ）が形成されている。従って、２枚のメモリチップＭ１、Ｍ２を搭載した本実施の形態のメモリカード１Ｂは、８ギガビット×２＝１６ギガビット（２ギガバイト）の記憶容量を有することになる。
上層のメモリチップＭ２の上には、インターポーザ４が実装されている。インターポーザ４は、例えば２層の配線が形成された厚さ０．０９ｍｍ程度のガラスエポキシ樹脂基板などで構成されている。このインターポーザ４は、メモリチップＭ１、Ｍ２の短辺よりも僅かに短い長辺を有しており、この長辺の一方がメモリチップＭ２のパッド６の近傍に位置するように、メモリチップＭ２上に実装されている。インターポーザ４の上記長辺の近傍には複数のパッド８が一列に形成されており、これらのパッド８とメモリチップＭ２のパッド６は、Ａｕワイヤ１１を介して電気的に接続されている。また、下層のメモリチップＭ１のパッド６と上層のメモリチップＭ２のパッド６は、Ａｕワイヤ１１を介して電気的に接続されている。すなわち、２枚のメモリチップＭ１、Ｍ２は、Ａｕワイヤ１１を介して互いに電気的に接続され、かつインターポーザ４と電気的に接続されている。メモリチップＭ１、Ｍ２とインターポーザ４をＡｕワイヤ１１で電気的に接続する場合、上記のように、インターポーザ４のパッド８をメモリチップＭ２のパッド６の近傍に配置することにより、Ａｕワイヤ１１の長さを短くすることができるので、Ａｕワイヤ１１のループ高さを低くすることができる。
インターポーザ４の上には、コントローラチップ３が実装されている。コントローラチップ３は、長方形のシリコンチップからなり、その厚さは、０．１ｍｍ程度である。このコントローラチップ３には、その主面の３辺に沿って複数のパッド７が形成されている。一方、インターポーザ４には、コントローラチップ３の複数のパッド７に沿うように複数のパッド８が形成されており、これらのパッド８とコントローラチップ３のパッド７がＡｕワイヤ１０を介して電気的に接続されている。
コントローラチップ３とインターポーザ４をＡｕワイヤ１０で電気的に接続する場合、上記のように、インターポーザ４の上にコントローラチップ３を実装し、コントローラチップ３の近傍にインターポーザ４のパッド８を配置することにより、３辺に沿って複数のパッド７が形成されたコントローラチップ３とインターポーザ４とを電気的に接続するＡｕワイヤ１０の長さを短くすることができるので、Ａｕワイヤ１０のループ高さを低くすることができる。
配線基板２Ｃの主面には、その長辺の一方に沿って複数のパッド９が形成されている。図示はしないが、これらのパッド９は、前記実施の形態１のメモリカード１Ａと同じく、配線基板２Ｃに形成された表面配線、ビアホールおよび裏面配線を介して外部接続端子２３に接続されている。一方、インターポーザ４には、これらのパッド９の近傍に複数のパッド８が形成されており、これらのパッド８と配線基板２Ｃのパッド９は、Ａｕワイヤ１２を介して電気的に接続されている。配線基板２Ｃとインターポーザ４をＡｕワイヤ１２で電気的に接続する場合、上記のように、インターポーザ４のパッド８を配線基板２Ｃのパッド９の近傍に配置することにより、Ａｕワイヤ１２の長さを短くすることができるので、Ａｕワイヤ１２のループ高さを低くすることができる。
図１６に示すように、配線基板２Ｃの長辺の一方には、僅かな出っ張りが設けられている。また、配線基板２Ｃの主面の大部分は、メモリチップＭ１、Ｍ２によって占有されているので、この出っ張り部分を除いた領域には、パッド９を配置するスペーサがない。そこで、本実施の形態のメモリカード１Ｂは、配線基板２Ｃの長辺の一方に設けられた僅かな出っ張り部分を利用し、そこにパッド９と小型受動素子（チップコンデンサ２４）とを配置している。そして、このパッド９の近傍にインターポーザ４のパッド８を配置し、Ａｕワイヤ１２を介してパッド９とパッド８を電気的に接続している。
図１８は、配線基板２Ｃ、メモリチップＭ１、Ｍ２、コントローラチップ３およびインターポーザ４の接続関係を模式的に示す回路図である。
インターポーザ４には、前記実施の形態１のインターポーザ４と同じく２層の配線１５、１６が形成されている。そして、メモリチップＭ１、Ｍ２とコントローラチップ３と配線基板２Ｃとは、インターポーザ４の配線１５、１６を介して互いに電気的に接続されている。従って、前記実施の形態１のメモリカード１Ａと同じく、インターポーザ４のパッド８や配線１５、１６のレイアウトを変更することにより、インターポーザ４に入出力される信号の順番を入れ替えたり、パッドピッチを変換したりすることができる。これにより、配線基板２Ｃに形成した配線を介してメモリチップＭ１、Ｍ２とコントローラチップ３と配線基板２Ｃとを相互に接続する場合に比べて配線設計の自由度が向上し、限られた面積の配線基板２Ｃ上に大面積のメモリチップＭ１、Ｍ２を実装することが可能となる。
また、前述したように、インターポーザ４の上にコントローラチップ３を実装し、インターポーザ４のパッド８をコントローラチップ３の近傍に配置することにより、３辺に沿ってパッド７が形成されたコントローラチップ３とインターポーザ４とを電気的に接続するＡｕワイヤ１０の長さを短くすることができる。これにより、モールド樹脂５と合わせた厚さが０．７ｍｍ程度と極めて薄い配線基板２Ｃ上に、メモリチップＭ１、Ｍ２とコントローラチップ３とインターポーザ４とを積層して実装することが可能となる。
インターポーザ４は、２層の配線を形成したガラスエポキシ樹脂基板以外にも、例えば２層の配線を形成したシリコンチップやフレキシブル樹脂基板などで構成することができる。また、配線基板２Ｃ、メモリチップＭ１、Ｍ２、コントローラチップ３の相互接続が複雑にならない場合には、単層配線構造のインターポーザを使用することもできる。
なお、本実施の形態では、３辺に沿って複数のパッド７が形成されたコントローラチップ３を実装する場合について説明したが、４辺に沿って複数のパッド７が形成されたコントローラチップ３を実装する場合にも適用することができる。すなわち、図１９および図２０に示すように、４辺に沿って複数のパッド７が形成されたコントローラチップ３をインターポーザ４の上に実装し、インターポーザ４のパッド８をコントローラチップ３のパッド７の近傍に配置することにより、前述した効果と同様の効果を得ることができる。
本実施の形態のメモリカード１Ｂは、メモリチップＭ１、Ｍ２とコントローラチップ３とがインターポーザ４の内側の閉じた領域で接続されている。そのため、インターポーザ４に接続される配線基板２Ｃのパッド９の数を８個（１個の電源端子（Ｖｄｄ）、１個の接地端子（Ｖｓｓ）、１個のコマンド端子（ＣＭＤ）、１個のクロック端子（ＣＬＫ）、および４個のデータ入出力端子（Ｉ／Ｏ））に減らすことが可能となる。これにより、配線基板２Ｃの長辺の一方に設けられた僅かな面積の出っ張り部分にパッド９を配置することが可能となる。
また、メモリカード１Ｂの品種に応じてメモリチップＭ１、Ｍ２やコントローラチップ３の製造メーカが変更になったり、複数になったりした場合には、チップサイズやパッド配置も異なってくる。しかし、このような場合においても、上記した本実施の形態の構成によれば、インターポーザ４の仕様を変更するだけで品種対応が可能となり、配線基板２Ｃは品種が変更になっても共通に使用することができる。
（実施の形態５）
本実施の形態は、前記実施の形態４と同じく、マイクロＳＤカードに適用したものである。図２１は、このメモリカードの配線基板を示す平面図、図２２は、このメモリカードの配線基板を示す断面図である。
前記実施の形態４のメモリカード１Ｂは、インターポーザ４の上にコントローラチップ３を実装したが、本実施の形態のメモリカードは、メモリチップＭ２の上にコントローラチップ３とインターポーザ４とを並べて実装したことに特徴がある。
図２１に示すように、インターポーザ４は、コの字形の平面形状を有しており、コントローラチップ３は、インターポーザ４のコの字形で囲まれた領域の内側に配置され、インターポーザ４と並べて実装されている。インターポーザ４は、前記実施の形態４のインターポーザ４と同じく、例えば２層の配線を形成した厚さ０．０９ｍｍ程度のガラスエポキシ樹脂基板などで構成されている。
インターポーザ４は、メモリチップＭ１、Ｍ２の短辺よりも僅かに短い長辺を有しており、この長辺がメモリチップＭ２のパッド６の近傍に位置するように、メモリチップＭ２上に実装されている。インターポーザ４の長辺の近傍には複数のパッド８が一列に形成されており、これらのパッド８とメモリチップＭ２のパッド６は、Ａｕワイヤ１１を介して電気的に接続されている。また、下層のメモリチップＭ１のパッド６と上層のメモリチップＭ２のパッド６は、Ａｕワイヤ１１を介して電気的に接続されている。すなわち、２枚のメモリチップＭ１、Ｍ２は、Ａｕワイヤ１１を介して互いに電気的に接続され、かつインターポーザ４と電気的に接続されている。メモリチップＭ１、Ｍ２とインターポーザ４をＡｕワイヤ１１で電気的に接続する場合、上記のように、インターポーザ４のパッド８をメモリチップＭ２のパッド６の近傍に配置することにより、Ａｕワイヤ１１の長さを短くすることができるので、Ａｕワイヤ１１のループ高さを低くすることができる。
インターポーザ４のコの字形で囲まれた領域の内側に配置されたコントローラチップ３は、長方形のシリコンチップからなり、その厚さは、０．１ｍｍ程度である。このコントローラチップ３は、その主面の３辺に沿って複数のパッド７が形成されている。一方、インターポーザ４には、コントローラチップ３の複数のパッド７に沿うように複数のパッド８が形成されており、これらのパッド８とコントローラチップ３のパッド７がＡｕワイヤ１０を介して電気的に接続されている。コントローラチップ３とインターポーザ４をＡｕワイヤ１０で電気的に接続する場合、上記のように、インターポーザ４のコの字形で囲まれた領域の内側にコントローラチップ３を配置し、インターポーザ４のパッド８をコントローラチップ３の近傍に配置することにより、３辺に沿って複数のパッド７が形成されたコントローラチップ３とインターポーザ４とを電気的に接続するＡｕワイヤ１０の長さを短くすることができるので、Ａｕワイヤ１０のループ高さを低くすることができる。
配線基板２Ｃの主面には、その長辺の一方に沿って複数のパッド９が形成されている。図示はしないが、これらのパッド９は、前記実施の形態４のメモリカード１Ｂと同じく、配線基板２Ｃに形成された表面配線、ビアホールおよび裏面配線を介して外部接続端子２３に接続されている。一方、インターポーザ４には、これらのパッド９の近傍に複数のパッド８が形成されており、これらのパッド８と配線基板２Ｃのパッド９は、Ａｕワイヤ１２を介して電気的に接続されている。配線基板２Ｃとインターポーザ４をＡｕワイヤ１２で電気的に接続する場合、上記のように、インターポーザ４のパッド８を配線基板２Ｃのパッド９の近傍に配置することにより、Ａｕワイヤ１２の長さを短くすることができるので、Ａｕワイヤ１２のループ高さを低くすることができる。
図示は省略するが、インターポーザ４には、前記実施の形態４のインターポーザ４と同じく２層の配線が形成されている。そして、メモリチップＭ１、Ｍ２とコントローラチップ３と配線基板２Ｃとは、インターポーザ４の配線を介して互いに電気的に接続されている。従って、前記実施の形態４のメモリカード１Ｂと同じく、インターポーザ４のパッド８や配線のレイアウトを変更することにより、インターポーザ４に入出力される信号の順番を入れ替えたり、パッドピッチを変換したりすることができる。これにより、配線基板２Ｃに形成した配線を介してメモリチップＭ１、Ｍ２とコントローラチップ３と配線基板２Ｃとを相互に接続する場合に比べて配線設計の自由度が向上し、限られた面積の配線基板２Ｃ上に大面積のメモリチップＭ１、Ｍ２を実装することが可能となる。
また、前述したように、インターポーザ４の平面形状をコの字形とし、このコの字形で囲まれた領域の内側にコントローラチップ３を配置することにより、３辺に沿って複数のパッド７が形成されたコントローラチップ３とインターポーザ４とを接続するＡｕワイヤ１０のループ高さを低くすることができる。さらに、インターポーザ４の上にコントローラチップ３を実装する前記実施の形態４とは異なり、コントローラチップ３とインターポーザ４とをメモリチップＭ２の上に並べて実装したことにより、配線基板２Ｃの主面からＡｕワイヤ１０のループの最頂部までの高さを低くすることができる。これにより、モールド樹脂５と合わせた厚さが０．７ｍｍ程度と極めて薄い配線基板２Ｃ上に、メモリチップＭ１、Ｍ２とコントローラチップ３とインターポーザ４とを積層して実装することが容易になる。
なお、本実施の形態では、３辺に沿って複数のパッド７が形成されたコントローラチップ３を実装する場合について説明したが、４辺に沿って複数のパッド７が形成されたコントローラチップ３を実装する場合にも適用することができる。この場合は、図２３および図２４に示すように、ロの字形の平面形状を有するインターポーザ４を使用する。すなわち、インターポーザ４の内側に、コントローラチップ３よりも僅かに大きい矩形の開口を設け、この開口の内側にコントローラチップ３を配置すると共に、この開口に沿ってパッド８を配置することにより、前述した効果と同様の効果を得ることができる。
コの字形の平面形状を有するインターポーザ４は、一例として次のような方法で作製することができる。図２５は、インターポーザ４の作製に用いるマップ基板３３の平面図である。このマップ基板３３は、インターポーザ４よりも大面積のガラスエポキシ樹脂基板であり、図の横方向および縦方向に沿ってパッド８および配線が複数ユニット形成されている。図中の２点鎖線で示した領域は、１個のインターポーザ４となる領域（１ユニット）を示している。このマップ基板３３には、例えば横方向に１０ユニット、縦方向に４ユニットのパッド８および配線が形成されている。従って、このマップ基板３３から１０×４＝４０枚のインターポーザ４を取得することができる。
上記マップ基板３３からインターポーザ４を作製するには、まず、図２６に示すように、マップ基板３３の裏面にダイアタッチフィルムと呼ばれる厚さ１０μｍ〜２０μｍの両面接着テープ３４を貼り付ける。この両面接着テープ３４は、加熱によって粘着性が生じるテープであり、マップ基板３３の下に両面接着テープ３４を敷いた状態で加熱することにより、マップ基板３３の裏面に両面接着テープ３４を貼り付けることができる。
次に、この状態でマップ基板３３に上方からレーザビームを照射し、各ユニットをコの字状に切断する。このとき、マップ基板３３の裏面に貼り付けた両面接着テープ３４を同時に切断してもよいが、ここでは、レーザビームのエネルギを調節することによって、マップ基板３３のみを切断し、裏面の両面接着テープ３４は切断しない。
次に、図２７に示すように、各ユニットの境界部に沿ってマップ基板３３を横方向および縦方向に直線状に切断する。マップ基板３３を直線状に切断する場合は、レーザビームよりも切断速度の速いダイシングブレードを使用し、マップ基板３３の裏面に貼り付けた両面接着テープ３４も同時に切断する。なお、マップ基板３３をダイシングブレードで直線状に切断してからレーザビームでコの字状に切断してもよいが、マップ基板３３を直線状に切断すると、各ユニットが互いに分離して元の位置からずれるので、コの字状に切断してから直線状に切断した方が精度よく切断することができる。ここまでの工程により、裏面に両面接着テープ３４が貼り付けられた複数個のインターポーザ４を作製することができる。
また、マップ基板３３を直線状に切断するときにレーザビームを使ってもよく、この場合は、マップ基板３３を切断する装置が１種類で済む。なお、この場合も、各ユニットをコの字状に切断するときはレーザビームのエネルギを下げてマップ基板３３のみを切断し、直線状に切断するときはエネルギを上げて両面接着テープ３４も同時に切断する。
次に、図２８に示すように、配線基板２Ｃ上に実装されたメモリチップＭ１、Ｍ２の上にインターポーザ４を位置決めした後、配線基板２Ｃを加熱することにより、両面接着テープ３４を介してメモリチップＭ２の上にインターポーザ４を実装する。このとき、インターポーザ４のコの字状で囲まれた領域の内側には、両面接着テープ３４が露出している。
次に、図２９に示すように、両面接着テープ３４上にコントローラチップ３を位置決めし、続いて配線基板２Ｃを加熱することにより、この両面接着テープ３４を介してメモリチップＭ２の上にコントローラチップ３を実装することができる。このように、マップ基板３３を個片化してインターポーザ４を作製する際、コの字状で囲まれた領域の内側に両面接着テープ３４を残しておくことにより、コントローラチップ３を実装する工程を簡略化することができる。
その後、図３０に示すように、配線基板２Ｃをワイヤボンディング工程に搬送し、インターポーザ４のパッド８と、コントローラチップ３のパッド７、メモリチップＭ１、Ｍ２のパッド６、配線基板２Ｃのパッド９とをそれぞれＡｕワイヤ１０、１１、１２で電気的に接続する。
ここでは、コの字型の平面形状を有するインターポーザ４の作製方法を説明したが、図２３に示したようなロの字形の平面形状を有するインターポーザ４も、上記と同様の方法で作製することができる。
また、ここでは、マップ基板３３をダイシングブレードまたはレーザビームで切断する際、マップ基板３３の裏面に両面接着テープ３４を貼り付ける場合について説明した。しかし、この場合は、マップ基板３３から取得したインターポーザ４を検査してその一部に不良が見いだされたときに、不良のインターポーザ４とその裏面に接着された両面接着テープ３４を共に廃棄しなければならないので、両面接着テープ３４が無駄に消費されることになる。そこで、裏面に両面接着テープ３４を貼り付けずにマップ基板３３を切断した後、インターポーザ４の裏面に接着剤を塗布してメモリチップＭ２上に実装してもよい。
また、さらに別の方法として、図３１に示すように、あらかじめメモリチップＭ２の上に矩形の両面接着テープ３４を接着しておき、次に、図３２に示すように、マップ基板３３を切断して得られたインターポーザ４をこの両面接着テープ３４の上に接着し、さらに図３３に示すように、インターポーザ４のコの字形で囲まれた領域の内側に露出している両面接着テープ３４の上にコントローラチップ３を接着してもよい。このようにすることにより、両面接着テープ３４が無駄に消費されることを防ぐことができる。
ここでは、コの字型の平面形状を有するインターポーザ４を使用した例を説明したが、図２３に示したようなロの字形の平面形状を有するインターポーザ４を使用する場合も、あらかじめメモリチップＭ２の上に両面接着テープ３４を接着しておくことにより、両面接着テープ３４が無駄に消費されることを防ぐことができる。
図３４は、コの字形の平面形状を有するインターポーザ４を使用するのではなく、矩形の平面形状を有する３枚のインターポーザ４ａ、４ｂ、４ｃをコの字形に組み合わせてメモリチップＭ２の上に実装した後、コの字形で囲まれた領域の内側にコントローラチップ３を配置した例である。この場合、３枚のインターポーザ４ａ、４ｂ、４ｃは、パッドの数や配置ならびに配線のパターンが互いに異なるので、３種類のマップ基板から３種類のインターポーザ４ａ、４ｂ、４ｃを作製する。また、この場合は、インターポーザ４ａ、４ｂ、４ｃの平面形状がいずれも矩形であることから、マップ基板を切断する際、ダイシングブレードで直線状に切断するだけでよいので、マップ基板の切断工程を簡略化することができる。
また、４辺に沿って複数のパッド７が形成されたコントローラチップ３を実装する場合も、前記図２３に示したようなロの字形の平面形状を有するインターポーザ４を使用するのではなく、図３５に示すように、矩形の平面形状を有する４枚のインターポーザ４ｄ、４ｅ、４ｆ、４ｇをロの字形に組み合わせてメモリチップＭ２の上に実装した後、ロの字形で囲まれた領域の内側にコントローラチップ３を配置してもよい。
（実施の形態６）
図３６は、本実施の形態のメモリカードの配線基板を示す平面図、図３７は、このメモリカードの配線基板を示す断面図、図３８は、このメモリカードの配線基板、メモリチップ、コントローラチップおよびインターポーザの接続関係を模式的に示す回路図である。
例えばウエハプロセスの世代が進み、同一記憶容量のメモリチップであっても、前世代に比べてチップサイズが小さくなると、メモリカードの配線基板２Ｃの長辺側だけでなく、短辺側にもパッド９を配置することが可能となるので、次のような実装構造が可能となる。
配線基板２Ｃの長辺の一方と短辺の一方には、それぞれ複数のパッド９が形成されている。この配線基板２Ｃの主面上には、２枚のメモリチップＭ１、Ｍ２が実装されており、メモリチップＭ２は、メモリチップＭ１の上に積層されている。また、上層のメモリチップＭ２の上には、インターポーザ４が実装されており、インターポーザ４の上には、コントローラチップ３が実装されている。
メモリチップＭ１、Ｍ２、インターポーザ４およびコントローラチップ３は、長方形の平面形状を有しており、それぞれの長辺が同一方向を向くように配置され、インターポーザ４およびコントローラチップ３は、それぞれの長辺の一方がメモリチップＭ１、Ｍ２の長辺の一方と重なるように積層されている。
２枚のメモリチップＭ１、Ｍ２のそれぞれの短辺に沿って形成されたパッド６は、Ａｕワイヤ１１を介して配線基板２Ｃの短辺のパッド９と電気的に接続されている。
コントローラチップ３の主面には、その３辺（長辺の一方と、２つの短辺）に沿ってパッド７が形成されている。コントローラチップ３の長辺に沿って形成されたパッド７は、Ａｕワイヤ１４を介して配線基板２Ｃの長辺のパッド９と電気的に接続されている。コントローラチップ３の２つの短辺に沿って形成されたパッド７は、Ａｕワイヤ１０を介してインターポーザ４のパッド８と電気的に接続されている。これらのパッド８は、コントローラチップ３の短辺のパッド７を９０度座標変換するインターポーザ４の配線１８の一端に接続されており、この配線１８の他端に形成されたパッド８およびこのパッド８に接続されたＡｕワイヤ１２を介して配線基板２Ｃの長辺のパッド９と電気的に接続されている。
上記のように構成された本実施の形態によれば、インターポーザ４のサイズを小さくしながら、配線の引き回しを簡略化することができる。
（実施の形態７）
図３９は、本実施の形態のメモリカードの配線基板を示す平面図である。本実施の形態のメモリカードは、配線基板２Ｃの主面上に４枚のメモリチップＭ１、Ｍ２、Ｍ３、Ｍ４が積層された状態で実装されている。また、最上層のメモリチップＭ４の上には、２枚のコントローラチップ３が実装されている。このように、配線基板２Ｃの主面上に実装するメモリチップ数が増加した場合は、メモリチップ−コントローラチップ間のアクセス速度の低下を防ぐために、メモリチップＭ４の上に２枚のコントローラチップ３を実装することが要求される。
図３９に示すように、本実施の形態のメモリカードは、最上層のメモリチップＭ４の上にコの字形の平面形状を有するインターポーザ４を２枚実装し、それぞれのインターポーザ４のコの字形で囲まれた領域の内側にコントローラチップ３を配置している。また、一方のインターポーザ４ともう一方のインターポーザ４は、Ａｕワイヤ１９を介して電気的に接続されている。
上記のように構成された本実施の形態によれば、前記実施の形態５と同様の効果が得られるので、メモリチップＭ４の上に２枚のコントローラチップ３を実装することが可能となる。
また、コの字形の平面形状を有するインターポーザ４を２枚使用する代わりに、図４０に示すように、矩形の平面形状を有する３枚のインターポーザ４ａ、４ｂ、４ｃと３枚のインターポーザ４ｈ、４ｉ、４ｊをそれぞれコの字形に組み合わせてメモリチップＭ４の上に実装し、コの字形で囲まれた領域の内側にコントローラチップ３を配置した場合でも同様の効果を得ることができる。
ここでは、３辺にパッド７が形成されたコントローラチップ３を２枚実装する場合について説明したが、４辺にパッド７が形成されたコントローラチップ３を２枚実装する場合は、前記図２３に示したようなロの字形の平面形状を有するインターポーザ４を２枚使用することによって、メモリチップＭ４の上に２枚のコントローラチップ３を実装することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、短辺の一方にパッドを設けたフラッシュメモリチップを積層したが、本発明は、長辺の一方にパッドを設けたフラッシュメモリチップを積層する場合にも適用できる。また、対向する２辺にパッドを設けたフラッシュメモリチップに再配線を形成してパッドを一辺に集中させた場合にも適用できる。
また、前記実施の形態４〜７では、２枚または４枚のメモリチップを積層した場合について説明したが、さらに多くのメモリチップを積層したメモリカードに適用することもできる。その場合は、前記実施の形態１〜３で説明した各種の積層方法を採用することにより、限られた寸法の配線基板上に多数枚のメモリチップを積層することが可能となる。
また、配線基板上にフラッシュメモリチップを積層する場合、配線基板とフラッシュメモリチップとの間、あるいは下層のフラッシュメモリチップと上層のフラッシュメモリチップとの間にスペーサチップを設けてもよい。
また、前記実施の形態では、メモリカードに適用した場合について説明したが、例えば図４１に示すような、下面に多数のバンプ電極４０を接続した配線基板２Ｃ上に複数枚のメモリチップＭ１、Ｍ２とコントローラチップ３を積層したボールグリッドアレイ（ＢＧＡ）構造のシステムインパッケージ（ＳＩＰ）など、メモリカード以外のパッケージ形態を備えた半導体装置にも適用することができる。
また、メモリチップはフラッシュメモリチップに限定されるものではなく、例えばＤＲＡＭなど、他のメモリチップを実装する場合にも適用することができる。配線基板上に実装するメモリチップの枚数は、１枚でもよく、複数枚でもよい。
また、前記実施の形態１〜３において、メモリチップＭ２〜Ｍ４の仕様に合わせてコントローラチップ３をカスタム設計し、コントローラチップ３と、メモリチップＭ２〜Ｍ４および配線基板２とを直接接続する場合は、インターポーザ４を不要にすることができる。この場合、図１４に示すように、コントローラチップ３の一辺にメモリチップＭ２〜Ｍ４と接続するためのパッド７を配置し、この一辺と直交する一辺（メモリチップＭ２〜Ｍ４の長辺と平行な辺）に配線基板２と接続するためのパッド７を配置する。これにより、メモリカード１Ａの部品点数および組み立て工程数を減らすことができる。
本発明は、配線基板上にメモリチップとコントローラチップとを積層する半導体装置に適用することができる。
１Ａ、１Ｂ メモリカード
２、２Ａ、２Ｂ、２Ｃ 配線基板
３ コントローラチップ
４、４ａ〜４ｊ インターポーザ
５ モールド樹脂
５Ａ 凹溝
６ パッド
６ａ メモリ共通信号用パッド
６ｂ チップセレクト用パッド
７ パッド
７ａ メモリ共通制御パッド
７ｂ メモリ固有制御パッド
７ｃ 外部入出力用パッド
８ パッド
８ａ メモリ共通信号用パッド
８ｂ チップセレクト用パッド（メモリ固有信号用パッド）
８ｃ 外部入出力用パッド
９ パッド
９ａ メモリ共通信号用パッド
９ｂ チップセレクト用パッド（メモリ固有信号用パッド）
１０、１１、１２、１３、１４、１９ Ａｕワイヤ
１５、１５ａ１ 表面配線
１６ 裏面配線
１７ ビアホール
１８ 配線
２０ 表面配線
２１ 裏面配線
２２ ビアホール
２３ 外部接続端子
２４ チップコンデンサ
３０ キャップ
３１ 突起
３３ マップ基板
３４ 両面接着テープ
４０ バンプ電極
Ｍ１〜Ｍ８ メモリチップ

Claims (7)

  1. 長方形の主面および前記主面と反対側の裏面を有し、前記長方形の主面は、第１長辺、第２長辺、第１短辺および第２短辺を含み、前記第１長辺は、直線部分と出っ張り部分からなり、前記裏面に外部接続端子が形成された配線基板と、
    前記配線基板の前記主面上に実装され、平面視にて、前記配線基板の第１長辺、第２長辺、第１短辺および第２短辺と、それぞれ対向して配置された第１長辺、第２長辺、第１短辺および第２短辺を有する長方形のメモリチップと、
    前記メモリチップ上に実装された前記メモリチップを制御するコントローラチップと、
    を備え、
    前記配線基板の前記主面上には複数の第１端子が、前記メモリチップの第１長辺と、前記配線基板の出っ張り部分との間であって、前記メモリチップの第１長辺に沿って形成されており、
    前記コントローラチップ上には複数の第２端子が、前記メモリチップの前記第１長辺に沿って形成されており、
    前記配線基板の前記主面上には複数の第３端子が、前記メモリチップの第１短辺と前記配線基板の第１短辺との間であって、前記メモリチップの第１短辺に沿って形成されており、
    前記メモリチップ上には複数の第４端子が、前記メモリチップの第１短辺に沿って形成されており、
    前記配線基板の前記主面上に形成された前記複数の第１端子は、前記コントローラチップ上に形成された前記複数の第２端子に、複数の第１ワイヤを介して電気的に接続されており、
    前記配線基板の前記主面上に形成され前記複数の第３端子は、前記メモリチップ上に形成された前記複数の第４端子に、複数の第２ワイヤを介して電気的に接続されており、
    前記複数の第３端子は、前記複数の第１端子と電気的に接続されており、
    前記メモリチップの第１長辺は、前記配線基板の直線部分における第１長辺と近接し、前記メモリチップの第２長辺は、前記配線基板の第２長辺と近接し、前記メモリチップの第２短辺は、前記配線基板の第２短辺と近接し、
    前記メモリチップの第１長辺と前記配線基板の直線部分における第１長辺との間、前記メモリチップの第２長辺と前記配線基板の第２長辺との間および前記メモリチップの第２短辺と前記配線基板の第２短辺との間には、前記配線基板上の端子が形成されていない、半導体装置。
  2. 前記メモリチップの第１長辺と、前記配線基板の出っ張り部分における第１長辺との間において、前記配線基板の前記主面上に、受動素子が配置されている、請求項１記載の半導体装置。
  3. 前記受動素子がチップコンデンサである、請求項２記載の半導体装置。
  4. 前記複数の第１端子は、前記メモリチップの第１長辺と前記受動素子との間に配置されている、請求項２記載の半導体装置。
  5. 前記複数の第４端子は、前記メモリチップの第１短辺に沿って配置され、平面視において前記複数の第３端子と向かい合う、請求項１記載の半導体装置。
  6. 前記メモリチップ上には、前記メモリチップと等しい端子配置を有する更なるメモリチップが積層されており、
    前記更なるメモリチップは、前記複数の第４端子が露出するように、前記メモリチップの第２長辺の延在方向にずらして積層されている、請求項１記載の半導体装置。
  7. 前記配線基板の前記主面、前記メモリチップおよび前記コントローラチップは、樹脂により封止されている、請求項１記載の半導体装置。
JP2014096674A 2008-02-08 2014-05-08 半導体装置 Expired - Fee Related JP5834108B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014096674A JP5834108B2 (ja) 2008-02-08 2014-05-08 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008029691 2008-02-08
JP2008029691 2008-02-08
JP2014096674A JP5834108B2 (ja) 2008-02-08 2014-05-08 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013029646A Division JP5543629B2 (ja) 2008-02-08 2013-02-19 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015214301A Division JP6023866B2 (ja) 2008-02-08 2015-10-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2014140086A JP2014140086A (ja) 2014-07-31
JP5834108B2 true JP5834108B2 (ja) 2015-12-16

Family

ID=48616450

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2013029646A Expired - Fee Related JP5543629B2 (ja) 2008-02-08 2013-02-19 半導体装置
JP2014096674A Expired - Fee Related JP5834108B2 (ja) 2008-02-08 2014-05-08 半導体装置
JP2015214301A Expired - Fee Related JP6023866B2 (ja) 2008-02-08 2015-10-30 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013029646A Expired - Fee Related JP5543629B2 (ja) 2008-02-08 2013-02-19 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2015214301A Expired - Fee Related JP6023866B2 (ja) 2008-02-08 2015-10-30 半導体装置

Country Status (1)

Country Link
JP (3) JP5543629B2 (ja)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007004775A (ja) * 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
DE102005041451A1 (de) * 2005-08-31 2007-03-01 Infineon Technologies Ag Elektronische Steckeinheit
JP2007096071A (ja) * 2005-09-29 2007-04-12 Toshiba Corp 半導体メモリカード
JP2007128953A (ja) * 2005-11-01 2007-05-24 Toshiba Corp 半導体装置とそれを用いたメモリカード
JP2007183776A (ja) * 2006-01-06 2007-07-19 Renesas Technology Corp 半導体装置
JP2007199803A (ja) * 2006-01-24 2007-08-09 Toshiba Corp 半導体メモリカード
JP2007213212A (ja) * 2006-02-08 2007-08-23 Renesas Technology Corp Ｉｃカードおよびその製造方法
JP4900661B2 (ja) * 2006-02-22 2012-03-21 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
JP4843447B2 (ja) * 2006-03-31 2011-12-21 株式会社東芝 半導体装置とそれを用いたメモリカード
US7615409B2 (en) * 2006-06-29 2009-11-10 Sandisk Corporation Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages
JP4969934B2 (ja) * 2006-07-19 2012-07-04 株式会社東芝 半導体装置
JP2008066456A (ja) * 2006-09-06 2008-03-21 Toshiba Corp 半導体装置
JP4498403B2 (ja) * 2007-09-28 2010-07-07 株式会社東芝 半導体装置と半導体記憶装置

Also Published As

Publication number Publication date
JP6023866B2 (ja) 2016-11-09
JP2016026411A (ja) 2016-02-12
JP2013093629A (ja) 2013-05-16
JP5543629B2 (ja) 2014-07-09
JP2014140086A (ja) 2014-07-31

Similar Documents

Publication Publication Date Title
JP5207868B2 (ja) 半導体装置
US8274141B2 (en) Semiconductor memory card and semiconductor memory device
US7855446B2 (en) Semiconductor memory device and semiconductor memory card
US7339257B2 (en) Semiconductor device in which semiconductor chip is mounted on lead frame
US7919837B2 (en) Semiconductor device with sealed semiconductor chip
JP4836110B2 (ja) マルチチップモジュール
US6617700B2 (en) Repairable multi-chip package and high-density memory card having the package
JP2007096071A (ja) 半導体メモリカード
JP6023866B2 (ja) 半導体装置
JP5166903B2 (ja) 半導体装置
JP4930970B2 (ja) マルチチップモジュール
JP2007088329A (ja) マルチチップパッケージ型半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140508

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151030

R150 Certificate of patent or registration of utility model

Ref document number: 5834108

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees