JP2008066456A - 半導体装置 - Google Patents
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Abstract
【課題】複数の半導体チップを一つのパッケージに封入した半導体装置において、半導体装置内部の配線容量差および配線抵抗を低減し、CR遅延を低減することを目的とする。
【解決手段】複数のメタル配線20は、前記2辺の第1の辺に配置された第3のパッド19から前記第2の辺に対して平行又は鋭角を形成するように延伸されている第1の部分と、前記2辺の第2の辺に配置された第3のパッド19から前記第1の辺に対して平行又は鋭角を形成するように延伸されている第2の部分と、前記第1の部分と前記第2の部分を直線状に接続する第3の部分とを有しており、前記複数のメタル配線20は、前記メタル配線20の配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成されていることを特徴とする半導体装置が提供される。
【選択図】図2
【解決手段】複数のメタル配線20は、前記2辺の第1の辺に配置された第3のパッド19から前記第2の辺に対して平行又は鋭角を形成するように延伸されている第1の部分と、前記2辺の第2の辺に配置された第3のパッド19から前記第1の辺に対して平行又は鋭角を形成するように延伸されている第2の部分と、前記第1の部分と前記第2の部分を直線状に接続する第3の部分とを有しており、前記複数のメタル配線20は、前記メタル配線20の配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成されていることを特徴とする半導体装置が提供される。
【選択図】図2
Description
本発明は、複数の半導体チップを一つのパッケージに封入したマルチチップパッケージ(以下、MCPと記す。)に関し、特に複数の半導体チップをワイヤーボンディングする際に使用される配線チップの配線容量を低減する技術に関する。
近年、目的に応じて複数の半導体チップを一つのパッケージに封入したMCPが多用されるようになっている。例えば、一つのMCP基板上に、目的に応じ複数のメモリチップを積層し、さらにメモリコントローラー等の特定用途向けIC(Application
Specific Integrated Circuit。以下ASICという。)等を積層するものである。かかるMCPの積層に際しては、メモリチップとASICとの配線にはワイヤーボンディングが用いられるのが一般的である。
Specific Integrated Circuit。以下ASICという。)等を積層するものである。かかるMCPの積層に際しては、メモリチップとASICとの配線にはワイヤーボンディングが用いられるのが一般的である。
しかし、ワイヤーボンディングに際してはワイヤー長等の制限がある。また、メモリチップが大きくなるとメモリチップ上に積層するASICから直接MCP基板に配線することが困難になるため、一般的に下記特許文献1に記載されているような配線チップが用いられている。
このような配線チップについては、配線チップ上の配線が、配線チップ内周側の配線と外周側の配線で配線長が大きく異なることから、内周側の配線と外周側の配線とに非常に大きな容量差及び抵抗差に起因するスキューの問題が生じ、製品使用上大きな問題となっていた。
本発明は、複数の半導体チップを一つのパッケージに封入した半導体装置において、複数の半導体チップをワイヤーボンディングする際に使用される配線チップの隣接配線間の配線容量差および配線抵抗を低減し、CR遅延を低減することを目的とする。
本発明の一実施形態によれば、複数の第1のパッドを有する基板と、複数の第2のパッドを有する少なくとも一つ以上の半導体チップと、複数の第3のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、前記半導体チップの複数の第2のパッドの一部と前記配線チップの複数の第3のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第3のパッドの他の一部と前記基板の複数の第1のパッドの一部とが電気的に接続されており、前記配線チップの複数の第3のパッドは、該配線チップ基板上の隣接する2辺のそれぞれの辺に配置され、且つ前記第3のパッド同士が前記2辺の接点側から順に複数のメタル配線でそれぞれ接続されており、前記複数のメタル配線は、前記2辺の第1の辺に配置された第3のパッドから前記第2の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第1の部分と、前記2辺の第2の辺に配置された第3のパッドから前記第1の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第2の部分と、前記第1の部分と前記第2の部分を直線状に接続する第3の部分とを有しており、前記複数のメタル配線は、配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成されていることを特徴とする半導体装置が提供される。
本発明によって、複数の半導体チップを一つのパッケージに封入した半導体装置において、複数の半導体チップをワイヤーボンディングする際に使用される配線チップの隣接配線間の配線容量差および配線抵抗を低減し、CR遅延を低減することが可能となる。
以下、本発明の第1の実施形態に係るMCPについて、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の一実施形態に係る半導体装置の例を示しており、本発明の一実施形態に係る半導体装置は、それら実施形態に限定されるわけではない。
近年携帯電話を代表とする小型の携帯機器が急速に普及するに伴い、実装面積の縮小化が可能なMCP製品の重要度が非常に高くなってきている。即ち、一つのMCP基板上に、目的に応じ複数のメモリチップを積層し、さらにメモリコントローラー等のASIC等を積層するものであるが、かかるMCPの積層に際しては、メモリチップとASICとの配線としてはワイヤーボンディングが用いられるのが一般的である。
しかし、ワイヤーボンディングを採用する場合はワイヤー長等の制限があるため、メモリチップが大きくなるとメモリチップ上に積層するASICから直接MCP基板に配線することが困難になるため、一般的に配線チップを使用することが多くなる。
かかるMCPの配線について、図面を用いながら説明する。図12に、ASICとメモリチップとをそれぞれ1個ずつ搭載したMCPの断面図を示す。本構成例では、MCP基板10上にメモリチップ11、さらに前記メモリチップ11の上にメモリコントローラーとしてASIC12および配線チップ13が配置されている。前記MCP基板10の下面には、電極を直接接合するための突起状接続電極バンプ14が設けられ、前記MCP基板10と前記メモリチップ11、前記ASIC12、前記配線チップ13は、層間膜22によって積層され、それぞれのチップと前記MCP基板10は、ボンディングワイヤー21によって電気的に接続される。また、前記ASIC12と前記配線チップ13も同様にボンディングワイヤー21で接続される。
図13に、ASICと複数のメモリチップおよび複数の配線チップを一つの基板上に搭載したMCPの平面図を示す。また図14は、図13に示すMCPのB−B’線間における断面図である。図13および図14に示すように、このような構成例においてはMCP基板10上に2個のメモリチップ11、さらにメモリチップ11上にコントローラー用ASIC12および2個の配線チップ13が配置されている。前記MCP基板10の下面には、電極を直接接合するための突起状接続電極バンプ14が設けられ、前記MCP基板10と前記メモリチップ11、前記ASIC12、前記配線チップ13は、層間膜22によって積層され、さらに、前記2個のメモリチップ11の間には、スペーサー15が前記層間膜22を介して配置される。
図13に示すように、メモリチップ11とMCP基板10は、前記メモリチップ11上のメモリチップパッド17と前記MCP基板10上のMCPパッド16とがボンディングワイヤー21によって電気的に接続される。また、ASIC12と前記MCP基板10とは、前記ASIC12上のASICパッド18と前記MCPパッド16とが前記ボンディングワイヤー21によって電気的に接続される。また、配線チップ13と前記MCP基板10は、前記配線チップ13上の配線チップパッド19と前記MCPパッド16とが前記ボンディングワイヤー21によって電気的に接続される。さらに、前記ASIC12と2個の前記配線チップ13も、前記ASICパッド18と前記配線チップパッド19とが前記ボンディングワイヤー21によって電気的に接続される。
このようにMCPにおいては、実装時にMCP基板10とそれぞれのメモリチップ11やASIC12とを電気的にボンディングワイヤー21で接続しなければならない。この場合、特にASIC12とメモリチップ11とのチップサイズが大きく異なる場合には、ASIC12とMCP基板10との配線距離が非常に長くなり、接続が困難になる。即ち、ASIC12をメモリチップ11の中央に配置した場合、ASICパッド18とMCPパッド16との距離は、上下あるいは左右は、ほぼ同等の距離とすることができるが、特に左右の距離自体が長くなり、ボンディングワイヤーの配線長が長くなるため問題となる。一方ASIC12をメモリチップ11の中央から、例えばメモリチップ11の四隅方向にオフセット配置とした場合、上下あるいは左右のうち一方(例えば左側)の配線距離は短くなるものの、他方(例えば右側)の配線距離は中央に配置した場合に比して非常に長くなり配線が困難になる。そこで、かかる問題を解決するために、配線チップ13を配置することが行われる。
即ち、ASIC12に隣接する位置に配線チップ13を配置し、必要な配線に関してはASIC12の入出力信号配線をASICパッド18から一旦隣接する配線チップ13の配線チップパッド19に接続し、前記配線チップ13上をメタル配線20でL字型に配線し、前記配線チップ13上の前記ASICパッド18と接続された配線チップパッド19と直交する二方向のうちのいずれか一の方向に配置された他の配線チップパッド19からMCP基板10上のMCPパッド16に接続することにより、容易に電気的に接続が可能となる。
しかし、従来MCPにおける配線チップ上の配線は、配線チップ内周側の配線と外周側の配線とで配線長が大きく異なるため、隣接するメタル配線間の非常に大きな配線容量の差及び抵抗差に起因するスキューが生じており、製品使用上大きな問題になっていた。即ち、配線チップを用いる場合、配線チップ上の内周側の配線と外周側の配線とで配線長が大きく異なるため非常に大きな隣接配線間の配線容量の差及び配線抵抗差が生じてしまうのである。
かかる問題点について、図を参照しながら説明する。図15は、MCPに使用されている配線チップのチップ内の配線パターンを示す平面図である。この配線チップの配線パターンは、図15に示すように配線チップ13の四辺のうち隣接する二辺の内側に、配線チップパッド19A1乃至19An及び19B1乃至19Bnがそれぞれの辺に同数(n個)配置され、それぞれの配線チップパッド19A1乃至19Anと19B1乃至19Bnとの間はn本のL字型のメタル配線20‐1乃至20‐nにより配線チップ13内部で接続される。配線チップ13においては内周側のメタル配線20‐1も外周側のメタル配線20‐nも、メタル配線20の横幅はほぼ等しく、それぞれのメタル配線20‐1乃至20‐nの隣接する配線間の間隔もほぼ等間隔であり、また、一本のメタル配線の横幅と隣接するメタル配線までの間隔を合わせた配線ピッチPもほぼ等しい配線ピッチで配置されている。ここで内周側とは、配線チップ13上に配線される複数のメタル配線20-1乃至20‐nのうち、配線チップパッド19が配置された二辺の接点側、即ちメタル配線20‐1側をいい、外周側とは配線チップ13上に配線される複数のメタル配線20の前記内周側の反対側即ちメタル配線20‐n側をいう。なお、以下の説明においては、一本のメタル配線の横幅を「ライン幅W」といい、隣接するメタル配線間の間隔を「配線スペースS」といい、一本のメタル配線のライン幅Wと隣接するメタル配線までの片側の配線スペースSとを合わせて「配線ピッチP」という。
配線チップにおいて、複数のメタル配線を等ライン幅W、等配線スペースS、等配線ピッチPで配置した場合、図15に示すように、内周側のメタル配線20‐1と外周側のメタル配線20‐nとでは、配線長が大幅に異なる。ここで、メタル配線においては、配線長が長くなるほどメタル配線と基板との容量および隣接するメタル配線間の配線容量が増加し、配線長が短くなるほどメタル配線と基板との容量および隣接するメタル配線間の配線容量が減少する。また、ライン幅Wが太くなるほど単位長あたりのメタル配線と基板との容量が大きくなり、ライン幅Wが細くなるほど単位長あたりのメタル配線と基板との容量が小さくなる。さらに、配線スペースSが大きくなるほど隣接配線との配線容量が小さくなり、配線スペースSが小さくなるほど隣接配線との配線容量が大きくなる。従って、図15においては、ライン幅W、配線スペースSおよび配線ピッチPがほぼ等しく配置されていることから、メタル配線20‐1とメタル配線20‐nとでは、配線長が大きく異なるため、メタル配線20‐1の隣接配線間の配線容量と、メタル配線20‐nの隣接配線間の配線容量とは、非常に大きな容量差が生じるのである。
上述の隣接配線間の配線容量は、MCPの外部ピン容量値として現れてしまうため、ユーザーが前記MCPを使用する場合、ピン容量値が大きくかつ外部ピン間で容量値にバラツキがあると高速化および低消費電力化が困難になるとともに、外部ピン間でのスキューが大きくなりマージンの低下に繋がる。さらに、近年一つのMCPに搭載されるメモリチップ数が大容量化により増加する傾向にあり、一つの外部ピンに接続されるチップ数が増加し、各チップの入出力ピン容量が加算される。従って、チップ全体で各メタル配線間における隣接配線との配線容量の差を抑制することが要求される。
本発明の第一の実施形態に係る半導体装置は、かかる隣接配線との配線容量の差を最小とすることができる。本発明の第1の実施形態に係る半導体装置について、図1乃至図3に基づいて説明する。図1は、本発明の第1の実施形態に係る半導体装置の、配線チップの配線パターンを示す平面図である。また、図2は、本発明の第1の実施形態に係る半導体装置の平面図である。更に図3は、図2に示した本発明の第1の実施形態に係る半導体装置の、A−A’線間における断面図である。
本発明の第1の実施形態に係る半導体装置においては、配線チップ13上の配線チップパッド19を接続する複数のメタル配線20の配線長を、同一サイズの配線チップ13においてL字型に配線する場合に比して短縮するとともに、ライン幅Wを配線チップ全体で均一のライン幅とするのではなく、配線毎に所定の条件に従って任意のライン幅に設定している(以下このように設定されたライン幅を、設計時調整可能ライン幅Wという。)ことを特徴とする。また、配線スペースSを配線チップ全体で均一の配線スペースとするのではなく、配線毎に所定の条件に従って任意の配線スペースに設定しており(以下このように設定された配線スペースを、設計時調整可能配線スペースSという。)、さらに、配線ピッチPについても配線チップ全体で均一の配線ピッチとするのではなく、配線毎に所定の条件に従って任意の配線ピッチに設定している(以下このように設定された配線ピッチを、設計時調整可能配線ピッチPという。)ことを特徴とする。この結果、前記複数のメタル配線は、配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成される。
図1において、配線チップ13上の四辺のうち隣接する2辺の内側に、第3のパッド(以下、配線チップパッドという。)19A1乃至19An及び19B1乃至19Bnがそれぞれの列に同数(n個)配置される。それぞれの前記配線チップパッド19は前記配線チップ13内部で、配線チップパッド19Amと19Bmとがメタル配線20‐m(m=1乃至n)によって該二辺の接点側から順に接続される。従って、この配線チップ13を経由することで、例えば、配線チップパッド19A1に入力された情報が、メタル配線20‐1を経由して配線チップパッド19B1から出力され、逆に配線チップパッド19B1に入力された情報が配線チップパッド19A1から出力される。即ち、配線チップ13を経由することで、情報が、入力方向に対して直角方向に出力されることになる
図1において、配線チップパッド19A1乃至19Anと19B1乃至19Bnとの間を接続するメタル配線20‐1乃至20‐nは、配線長を短くするため、台形の底辺部を省略した形状(以下、台形上部形状という。)で配線している。配線チップパッド19A1乃至19Anと19B1乃至19Bnとの間を最短で接続するには直線で接続すればよい。しかし、配線本数が増加して配線チップパッド19A1乃至19An及び19B1乃至19Bn間の間隔が狭小となる場合、直線で接続するとメタル配線20‐1乃至20‐nにおいて、隣接するメタル配線間の配線スペースS1乃至Snもさらに狭小となり、隣接するメタル配線間の配線容量差及び抵抗差が大きく影響してしまう。従って、本発明の一実施形態に係る半導体装置の配線チップ13においては、一定の配線スペースSを確保しながらかつ配線長を短縮するために、メタル配線20は、第1の配線チップパッド19A(あるいは19B)から、第2の配線チップパッド19B(あるいは19A)が配置された辺に対して平行又は鋭角を形成するように配線チップ13内部に向かって延伸される第1の部分と、第2の配線チップパッド19B(あるいは19A)から、第1の配線チップパッド19A(あるいは19B)が配置された辺に対して平行又は鋭角を形成するように配線チップ13内部に向かって延伸される第2の部分と、前記第1の部分と前記第2の部分を直線状に接続する第3の部分を有している。即ちメタル配線20は、図1に図示した台形上部形状となる。メタル配線20をこの形状とした場合、隣接するメタル配線相互間で第一の部分と第二の部分の伸張する長さを調整することにより、配線スペースSを十分に確保できる。また、この形状で配線した場合、図15に示したL字型で配置した場合に比して、配線長を短縮することができる。
本発明の第1の実施形態に係る半導体装置を図2に示す。図2において、MCP基板10上にメモリチップ11が集積され、メモリチップ11上に2個のASIC12及び配線チップ13が積層される。MCP基板10に設けられ前記MCPの接続電極と電気的に接続された配線用の第1のパッド(以下、MCPパッドという。)16と、メモリチップ11上に設けられたメモリチップパッド17がボンディングワイヤー21によって接続される。同様にASIC12上に設けられた第2のパッド(以下、ASICパッドという。)18の一部とMCPパッド16が接続され、また、配線チップ13上に設けられた配線チップパッド19の一部とMCPパッド16が接続される。そして、図2に向かって左側のASIC12のASICパッド18の一部と、配線チップ13の配線チップパッド19の一部が接続されることで、左側のASIC12のASICパッド18のうち直接MCPパッド16と接続できなかったASICパッド18が、配線チップ13を介してMCPパッド16と電気的に接続されることになる。
図2に示す半導体装置のA−A’線間における断面図が図3であるが、図3に示すように、MCP基板10上に層間膜22並びにスペーサー15を介してメモリチップ11が積層されるMCP基板10は、シリコン基板に限られずガラス基板等でも良い。図3においては3個のメモリチップが積層された例を示しているが、これに限定されるわけではない。メモリチップ11上に2個のASIC12と配線チップ13が1個搭載される。前記MCP基板10の下面には、電極を直接接合するための突起状接続電極バンプ14が設けられる。各メモリチップ11のパッド(図示せず)とMCP基板10のMCPパッド(図示せず)はボンディングワイヤー21で接続され、2個のASIC12のパッド(図示せず)もボンディングワイヤー21でMCP基板10のMCPパッド(図示せず)と接続される。
図3において、図3に向かって左側のASIC12と配線チップ13が、ボンディングワイヤー21で接続されているのがわかる。配線チップ13を介することで、ボンディングワイヤー21の配線長はいずれも短くすることが可能となる。図2及び図3においては、それぞれ図に向かって左側のASIC12のみが配線チップ13を介してMCP基板10のMCPパッド16に接続されているが、目的に合わせて配線チップパッド19を配置することで、前記配線チップ13を介して左右のASIC12のASICパッド18とMCPパッド16を接続することもできる。
このような配線チップ13を介した場合、ASIC12と配線チップ13の間を接続するボンディングワイヤー21の配線長を短くすることができ、また、配線チップ13とMCPパッド16とを接続する配線の配線長も短くすることができる。そして、配線チップ13内において各配線チップパッド19間を接続するメタル配線は、上述した台形上部形状で最短距離を接続されているため、ASIC12からMCP10のMCPパッド16までの合計の配線長も短縮することができる。積層されるメモリチップ11が増加するに従い配線本数は増加し、また、ASIC12が増加することもあるため、各チップを接続するボンディングワイヤー21の配線長は長くなり、配線が困難になる場合もある。しかし、本発明の第1の実施形態に係る半導体装置においては、前記配線チップ13を介することによりボンディングワイヤー21の配線長が長くなることを抑制でき、積層されるメモリチップ11の数が大幅に増加しても、また、MCPに搭載されるASIC12の数が大幅に増加しても対応することが可能である。
さらに、本発明の第1の実施形態においては、設計時調整可能ライン幅Wとしている点に特徴がある。即ち、図1に示すように、配線長が短く隣接するメタル配線間との配線容量が小さくなる配線チップ13の内周側のメタル配線20‐1のライン幅W1を太くし、配線チップ13の外周側に配置されるメタル配線20‐nを細くし、メタル配線20‐1からメタル配線20‐nに向かうほどライン幅Wを細くしている。これによって、配線長が短い配線チップ13の内周側のメタル配線20の隣接するメタル配線間との配線容量はできるだけ大きくし、配線長が長い配線チップ13の外周側に配置されるメタル配線20の隣接するメタル配線間との配線容量はできるだけ小さくなるように配線することが可能となる。
また、本発明の第1の実施形態においては、設計時調整可能配線スペースSとしている点に特徴がある。即ち、図1に示すように、配線チップ13上に配線される複数のメタル配線20の配線間間隔である配線スペースSは等間隔ではなく、配線チップ13の内周側から外周側になるほど、即ち図1において配線スペースS1から配線スペースSnになるほど広く設定されている。これによって、配線チップ13の内周側に位置するメタル配線20は隣接配線との配線容量が大きくなり、外周側に位置するメタル配線20は隣接配線との配線容量が小さくなる。
さらに、本発明の第1の実施形態においては、設計時調整可能配線ピッチPとしている点に特徴がある。即ち、一本のメタル配線20のライン幅Wと隣接するメタル配線までの片側の配線スペースSを合わせた配線ピッチPは等間隔ではなく、図1に示すように、配線チップ13の内周側から外周側に向かって、即ち図1において配線ピッチP1から配線ピッチPnになるほど広く設定されている。
上述のように、配線チップ13内のメタル配線20を台形上部形状の配線とし、設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPとすることで、配線チップ13の内周側に配置される配線長が短いメタル配線は、ライン幅Wが太く、かつ配線スペースSを狭めることにより、単位長あたりのメタル配線と基板との容量および隣接配線との容量をできるだけ大きくとることができる。一方、配線チップ13の外周側に配置される配線長が長いメタル配線は、ライン幅Wが細く、かつ配線スペースSを広くすることにより、単位長あたりのメタル配線と基板との容量および隣接配線との容量をできるだけ小さくとることができる。この結果、配線チップ13の内周側のメタル配線20は相対的に配線容量が大きくなり、一方配線チップ13の外周側のメタル配線20は相対的に配線容量が小さくなるため、配線チップ13内に配置される複数のメタル配線20‐1乃至20‐n間の配線容量差を最小とすることが可能となる。
図1においては、メタル配線20を台形上部形状の配線とし、設計時調整可能ライン幅W、設計時調整可能配線スペースPおよび設計時調整可能配線ピッチPとしているが、本発明の第1の実施形態に係る半導体装置の配線チップは、設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPをどのように組み合わせてもよく、例えば、配線チップパッド19A1乃至19Anおよび19B1乃至19Bnの配置を等間隔とするためライン幅W1乃至Wnは設計時調整可能で、配線スペースS1乃至Snも設計時調整可能であるが、配線ピッチPは等間隔、即ち全ての配線ピッチを配線ピッチP1とすることも可能である。この場合は、図示はしないが、隣接配線間の配線容量の差を配線チップ全体において減少するために、配線長が短い内周側のメタル配線20についてはライン幅Wを太くし、且つ配線スペースSを狭く設定し、外周側にいたる程、ライン幅Wを狭くし、且つ配線スペースSを広く設定することとなる。更に、図4に示すように、従来の配線チップと同様に、等ライン幅W、等配線スペースS、当配線ピッチP、即ち全てのライン幅Wをライン幅W1とし、全ての配線スペースSを配線スペースS1とし、全ての配線ピッチPを配線ピッチP1とすることも可能である。図示は省略するが、かかる配線チップを搭載したMCPにおいても、図2と同様に、ボンディングワイヤー21の配線長が長くなることを抑制でき、積層されるメモリチップ11の数が大幅に増加しても、また、MCPに搭載されるASIC12の数が大幅に増加しても対応することが可能である。配置する配線の本数および配線チップ13のサイズに応じ、このような台形上部形状の配線と設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPを組合せることにより、どのような場合であっても、メタル配線相互間における隣接配線間の配線容量の差を、配線チップ全体において減少することが可能となる。
本発明の第2の実施形態においては、配線チップ内に配置される複数のメタル配線について、それぞれのメタル配線のCR遅延を最小化するとともに、複数のメタル配線間におけるCR遅延差を最小化することが可能となり、MCPの高速化に資することが可能となる。図に基づいて以下に説明する。
図5は、本発明の第2の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。本発明の第2の実施形態に係る半導体装置の配線チップは、図5に示すとおり、配線チップ13の四辺のうち隣接する二辺の内側に、配線チップパッド19A1乃至Anと19B1乃至19Bnがそれぞれの辺に同数(n個)配置され、それぞれの配線チップパッド19A1乃至Anと19B1乃至19Bnとの間は台形上部形状のメタル配線20‐1乃至20‐nにより配線チップ13内部で該二辺の接点側に位置するパッド同士から順に接続される。
配線チップパッド19は、配線チップ13の内周側から外周側になるに従って、即ち配線チップパッド19A1から19An及び19B1から19Bnに向かってパッド間の間隔が広くなり、また、複数のメタル配線20‐1乃至20‐nは、配線チップ13の内周側から外周側になるに従って、即ちライン幅W1からライン幅Wnに向かってライン幅Wが太くなるように設定されている。さらに、配線チップ13の内周側から外周側になるに従って、即ち配線ピッチP1から配線ピッチPnに向かって配線ピッチPも広くなるように設定される。
即ち、本発明の第2の実施形態に係る半導体装置の配線チップにおいては、配線長が長い配線チップ13の外周側に配置されるメタル配線20‐nはライン幅Wnが太く、かつ隣接するメタル配線20間の配線スペースSnが広く、結果として配線ピッチPnが広くなる。一方、配線長が短い配線チップ13の内周側に配置されるメタル配線20‐1は、ライン幅W1が細く、かつ隣接するメタル配線20間の配線スペースS1が狭く、結果として配線ピッチP1が狭くなる。この結果、配線長が長い配線チップ13の外周側に配置されるメタル配線20‐nは、内周側に配置される配線長が短いメタル配線20‐1に比して相対的に隣接配線間での配線容量が小さくなり、配線抵抗を低減することが可能となる。
即ち、配線チップ13の外周側のメタル配線20‐nは配線長が長いため、長ければ長いほど大きくなる隣接配線との配線容量が大きくなる。しかもライン幅Wnが太いため、単位長あたりのメタル配線と基板との容量が大きくなり、相対的に配線抵抗が大きくなる。しかし一方で、配線ピッチPnを内周側のメタル配線20‐1よりも広く取ることは、隣接配線との配線容量を小さくする方向に働き、配線抵抗を減少することができる。従ってそれぞれの効果が相殺されて、結果としてメタル配線20‐nの配線抵抗を一定レベルに抑制することができ、CR遅延を一定のレベルとすることができる。
前記CR遅延は、それぞれの配線の配線長とライン幅Wおよび配線ピッチPとの相対的な関係で決まってくるため、本発明による設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPの組合せにより調整が可能となる。
上述のように、配線チップ外周側のライン幅Wおよび配線スペースSを、配線チップ内周側の配線よりも大きくすることにより隣接配線間の配線容量の低減および配線抵抗の低減が可能となる。この結果、最大配線CR遅延の低減と、配線間のCR遅延差の効果的な抑制が可能となり、高速化が図られる。前記低減量は、メタル配線と基板との容量、隣接配線間の配線容量および配線の抵抗率等のパラメータにより適宜ピッチを調整することにより所望の値に調整することが可能である。この場合、ライン幅Wや、配線スペースSは変更可能であり、配線チップ13に配置する配線の本数および配線チップサイズ等によって、同一ライン幅Wや、同一配線スペースSとしても良い。図示は省略するが、かかる配線チップを搭載した半導体装置においても、図2と同様に、ボンディングワイヤー21の配線長が長くなることを抑制でき、積層されるメモリチップ11の数が大幅に増加しても、また、MCPに搭載されるASIC12の数が大幅に増加しても対応することが可能である。
半導体メモリの大容量化が進行し、また、MCPに搭載される半導体メモリやASIC等の数が増加する一方で、実装面積の縮小の要請からMCP自体のサイズダウンが進行している。このような状況においては、接続すべき配線の数が増加するが、一方でサイズダウンの要請にも応えるため、配線チップの配線ピッチPを狭めて1チップあたりの配線数を増やす必要がある。本発明の第3の実施形態においては、かかる配線ピッチPの狭小化を図りながら、配線数を増加することが可能となる。
図6は、本発明の第3の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。本発明の第3の実施形態においては、配線チップの四辺のうち隣接する二辺の内側に同数配置される配線チップパッドの配置を、それぞれの辺に複数列に千鳥状に配置することを特徴とする。
図6を基に、本発明の第3の実施形態に係る半導体装置の配線チップの配線パターンについて説明する。図6において、配線チップ13上に、前記配線チップ13とASICおよびMCP基板と接続するための配線チップパッド19A、19Bが、配線チップ13のそれぞれの辺に前述のように複数列に配置される。配線チップパッド19Aは、配線チップ13の内部側に配線チップパッド19A2乃至19An‐1の偶数番号の配線チップパッドが配置され、その外側に配線チップパッド19A1乃至19nの奇数番号の配線チップパッドが配置され、奇数番号の配線チップパッドと偶数番号の配線チップパッドは、隣接する列の配線チップパッド19が、配置される辺の垂直方向でほとんど重なり合わないように千鳥状に配置される。言い方を変えれば、配線チップパッド19A1、19A2乃至19Anがジグザグ状に配置される。他の辺に配置される配線チップパッド19B1、19B2乃至19Bnも同様に配置される。図6においては、おのおの辺に配線チップパッド19A1乃至19An及び19B1乃至19Bnが2列ずつ配置される例を示しているが、メタル配線20‐1乃至20‐nの配線に支障がない限り、2列以上であっても良い。
前記2列に配置された配線チップパッド19A1乃至19An及び19B1乃至19Bnは、複数のメタル配線20‐1乃至20‐nによって、配線チップ13内でL字型に該二辺の接点側から順に接続される。前記メタル配線20‐1乃至20‐nは、全てが同一のライン幅W1、同一配線スペースS1および同一配線ピッチP1で配線されている。
この千鳥状の配線チップパッド配置により、配線チップパッド19を従来以上の個数配置することができ、配線本数の増加に対応できる。即ち、配線チップパッド19を1列に配置する場合には、隣接する配線チップパッド19間においてある程度の間隔(配線チップパッド19自体の長辺の長さ+α)を設けなければ配置することができないが、複数列に配置する場合には、列間の間隔が確保されるため、配置される辺の垂直方向から見た場合に隣接する配線チップパッド19がある程度重なり合う間隔であっても、メタル配線20が重なり合わず、かつ隣接配線においてショートリーク等が生じない範囲で、配線チップパッド19を配置することが可能となる。この結果、配線ピッチPの狭小化が可能となり、従って、同一サイズの配線チップにおいて配線本数の増加に対応することが可能となる。
また、かかる千鳥状に配線チップパッド19を配置することにより、配線チップ13において、一部のメタル配線について配線長を短くすることができ、隣接配線間の配線容量の抑制が可能となる。
図6において、2列に配置された配線チップパッド19A1乃至19An及び19B1乃至19Bnのうち、配線チップ13内部側に配置された配線チップパッド19A2乃至19An-1と19B2乃至19Bn-1を接続するメタル配線20‐2乃至20‐n-1は、配線チップ13外部側に配置された配線チップパッド19A1乃至19Anと19B1乃至19Bnを接続するメタル配線20‐1乃至20‐nの外周側に位置する場合であっても、配線チップパッド19A2乃至19An-1と19B2乃至19Bn-1自体が配線チップパッド19A1乃至19Anと19B1乃至19Bnの内側に配置されているため、配線長が必ずしも長くなるわけでなく、チップ全体として考えた場合、同じ配線本数であれば、1列に配線チップパッド19を配置した場合に比して一部の配線の配線長を短くすることができる。
即ち、配線チップ13の内部側に配置される配線チップパッド19A2乃至19An−1及び19B2乃至19Bn−1は、配線チップ13の外部側に配置される配線チップパッド19A1乃至19An及び19B1乃至19Bnに対して、それぞれの辺において、配線チップパッド19自体の短辺の長さおよび配線チップパッド19A1乃至19An及び19B1乃至19Bnとの間に設けられた間隔分だけ配線チップ13内部に位置するため、メタル配線20‐2乃至20‐n-1の配線長は、その両端でそれぞれ前記長さ分だけメタル配線20‐1乃至20‐nより短くすることができるのである。従って、配線長が長くなればなるほど大きくなる隣接配線間の配線容量を抑制することができる。
本発明の第3の実施形態に係る半導体装置の配線チップの配線パターンによって、配線ピッチPの狭小化を図りながら、配線数を増加することが可能となり、半導体装置自体のサイズダウンに応えることができる。また、一部の配線について隣接配線間の配線容量を抑制することができる。図示は省略するが、かかる配線チップを搭載したMCPにおいても、図2と同様に、ボンディングワイヤー21の配線長が長くなることを抑制でき、積層されるメモリチップ11の数が大幅に増加しても、また、MCPに搭載されるASIC12の数が大幅に増加しても対応することが可能である。
本発明の第3の実施形態に係る半導体装置の配線チップの配線パターンによって、配線チップの狭小化を図りながら配線数を増加するとともに、一部の配線について隣接配線間の配線容量を抑制することができるが、本発明の第3の実施形態と、台形上部形状のメタル配線、設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPを組み合わせることにより、配線本数を増やしながらさらに効果的に隣接配線間の配線容量を抑制することができる。本発明の第4の実施形態に係る配線チップの配線パターンは、千鳥状に配線チップパッドを配置し、それぞれの配線チップパッドを配線チップ内部で台形上部形状のメタル配線で接続し、さらにライン幅W、配線スペースSおよび配線ピッチPを設計時調整可能とすることができることを特徴とする。
図7は、本発明の第4の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。本発明の第4の実施形態においては、配線チップの四辺のうち隣接する二辺の内側に同数配置される配線チップパッドの配置を、それぞれの辺に複数列ずつ千鳥状に配置し、それぞれの配線チップパッドを接続するメタル配線を台形上部形状の配線とし、またメタル配線の配置には設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPを用いていることを特徴とする。
図7を基に、本発明の第4の実施形態に係る配線チップの配線パターンについて説明する。図7において、配線チップ13上に、外部のASICおよびMCP基板と接続するための配線チップパッド19が、配線チップ13の四辺のうち隣接する二辺の内側に2列に同数配置される。それぞれの辺に前述のように2列に配置される配線チップパッド19A1乃至19An及び19A2乃至19An−1と19B1乃至19Bn及び19B2乃至19Bn−1は、おのおのの配線チップパッド19A1乃至19Anと19A2乃至19An−1及び19B1乃至19Bnと19B2乃至19Bn−1とが、配置される辺の垂直方向に相互にあまり重なり合わないように、千鳥状に配置される。図7においては、おのおの辺に配線チップパッド19が2列ずつ配置される例を示しているが、メタル配線20の配線に支障がない限り、2列以上であっても良い。
この配置により、配線チップパッド19を従来以上に配置することができ、配線本数の増加に対応できる。即ち、配線チップパッド19を1列に配置する場合には、隣接する配線チップパッド19間においてある程度の間隔(配線チップパッド19自体の長辺の長さ+α)を設けなければ、配置することができないが、2列に配置する場合には、列間の間隔が確保されるため、配置される辺の垂直方向から見た場合に隣接する配線チップパッド19A1乃至19An及び19A2乃至19An−1と19B1乃至19Bn及び19B2乃至19Bn−1がある程度重なり合う間隔であっても、メタル配線20が重なり合わず、かつ隣接配線においてリーク等が生じない範囲で、配線チップパッド19を配置することが可能となる。即ち一つの列においては隣接する配線チップパッド19間の間隔を配線チップパッド19自体の長辺の長さ(配線チップパッドが正方形の場合は、1辺の長さ)よりも狭く確保することが可能となるため、より多くの配線チップパッド19を配置することが可能となるのである。この効果は、本発明の第3の実施形態と同様である。
それぞれの配線チップパッド19A1乃至19An及び19A2乃至19An−1と19B1乃至19Bn及び19B2乃至19Bn−1は、配線チップ13内でn本の台形上部形状のメタル配線20‐1乃至20‐nによって該二辺の接点側から順に接続される。従って、この配線チップ13を経由することで、入出力が、前記入出力方向に対して垂直方向に入出力されることになる。配線チップパッド19を2列に千鳥状に配置することで、配線チップ13のサイズが縮小された場合にも、所望の配線本数を確保することができる。
しかし、前記2列の千鳥状の配線チップパッド配置のみでは、配線チップのサイズダウンを実現できても、メタル配線相互間における、配線長の相違による隣接配線間の配線容量の差及び抵抗差を効果的に低減することは容易ではない。即ち、配線チップのサイズが小さくなればなるほど、配線チップ内の複数のメタル配線間において、配線長の相違による隣接配線間の配線容量の差及び抵抗差による影響が大きくなるからである。
具体的には、前記2列の千鳥状に配線チップパッドを配置し、それぞれの配線チップパッドをメタル配線でL字型に配線した場合、配線チップの内周側のメタル配線と外周側のメタル配線とでは配線長が大きく異なり、それぞれの配線における配線長の相違による隣接配線間の配線容量の差及び抵抗差が顕著になる。また、配線チップパッドを1列に配置する場合、隣接する配線チップパッド間の間隔をある程度(配線チップパッド自体の長辺の長さ+α)確保することが必要になるが、2列の千鳥状に配置する場合には、列間の間隔が確保できるため、上述のように同一列においては隣接する配線チップパッド19の間隔を配線チップパッド19自体の長辺の長さ(配線チップパッドが正方形の場合は、1辺の長さ)よりも狭く確保することが可能となるため、必然的にメタル配線20間の間隔が狭小になる。従って隣接配線との配線容量の差の影響が大きくなるのである。
本発明の第4の実施形態に係る半導体装置の配線チップにおいては、配線チップ内のメタル配線を台形上部形状で配線し、かつライン幅W、配線スペースSおよび配線ピッチPを設計時調整可能としているため、それぞれの配線における配線長の相違による隣接配線間の配線容量の差及び抵抗差を減少することが可能となる。図7において、メタル配線20‐1乃至20‐nは台形上部形状に配線されるため、それぞれの配線長をL字型に配線した場合に比して短くすることができる。この効果は、上述の本発明の第1の実施形態および第2の実施形態と同様である。
また、それぞれのメタル配線20‐1乃至20‐nのライン幅W1乃至Wnは、配線チップ13内周側のメタル配線20‐1は太く、外周側のメタル配線20‐nに向かって外周側になるほど細くなるように設定されている。従って、配線長が短ければ短いほど小さくなる隣接配線間の配線容量と、配線のライン幅Wが太ければ太いほど大きくなる単位長あたりのメタル配線と基板との容量とを、配線長が短い、配線チップ13内周側に配置されるメタル配線20についてはできるだけ大きくなるように配線し、一方配線長が長い、配線チップ13外周側に配置されるメタル配線20についてはできるだけ小さくなるように配線することが可能となる。
さらに本発明の第4の実施形態に係る半導体装置の配線チップの配線パターンにおいては、配線チップ13内周側のメタル配線20‐1は、配線スペースS1が狭小になるように配置され、外周側のメタル配線20‐nに向かって配線スペースSが次第に広く設定されている。従って、配線チップ13内周側ほど太くなる前述のライン幅Wの設定と相俟って、配線ピッチPは配線チップ13の内周側は狭小になり、外周側になるほど広くなる。この結果、配線チップ13内周側のメタル配線20はライン幅Wが太く配線スペースSも狭いため、単位長あたりのメタル配線と基板との容量が大きく、また隣接配線間の配線容量の影響も大きくなる。しかし一方で、配線長が短いため隣接配線間の配線容量が小さいことから、結果として隣接配線間の配線容量を抑制できる。また、配線チップ13外周側のメタル配線20は、配線長が長いため隣接配線間の配線容量が大きくなるが、一方でライン幅Wが細く配線スペースSも大きく設けられていることから、単位長あたりのメタル配線と基板との容量が小さく、また隣接配線間の配線容量の影響が小さいため、結果として隣接配線間の配線容量差を抑制できる。
以上のような効果により、本発明の第4の実施形態に係る半導体装置の配線チップの配線パターンによれば、配線長の相違による隣接配線間の配線容量の差及び抵抗差を効果的に低減することが可能となり、あわせて配線本数を増加することができるため、実装面積の縮小が可能な半導体装置を提供することができる。図示は省略するが、かかる配線チップを搭載したMCPにおいても、図2と同様に、ボンディングワイヤー21の配線長が長くなることを抑制でき、積層されるメモリチップ11の数が大幅に増加しても、また、MCPに搭載されるASIC12の数が大幅に増加しても対応することが可能である。
MCPに搭載される半導体メモリやASIC等の数が増加する一方で、実装面積の縮小の要請からMCP自体のサイズダウンが進行しているが、今後さらにサイズダウンが進行し、併せて積層される半導体チップやASICの数が増加した場合、電源線等の幅広な配線を配線チップを使用して配線する必要が生じることが予測される。かかる場合に、本発明の台形上部形状のメタル配線と、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPが効果的である。本発明の第5の実施形態に係る半導体装置の配線チップの配線パターンは、かかる電源線等の幅広配線をも配線可能とする。
図8は、本発明の第5の実施形態に係る半導体装置の配線チップの配線パターンを示した平面図である。図8において、配線チップ13上の四辺のうち隣接する二辺の内側に、配線チップパッド19A1乃至19An及び19B1乃至19Bnがそれぞれの列に同数(n個)配置される。
それぞれの配線チップパッド19A1乃至19Anと19B1乃至19Bnとは、配線チップ13内部でメタル配線20‐1乃至20‐nによって該二辺部の接点側から順に接続されるが、前記メタル配線20‐1乃至20‐nは、配線長を短縮するために台形上部形状で接続される。
前記台形上部形状のメタル配線20‐1乃至20‐nは、ライン幅Wが一定ではなく、例えば配線長が長くなり隣接配線間の配線容量が大きくなる配線チップ13外周側のメタル配線20‐nは細く、一方配線長が短く隣接配線間の配線容量が小さい配線チップ13内周側のメタル配線20‐1に向かって次第に太く配線される。また、配線スペースSについても、配線チップ13内周側の配線スペースS1が最も狭小で、配線長が長くなり隣接配線間の配線容量が大きくなる配線チップ13外周側の配線スペースSnに向かって次第に広く設定される。
ここで、かかるMCPやASICへの配線の都合上、配線チップ13上に電源配線24を配線する必要が生じることも予想されるが、電源配線24は他のメタル配線よりも一般的に幅広となるため、単位長あたりの電源配線と基板との容量が大きくなり、また隣接配線間の配線容量の差の問題が顕著に生じることから、極力配線長を短くし、また隣接配線との配線スペースSを広く設けることが必要となる。
本発明の第5の実施形態に係る半導体装置の配線チップの配線パターンによれば、台形上部形状の配線とすることで配線長を短縮することができ、また、配線スペースSを設計時調整可能とすることができるため、他のメタル配線20よりも幅広な電源配線24を配置しても、隣接配線間の配線スペースSを十分に確保することができる。この結果、幅広な電源配線24からの他のメタル配線20への影響を抑制することができる。図示は省略するが、かかる配線チップを搭載したMCPにおいても、図2と同様に、ボンディングワイヤー21の配線長が長くなることを抑制でき、積層されるメモリチップ11の数が大幅に増加しても、また、MCPに搭載されるASIC12の数が大幅に増加しても対応することが可能である。
MCPに搭載される半導体メモリやASIC等の数が増加する一方で、実装面積の縮小の要請からMCP自体のサイズダウンが進行しているが、今後さらにサイズダウンが進行し、併せて積層される半導体チップやASICの数が増加した場合、複数のメモリチップと用途が異なる複数のASICを積層する必要が生じると予測される。この際、配線チップの配線本数が増加する一方で、一つの配線チップから異なる2方向に配線せざるを得ない場合もある。
また、メモリチップとASICのサイズが大きく異なる場合、メモリチップ上にASICを積層することになるが、例えば、異なる用途のASICを複数使用する場合、配線チップの数を増加して対応することになるが、配線チップの個数増加は、MCPコストの上昇に直結する。例えば、4周にASICパッドを有するASICを、サイズが大きく異なるメモリチップ上に積層して配線する場合、通常、ASICをメモリチップの4隅のいずれかに配置し、2個の配線チップを配置することが一般的である。従って、2個のASICを積層する場合には、4個の配線チップが必要になり、コスト上昇をもたらすとともに、実装面積の関係上、2個のASICも含めて合計6個のチップ配置が困難な場合も生じる。この問題を解決するためには、1個の配線チップの配線本数を増やし、かつ、異なる2方向に入出力できるように配線することが求められる。
かかる場合、配線チップの配線パターンをL字型で等ピッチに配線すれば、配線本数の増加に対応できない。図16は、メタル配線をL字型で等ピッチに配線し2方向に入出力可能とした配線チップの平面図である。図16において2方向に入出力できるように配線する場合、図16に示すとおりL字型配線の相互の頂点が配線チップの中心部で接触することになるため、必然的に配線チップパッド19が配置できるのは、配線チップの1辺の半分以下の部分限られることになり、配線本数の増加に対応できないのである。
図9は、本発明の第6の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。図9において、配線チップ13上の4辺の内側に配線チップパッド19a乃至19dが配置され、図面向かって上側の配線パッド19a1乃至19anと、図面向かって左側の配線チップ19d1乃至19dnがメタル配線20A1乃至20Anで接続され、同じ様に図面向かって下側の配線チップパッド19c1乃至19cnと図面向かって右側の配線チップパッド19b1乃至19bnがメタル配線20B1乃至20Bnで該二辺部の接点側から順に接続される。従って、配線チップ13向かって左側から上側へと、向かって右側から下側への異なる2方向に接続することができる。
また、前記配線チップ13のメタル配線20A1乃至20An及び20B1乃至20Bnは、配線長が短いメタル配線20はライン幅Wが太く、配線長が長いメタル配線20はライン幅Wが細く設定されている。さらに、2方向のメタル配線はそれぞれ内周側から外周側に向かって配線スペースSが広く設定されている。従って、それぞれの配線において、隣接配線間の配線容量の差を減少することができる。本発明の第6の実施形態に係る半導体装置の配線チップの配線パターンによれば、配線ピッチPを調整することができるため、図16に示したL字型に同一ライン幅W、同一スペースおよび同一ピッチで配線する場合に比して、多数の本数の配線を配線することが可能になる。
本発明の第6の実施形態に係る半導体装置の平面図を図10に示す。図10において、MCP基板10上にメモリチップ11および2個のASIC12が積層される。2個のASIC12aおよび12bは、メモリチップ11の4隅のうち、図面向かって右上と左上の隅に設置される。この場合、右上に設置されたASIC12aの図面向かって左側の配線チップパッド19および左上に設置されたASIC12bの図面向かって右側の配線チップパッド19は、ボンディングワイヤーの配線長に制限があることから、MCP基板10のMCPパッドとの接続が困難になる。そこで、図9で示した本発明の第6の実施形態に係る半導体装置の配線パターンを採用した配線チップ13がメモリチップ12の中央に配置される。
前記配線チップ13は、2個のASIC12aおよび12bと接続するボンディングワイヤーの距離を短縮するために、ASICより大きなサイズとされる。そして前記配線チップ13上の4辺の内側に配置された配線チップパッド19は、図面向かって上側の配線パッド19a1乃至19anと、図面向かって左側の配線チップ19d1乃至19dnがメタル配線20A1乃至20Anで接続され、同じ様に図面向かって下側の配線チップパッド19c1乃至19cnと図面向かって右側の配線チップパッド19b1乃至19bnがメタル配線20B1乃至20Bnで接続される。
配線チップ13の配線チップパッド19とMCP基板10上のMCPパッド16、ASIC12上のASICパッド18とMCP基板10上のMCPパッド16およびメモリチップ11上のメモリチップパッド17とMCP基板10上のMCPパッド16がそれぞれボンディングワイヤー21で接続される。
前記のような接続により、メモリチップ11の左上の隅に配置されたASIC12bの図面向かって右側のASICパッドは配線チップ13を介してMCP基板図面向かって上側のMCPパッド16と接続され、同じ様にメモリチップ11の右上の隅に配置されたASIC12aの図面向かって左側のASICパッドは配線チップ13を介してMCP基板図面向かって下側のMCPパッド16と接続される。従って、1個の配線チップ13で異なる2方向に配線が可能となり、MCPのコスト削減を図ることができる。
上述したように、本発明の第6の実施形態に係る半導体装置の配線チップの配線パターンによれば、配線チップのメタル配線の隣接配線間の配線容量の差及び抵抗差を減少しながら、異なる2方向に接続することができる。また、MCPコスト削減を図ることができる。かかる配線チップを搭載したMCPにおいても、図2と同様に、ボンディングワイヤー21の配線長が長くなることを抑制でき、積層されるメモリチップ11の数が大幅に増加しても、また、MCPに搭載されるASIC12の数が大幅に増加しても対応することが可能である。特に本発明の第6の実施形態に係る配線チップによって、左右のASIC12からMCP基板10にボンディングワイヤー21の配線長を短縮しながら配線することができる。従って、集積化が進行し、積層するメモリチップ11及びASIC12の数が増大しても、特別な配線方法によらなくてもワイヤーボンディングによって接続することができ、コスト上昇を抑制できる。
本発明の台形上部形状の配線パターンと設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPを用いれば、マイクロSDにおいてメモリチップの大容量化に対応が可能となる。
例えば、SDカードの超小型版であるマイクロSDは、外形寸法がW11.0×D15.0×H1.0mmであり、SDカードに比べると厚さが約半分、表面積が4.65分の1となる。また、形状自体が概略長方形ではなく、長方形の4隅のうち1隅が欠けた形状で、かつ、携帯電話等のスロットに挿入されたとき固定させるためのコの字型の切れ込みがある。従って、メモリチップをマイクロSDに搭載する場合、メモリチップの容量を最大限に確保するためには、ASIC等を積層することが必要になり、配線のためには、配線チップが必要になる。
ここで、上述のようにマイクロSDはSDカードに比して表面積が4.65分の1と非常に狭小なため、メモリチップのみならず、積層されるASICや配線チップもサイズダウンが要求され、内部配線も配線ピッチP等を狭めることが要求される。また、マイクロSDは特殊な形状をしているため、メモリチップの容量増加に伴って、今後実装上、搭載される配線チップの形状も矩形ではなく前記特殊形状に合わせた形状が要求されると予測される。本発明の第7の実施形態に係るマイクロSDは、かかる要求に応えることが可能となる。
図11に、本発明の第7の実施形態に係るマイクロSDの平面図を示す。図を参照しながら以下で説明する。
図11において、マイクロSD基板25上に2個のキャパシタ26が配置され、さらにマイクロSD基板25上にメモリチップ11、ASIC12、配線チップ13が積層される。
メモリチップ11の容量を確保するために、メモリチップ11をキャパシタ26の配置位置を除いたマイクロSD基板25の内部サイズ限界まで大きくした場合、積層されるASIC18とサイズが大きく異なることから、配線チップ13を配置することが必要となる。ここで、マイクロSD基板25とメモリチップ11等を接続するためのマイクロSDパッド27の配置エリアが必要になるが、メモリチップ11を最大限大きくするためには、マイクロSDパッド27の配置エリアを、図面向かって左側の携帯電話等に差し込まれる側でなく、図面向かって上側のコの字型の切れ込みのあるエリアを有効に活用することが考えられる。
そこで、前記コの字型の切れ込みのあるエリアにマイクロSDパッド27を配置した場合、ASIC18は、メモリチップ11の4隅の1つに配置されるのではなく、前記マイクロSDパッド27が配置されたコの字型の切れ込みのある領域に隣接するメモリチップ11上の位置に配置される。この場合、ASIC18からの配線は、ASIC18の図面に向かって左右両側に2個の配線チップ13aと13bをASIC12を挟む形で配置して、マイクロSDパッド27と接続することとなる。
本発明の一実施形態に係るマイクロSDにおいては、配線チップのメタル配線を台形上部形状の配線とし、設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPにすることで、配線チップの形状が矩形でなく、矩形の一部が欠けたような変形形状であってもライン幅Wや配線ピッチPを調整することで、配線容量差を減少しながら配線本数を増やすことができる。従って、マイクロSDの図面向かって上側の変形領域にあわせた配線チップ13の形状としても配線本数を確保することが可能となる。
図11において、ASIC12を挟み込む形で配置される配線チップ13aと13bのうち、変形領域に配置される配線チップ13aは矩形ではなく、マイクロSD基板25にあわせて矩形の一角が切断された5角形となっている。かかる特殊形状の配線チップ13であっても、本発明の一実施形態に係る台形上部形状の配線を用いれば、配線本数を確保しながら配線できる。なおこの場合、配線チップパッドを本発明の第3の実施形態に係る千鳥状の配置とすることで、変形した狭小な領域においても配線チップパッドを1列の配置よりも多く配置することができるため、より効果がある。
さらに前記の配線とした場合、それぞれの配線の隣接配線間の容量の差及び抵抗差が問題となるが、設計時調整可能ライン幅W、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPの組合せにより、配線チップ内のそれぞれの配線の隣接配線間の容量の差及び抵抗差を減少しながら配線することが可能となる。
10:MCP基板
11:メモリチップ
12、12a、12b:ASIC
13、13a、13b:配線チップ
14:バンプ
15:スペーサー
16:MCPパッド
17:メモリチップパッド
18:ASICパッド
19、19A、19B、19a、19b、19c、19d:配線チップパッド
20、20A、20B:メタル配線
21:ボンディングワイヤー
22:層間膜
23:配線チップ基板
24:電源配線
25:マイクロSD基板
26:キャパシタ
27:マイクロSDパッド
11:メモリチップ
12、12a、12b:ASIC
13、13a、13b:配線チップ
14:バンプ
15:スペーサー
16:MCPパッド
17:メモリチップパッド
18:ASICパッド
19、19A、19B、19a、19b、19c、19d:配線チップパッド
20、20A、20B:メタル配線
21:ボンディングワイヤー
22:層間膜
23:配線チップ基板
24:電源配線
25:マイクロSD基板
26:キャパシタ
27:マイクロSDパッド
Claims (5)
- 複数の第1のパッドを有する基板と、複数の第2のパッドを有する少なくとも一つ以上の半導体チップと、複数の第3のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、
前記半導体チップの複数の第2のパッドの一部と前記配線チップの複数の第3のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第3のパッドの他の一部と前記基板の複数の第1のパッドの一部とが電気的に接続されており、
前記配線チップの複数の第3のパッドは、該配線チップ基板上の隣接する2辺のそれぞれの辺に配置され、且つ前記第3のパッド同士が前記2辺の接点側から順に複数のメタル配線でそれぞれ接続されており、
前記複数のメタル配線は、前記2辺の第1の辺に配置された第3のパッドから前記第2の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第1の部分と、前記2辺の第2の辺に配置された第3のパッドから前記第1の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第2の部分と、前記第1の部分と前記第2の部分を直線状に接続する第3の部分とを有しており、
前記複数のメタル配線は、配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成されていることを特徴とする半導体装置。 - 複数の第1のパッドを有する基板と、複数の第2のパッドを有する少なくとも一つ以上の半導体チップと、複数の第3のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、
前記半導体チップの複数の第2のパッドの一部と前記配線チップの複数の第3のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第3のパッドの他の一部と前記基板の複数の第1のパッドの一部とが電気的に接続されており、
前記配線チップの複数の第3のパッドは、該配線チップ基板上の隣接する2辺のそれぞれの辺に配置され、且つ前記第3のパッド同士が前記2辺の接点側から順に複数のメタル配線でそれぞれ接続されており、
前記複数のメタル配線は、前記2辺の第1の辺に配置された第3のパッドから前記第2の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第1の部分と、前記2辺の第2の辺に配置された第3のパッドから前記第1の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第2の部分と、前記第1の部分と前記第2の部分を直線状に接続する第3の部分とを有しており、
前記複数のメタル配線は、前記複数の第3のパッドが配置された辺の接点から前記配線チップ内部方向に向かって、配線幅が順に狭く、前記方向に向かって外側に隣接するメタル配線との間に設ける間隔が順に広く、前記配線幅と前記間隔とを合わせたピッチが順に大きくなるように形成されていることを特徴とする半導体装置。 - 複数の第1のパッドを有する基板と、複数の第2のパッドを有する少なくとも一つ以上の半導体チップと、複数の第3のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、
前記半導体チップの複数の第2のパッドの一部と前記配線チップの複数の第3のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第3のパッドの他の一部と前記基板の複数の第1のパッドの一部とが電気的に接続されており、
前記配線チップの複数の第3のパッドは、該配線チップ基板上の隣接する2辺のそれぞれの辺に配置され、且つ前記第3のパッド同士が前記2辺の接点側から順に複数のメタル配線でそれぞれ接続されており、
前記複数のメタル配線は、前記2辺の第1の辺に配置された第3のパッドから前記第2の辺に対して平行又は鋭角を形成するようにチップ内部に向かって延伸されている第1の部分と、前記2辺の第2の辺に配置された第3のパッドから前記第1の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第2の部分と、前記第1の部分と前記第2の部分を直線状に接続する第3の部分とを有しており、
前記複数のメタル配線は、前記複数の第3のパッドが配置された辺の接点から前記配線チップ内部方向に向かって、配線幅が順に広く、前記方向に向かって外側に隣接するメタル配線との間に設ける間隔が順に広く、前記配線幅と前記間隔とを合わせたピッチが順に大きくなるように形成されていることを特徴とする半導体装置。 - 複数の第1のパッドを有する基板と、複数の第2のパッドを有する少なくとも一つ以上の半導体チップと、複数の第3のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、
前記半導体チップの複数の第2のパッドの一部と前記配線チップの複数の第3のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第3のパッドの他の一部と前記基板の複数の第1のパッドの一部とが電気的に接続されており、
前記配線チップの複数の第3のパッドは、該配線チップ基板上の隣接する2辺のそれぞれの辺に配置され、且つ前記第3のパッド同士が前記2辺の接点側から順に複数のメタル配線でそれぞれ接続されており、
前記複数のメタル配線は、前記2辺の第1の辺に配置された第3のパッドから前記第2の辺に対して平行又は鋭角を形成するようにチップ内部に向かって延伸されている第1の部分と、前記2辺の第2の辺に配置された第3のパッドから前記第1の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第2の部分と、前記第1の部分と前記第2の部分を直線状に接続する第3の部分とを有しており、
前記複数のメタル配線は、前記複数の第3のパッドが配置された辺の接点から前記配線チップ内部方向に向かって、配線幅が順に狭く、前記方向に向かって外側に隣接するメタル配線との間に設ける間隔が順に広く、前記配線幅と前記間隔とを合わせたピッチは同一となるように形成されていることを特徴とする半導体装置。 - 前記配線チップは、前記第3のパッドが前記任意の2辺のそれぞれの辺に複数列で千鳥状に配置される配線チップであることを特徴とする請求項1乃至請求項3記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2016026411A (ja) * | 2008-02-08 | 2016-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2006
- 2006-09-06 JP JP2006241656A patent/JP2008066456A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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