CN109524349A - 半导体封装 - Google Patents

半导体封装 Download PDF

Info

Publication number
CN109524349A
CN109524349A CN201810885150.3A CN201810885150A CN109524349A CN 109524349 A CN109524349 A CN 109524349A CN 201810885150 A CN201810885150 A CN 201810885150A CN 109524349 A CN109524349 A CN 109524349A
Authority
CN
China
Prior art keywords
electrode
controller chip
memory chips
semiconductor memory
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810885150.3A
Other languages
English (en)
Other versions
CN109524349B (zh
Inventor
松本学
村上克也
谷本亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN109524349A publication Critical patent/CN109524349A/zh
Application granted granted Critical
Publication of CN109524349B publication Critical patent/CN109524349B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供一种能够谋求小型化的半导体封装。实施方式的半导体封装具备衬底、多个半导体存储器芯片、控制器芯片及密封树脂部。所述多个半导体存储器芯片在所述衬底的厚度方向上积层。所述控制器芯片配置在所述衬底与所述多个半导体存储器芯片之间、或者相对于所述多个半导体存储器芯片而与所述衬底相反的侧。所述密封树脂部将所述多个半导体存储器芯片与所述控制器芯片密封。所述多个半导体存储器芯片具有至少1个贯通电极，所述至少1个贯通电极在所述衬底的厚度方向贯通所述多个半导体存储器芯片中包含的1个以上的半导体存储器芯片而连接于所述控制器芯片。

Description

半导体封装
[相关申请案]
本申请案享有以日本专利申请案2017-178638号(申请日：2017年9月19日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体封装。
背景技术
已知一种将多个半导体存储器芯片利用TSV(Through-Silicon Via，硅穿孔)电连接而成的存储器封装。
而近年提出了一种半导体封装，它是将多个半导体存储器芯片与控制该多个半导体存储器芯片的控制器芯片安装在1个封装内而成。期待这种半导体封装能进一步小型化。
发明内容
本发明的实施方式提供一种能够谋求小型化的半导体封装。
实施方式的半导体封装具备衬底、多个半导体存储器芯片、控制器芯片及密封树脂部。所述多个半导体存储器芯片在所述衬底的厚度方向上积层。所述控制器芯片配置在所述衬底与所述多个半导体存储器芯片之间、或者相对于所述多个半导体存储器芯片而与所述衬底相反的侧。所述密封树脂部将所述多个半导体存储器芯片与所述控制器芯片密封。所述多个半导体存储器芯片具有至少1个贯通电极，所述至少1个贯通电极在所述衬底的厚度方向贯通所述多个半导体存储器芯片中包含的1个以上的半导体存储器芯片而连接于所述控制器芯片。
附图说明
图1是表示第1实施方式的半导体封装的构成要素的框图。
图2是表示第1实施方式的半导体封装的剖视图。
图3是表示第1实施方式的半导体封装的构成要素的俯视图。
图4是表示第2实施方式的半导体封装的剖视图。
图5是表示第2实施方式的半导体封装的构成要素的俯视图。
图6是表示第2实施方式的第1变化例的半导体封装的构成要素的俯视图。
图7是表示第2实施方式的第2变化例的半导体封装的剖视图。
图8是表示第3实施方式的半导体封装的剖视图。
图9是表示第4实施方式的半导体封装的剖视图。
图10是表示第4实施方式的第1变化例的半导体封装的剖视图。
图11是表示第4实施方式的第2变化例的半导体封装的剖视图。
图12是表示第5实施方式的半导体封装的剖视图。
图13是表示参考形态的半导体封装的剖视图。
具体实施方式
以下，参照附图来说明实施方式的半导体封装。此外，以下的说明中，对具有相同或相似功能的构成标附相同符号。而且，存在省略这些构成的重复说明的情况。
此处，先对+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向、+Y方向、及-Y方向例如为与半导体封装1的封装板40的第1面40a大致平行的方向。-X方向是与+X方向相反的方向。在不区分+X方向与-X方向的情况下，简称为“X方向”。+Y方向及-Y方向是与X方向交叉的(例如大致正交的)方向。-Y方向是与+Y方向相反的方向。在不区分+Y方向与-Y方向的情况下，简称为“Y方向”。+Z方向及-Z方向是与X方向及Y方向交叉的(例如大致正交的)方向。+Z方向及-Z方向是封装板40的厚度方向。在不区分+Z方向与-Z方向的情况下，简称为“Z方向”。
(第1实施方式)
参照图1至图3，对第1实施方式的半导体封装1进行说明。本实施方式的半导体封装1是将多个NAND(Not AND，与非)芯片10与控制多个NAND芯片10的控制器芯片20安装在1个封装内而成的SSD(Solid State Drive，固态驱动器)，也就是所谓的单封装SSD(SinglePackage SSD)。半导体封装1也可被称为“存储装置”或“半导体存储装置”等。
图1是表示半导体封装1的构成要素的框图。半导体封装1电连接于主机机器2，且作为主机机器2的存储区域发挥功能。主机机器2例如为供搭载已安装有半导体封装1的电路板B(参照图2)的信息处理装置。
如图1所示，半导体封装1具有多个NAND芯片10(图1中仅示出1个NAND芯片10)及控制器芯片20。
多个NAND芯片10分别为非易失性存储器芯片，例如为NAND型闪存芯片。NAND芯片10是“半导体存储器芯片”的一例。但，“半导体存储器芯片”并不限定于NAND芯片10，也可为磁阻存储器(MRAM：Magnetoresistive Random Access Memory，磁阻式随机存取存储器)，还可为其他种类的存储器芯片。
控制器芯片20统括地控制多个NAND芯片10。控制器芯片20基于来自主机机器2的命令(例如读取命令、写入命令、或擦除命令)而与1个以上的NAND芯片10进行通信，对1个以上的NAND芯片10执行所述命令中所要求的处理。另外，控制器芯片20进行与向NAND芯片10写入的数据相关的地址变换表的管理以及多个NAND芯片10的疲劳度的管理等。地址变换表是数据的写入目的地的逻辑地址与写入有数据的实体地址建立了对应关系的表。NAND芯片10的疲劳度是基于对NAND芯片10中包含的区块(例如逻辑区块)的数据的写入次数、读出次数、或抹除次数等而获得。
控制器芯片20是由SoC(System on a chip，系统单芯片)构成。控制器芯片20例如包含主机接口21、主机接口控制器22、NAND接口23、NAND控制器24、CPU(CentralProcessing Unit，中央处理器)25及内部存储器26。
主机接口21具有电连接于主机机器2的实体层(Phy)。主机接口21例如为依据PCIe(PCI Express，高速外围组件互连)、SATA(Serial Advanced Technology Attachment，串行高级技术附件)、SAS(Serial Attached SCSI(Small Computer System Interface)，串行连接小型计算机系统接口)、或NVMe(NVM Express；Non-Volatile Memory HostController Interface，非易失性存储器主机控制器接口规范)等的接口。主机接口控制器22是通过控制主机接口21而在主机机器2与控制器芯片20之间收发信号。
NAND接口23具有电连接于NAND芯片10的实体层(Phy)。NAND控制器24是通过控制NAND接口23而在NAND芯片10与控制器芯片20之间收发信号。
CPU25是硬件处理器，通过执行控制器芯片20的内部存储器26或设置在控制器芯片20外部的ROM(Read Only Memory，只读存储器)30等中所存储的程序(例如固件)，而对控制器芯片20的整体(半导体封装1的整体)进行控制。CPU25是“处理器”的一例。例如，CPU25是基于来自主机机器2的命令而控制对多个NAND芯片10的数据写入、数据读出及数据抹除。此外，控制器芯片20也可具有对控制器芯片20的整体(半导体封装1的整体)进行控制的电路部(circuitry)C，以代替CPU25。电路部C可由LSI(Large Scale Integration，大规模集成电路)、ASIC(Application Specific Integrated Circuit，专用集成电路)、FPGA(Field-Programmable Gate Array，现场可编程门阵列)等硬件实现。
内部存储器26是设置在控制器芯片20内部的存储区域。内部存储器26例如由SRAM(Static Random Access Memory，静态随机存取存储器)实现，但也可由其他种类的存储器芯片实现。
图2是表示半导体封装1的剖视图。半导体封装1除具有所述的构成要素以外，还具有封装板40、多个电子零件50、密封树脂部60及多个电极70。
封装板40是“衬底”的一例。在封装板40，搭载有多个NAND芯片10及控制器芯片20。封装板40具有第1面40a及第2面40b。第1面40a面向多个NAND芯片10及控制器芯片20。第2面40b位于第1面40a的相反侧。第2面40b面向供安装半导体封装1的电路板B。
多个NAND芯片10在Z方向上相互积层。本案所提及的“相互积层”，也包括在Z方向上多个NAND芯片10之间存在与连接电极12相符之间隙的情况。本实施方式中，多个NAND芯片10在Z方向上与控制器芯片20重叠。多个NAND芯片10积层在控制器芯片20之上。
本实施方式中，多个NAND芯片10包含NAND芯片10-1、NAND芯片10-2、…、NAND芯片10-N(N为任意自然数)。NAND芯片10-1、NAND芯片10-2、…、的NAND芯片10-N依次远离封装板40。NAND芯片10-N是多个NAND芯片10中距封装板40最远的NAND芯片10。多个NAND芯片10分别为“第1半导体存储器芯片”的一例。
控制器芯片20配置在封装板40与多个NAND芯片10之间。控制器芯片20具有第1面20a及第2面20b。第1面20a面向NAND芯片10-1。第2面20b位于第1面20a的相反侧。第2面20b面向封装板40。另外，控制器芯片20具有多个端子27及多个凸块28。
多个端子27设置在控制器芯片20的第1面20a。多个端子27例如配置成阵列状，在X方向及Y方向排列。所谓“配置成阵列状”是指例如在第1方向及与第1方向交叉的第2方向的各方向上分散配置。多个端子27包含电连接于控制器芯片20的信号线的信号端子27A、电连接于控制器芯片20的地线G的接地端子27B以及经由控制器芯片20而从封装板40被供给电源的电源端子27C。多个端子27分别与下述的贯通电极80物理连接及电连接。
另一方面，多个凸块28设置在控制器芯片20的第2面20b。多个凸块28配置成阵列状，在X方向及Y方向排列。多个凸块28接合于封装板40的第1面40a上所设的多个垫(pad)(未图示)。控制器芯片20倒装(flip chip)在封装板40的第1面40a。本实施方式中，控制器芯片20是利用多个凸块28而与封装板40电连接。
多个电子零件50安装在封装板40的第1面40a。多个电子零件50是经由封装板40而与控制器芯片20电连接。多个电子零件50例如包含电容器51、电阻52、及负载开关53。电容器51及电阻52是“被动零件”的一例。
密封树脂部60由具有绝缘性的合成树脂形成。密封树脂部60将多个NAND芯片10、控制器芯片20及多个电子零件50一体地密封。
多个电极70设置在封装板40的第2面40b。多个电极70形成半导体封装1的外部连接端子。多个电极70接合于电路板B上所设的多个垫(未图示)。
接下来，对多个NAND芯片10与控制器芯片20的电连接构造进行说明。本实施方式中，多个NAND芯片10具有多个贯通电极80。各贯通电极80例如包含设置在多个NAND芯片10各个的贯通孔11以及设置在多个NAND芯片10之间的连接电极12。
贯通孔11例如为在Z方向贯通NAND芯片10的导体部。例如，贯通孔11是硅贯通电极(TSV：Through-Silicon Via)。此外，贯通孔11只要为将存在于NAND芯片10上方及下方的连接电极12电连接的构成，也可不以固定的粗细度贯通NAND芯片10。
连接电极12夹在多个NAND芯片10的贯通孔11之间，将多个NAND芯片10的贯通孔11彼此电连接。连接电极12例如为设置在NAND芯片10表面的微凸块。但，连接电极12只要为能够将多个NAND芯片10的贯通孔11彼此电连接的构成，则大小、形状、材质等不限定于特定构成。
贯通电极80是通过如下方式形成，也就是，分别具有连接电极12的多个NAND芯片10在Z方向积层且贯通孔11及连接电极12在Z方向交替地连接。由此，贯通电极80形成为在Z方向贯通多个NAND芯片10的柱状。多个贯通电极80设置于在Z方向上与控制器芯片20重叠的区域。贯通电极80在Z方向贯通多个NAND芯片10而物理连接及电连接于控制器芯片20的端子27。此外，贯通电极80可贯通最上位的NAND芯片10-N，也可不贯通最上位的NAND芯片10-N。本实施方式中，多个贯通电极80均匀地设置在控制器芯片20上。连接于控制器芯片20的贯通电极80例如优选比仅连接NAND芯片10彼此的贯通电极粗。其原因在于，控制器芯片20与NAND芯片10之间的通信相对较为高速，要降低贯通电极80的电阻值。此外，贯通电极80的粗细度并不限定于所述例。
多个贯通电极80包含贯通电极80A、贯通电极80B及贯通电极80C。贯通电极80A连接于控制器芯片20的信号端子27A。例如，贯通电极80A经由控制器芯片20的信号端子27A而电连接于控制器芯片20的NAND接口23。另外，贯通电极80A电连接于至少1个NAND芯片10中包含的信号线。控制器芯片20经由贯通电极80A而与NAND芯片10进行通信(也就是，收发信号)。控制器芯片20是经由贯通电极80A对NAND芯片10进行数据写入、数据读出及数据抹除。贯通电极80A是“第1贯通电极”的一例。
贯通电极80B经由控制器芯片20的接地端子27B而电连接于控制器芯片20的地线G。贯通电极80B将NAND芯片10的地线与控制器芯片20的地线G电连接。贯通电极80C连接于控制器芯片20的电源端子27C。控制器芯片20经由贯通电极80C而对NAND芯片10供给电源。
图3是表示半导体封装1的构成要素的俯视图。此外，图3中，省略了密封树脂部60的图示。多个电子零件50配置在NAND芯片10附近。例如，多个电子零件50包含若干个电子零件50A。如图3所示，在X方向上，电子零件50A与多个NAND芯片10中包含的至少1个NAND芯片10之间的最短距离L1小于电子零件50A与封装板40的边缘40c之间的最短距离L2。此外，所谓电子零件50A与封装板40的边缘40c之间的最短距离L2是电子零件50A与封装板40的边缘40c中距电子零件50A最近的部分之间的最短距离。但，电子零件50A的位置并不限定于所述例。
根据如上所述的构成，能够谋求半导体封装1的小型化。也就是说，在NAND芯片与控制器芯片经由接合线及封装板而电连接的情况下，接合线的接线用区域在半导体封装内成为必要。半导体封装内必需这种接线用区域时，存在难以实现半导体封装的进一步小型化的情况。另外，NAND芯片及控制器芯片利用接合线而连接于封装板时，存在易受到杂音影响的情况。
另一方面，本实施方式的半导体封装1具备封装板40、在封装板40的厚度方向上相互积层的多个NAND芯片10以及配置在封装板40与多个NAND芯片10之间的控制器芯片20。多个NAND芯片10具有在Z方向贯通1个以上的NAND芯片10而连接于控制器芯片20的至少1个贯通电极80。根据这种构成，可不需要将NAND芯片10与控制器芯片20电连接的接合线，或者可减少接合线的数量。因此，能够使半导体封装1内消除或减少接合线的接线用区域。由此，能够谋求半导体封装1的小型化。另外，在代替接合线而设置贯通电极80的情况下，能够减少因接合线所产生的电气损耗，因此能够谋求半导体封装1的低耗电化。
本实施方式中，多个贯通电极80包含电连接于NAND芯片10的信号线的贯通电极80A。控制器芯片20经由贯通电极80A而与NAND芯片10进行通信。根据这种构成，和NAND芯片10与控制器芯片20经由接合线及封装板40而电连接的情况相比，能够缩短NAND芯片10与控制器芯片20之间的通信距离(电连接距离)，从而能够提升NAND芯片10与控制器芯片20之间的信号品质。由此，能够提供更高性能的半导体封装1。
本实施方式中，半导体封装1具备安装在封装板40且电连接于控制器芯片20的电子零件50。在X方向上，电子零件50与NAND芯片10之间的最短距离L1小于电子零件50与封装板40的边缘40c之间的最短距离L2。换句话说，本实施方式的半导体封装1中，可不必顾虑接合线的接线用区域地配置电子零件50。因此，能够将电子零件50配置在NAND芯片10及控制器芯片20的附近。根据这种构成，即便在电子零件50安装在封装板40的情况下，也能够谋求半导体封装1的小型化。另外，在安装有电容器等被动零件作为电子零件50的情况下，能够通过去除杂音而更加提升信号品质。
(第2实施方式)
接下来，对第2实施方式的半导体封装1进行说明。本实施方式是利用贯通电极80来谋求提高散热性，这一点与第1实施方式不同。此外，以下所要说明的构成以外的构成与第1实施方式的构成大致相同。
图4是表示本实施方式的半导体封装1的剖视图。本实施方式中，多个贯通电极80例如在Z方向上贯通全部NAND芯片10。也就是说，多个贯通电极80也贯通最上位的NAND芯片10-N。本实施方式中，多个贯通电极80包含专用于散热而设置的多个贯通电极80D。多个贯通电极80D未与控制器芯片20的信号线相连。多个贯通电极D例如连接于控制器芯片20的地线G。散热用贯通电极D也可比信号传达用贯通电极A粗。
图5是表示本实施方式的半导体封装1的构成要素的俯视图。此外，图5中，省略了密封树脂部60的图示。另外，图5中，为便于说明起见，对贯通电极80标附有影线。本实施方式中，控制器芯片20具有第1区域R1及第2区域R2。第2区域R2与第1区域R1相比，每单位面积的发热量较大。
例如，第1区域R1是控制器芯片20的表面中在Z方向上与内部存储器26重叠的区域。此外，第1区域R1也可代替所述例，而为与NAND接口23重叠的区域。另一方面，第2区域R2是控制器芯片20的表面中在Z方向上与CPU25重叠的区域。在半导体封装1动作的状态下，CPU25与内部存储器26或NAND接口23相比，发热程度更高。因此，第2区域R2比第1区域R1更容易变热。
另外，另一例中，第2区域R2是控制器芯片20的表面中在Z方向上与电路部C重叠的区域。于半导体封装1动作的状态下，电路部C与内部存储器26或NAND接口23相比，发热程度更高。因此，第2区域R2比第1区域R1更容易变热。
本实施方式中，多个贯通电极80(例如多个贯通电极80D)连接于控制器芯片20的第2区域R2。多个贯通电极80作为针对控制器芯片20的第2区域R2的散热路径发挥功能。例如，多个贯通电极80将控制器芯片20的第2区域R2的热传给半导体封装1中远离控制器芯片20的区域。由此，促进控制器芯片20的散热。连接于第2区域R2的贯通电极80是“第2贯通电极”的一例。
根据这种构成，与第1实施方式同样地，能够谋求半导体封装1的小型化。进而，本实施方式中，控制器芯片20具有第1区域R1及与第1区域R1相比每单位面积的发热量较大的第2区域R2。至少1个贯通电极80连接于控制器芯片20的第2区域R2。根据这种构成，通过连接于第2区域R2的贯通电极80，能够使控制器芯片20的热有效率地移动至控制器芯片20的外部。由此，能够谋求提高半导体封装1的散热性。
(第2实施方式的第1变化例)
图6是表示第2实施方式的第1变化例的半导体封装1的构成要素的俯视图。此外，图6中，省略了密封树脂部60的图示。另外，图6中，为便于说明起见，对贯通电极80标附有影线。此外，以下所要说明的构成以外的构成与第2实施方式的构成大致相同。
本变化例中，多个贯通电极80包含第1群G1的多个贯通电极80及第2群G2的多个贯通电极80。第1群G1的多个贯通电极80连接于第1区域R1。例如，第1群G1的多个贯通电极80是电连接于控制器芯片20的信号线的贯通电极80A。但，第1群G1的多个贯通电极80的种类并不限定于所述例。另一方面，第2群G2的多个贯通电极80连接于第2区域R2。第2群G2的多个贯通电极80例如为电连接于控制器芯片20的地线G的散热用贯通电极80D。但，第2群G2的多个贯通电极80的种类并不限定于所述例。此处，第2群G2的多个贯通电极80的配置密度比第1群G1的多个贯通电极80的配置密度高。“配置密度高”是指，在沿着X方向及Y方向的平面上，单位面积中包含的贯通电极80的根数多。
根据这种构成，通过与第1区域R1相比高密度地配置的第2群G2的多个贯通电极80，能够使控制器芯片20的第2区域R2的热有效地移动至远离控制器芯片20的区域。由此，能够谋求进一步提高半导体封装1的散热性。
(第2实施方式的第2变化例)
图7是表示第2实施方式的第2变化例的半导体封装1的俯视图。此外，以下所要说明的构成以外的构成与第2实施方式的构成大致相同。
本变化例中，半导体封装1具有金属制的散热板90。例如，散热板90形成为沿着X方向及Y方向的平板状。散热板90配置在相对于多个NAND芯片10而与控制器芯片20相反的侧。散热板90露出于密封树脂部60的外部。多个贯通电极80连接于控制器芯片20。多个贯通电极80例如包含散热用贯通电极80D。多个贯通电极80贯通多个NAND芯片10而连接于散热板90。
若详细叙述，各贯通电极80包含设置在散热板90与最上位的NAND芯片10-N之间的连接导体12。设置在散热板90与最上位的NAND芯片10-N之间的连接导体12相对于设置在多个NAND芯片10之间的连接导体12来说，形状、大小、材质可相同，也可不同。连接导体12夹在散热板90与NAND芯片10-N的贯通孔11之间，将散热板90与NAND芯片10-N的贯通孔11相互热连接。由此，控制器芯片20经由贯通电极80而热连接于散热板90。
根据这种构成，通过贯通电极80，能够使控制器芯片20的热有效地移动至散热板90。由此，能够谋求进一步提高半导体封装1的散热性。
(第3实施方式)
接下来，对第3实施方式的半导体封装1进行说明。本实施方式是设置在密封树脂部60的测试垫100与控制器芯片20的测试端子29由贯通电极80连接，这一点与第1实施方式不同。此外，以下所要说明的构成以外的构成与第1实施方式的构成大致相同。
图8是表示本实施方式的半导体封装1的剖视图。本实施方式中，控制器芯片20具有测试端子29。所谓“测试端子”是为了确认控制器芯片20是否正常地动作而被输入或输出检查用信号的端子。测试端子29例如设置在控制器芯片20的第1面20a。
本实施方式中，半导体封装1具有多个测试垫100。若详细叙述，密封树脂部60具有主面60a及周面60b。主面60a朝向封装板40的相反侧。周面60b在主面60a的边缘与封装板40之间延伸。多个测试垫100设置在密封树脂部60的主面60a。测试垫100例如由能够装卸地安装在主面60a的绝缘性的盖110(封条(seal)或标签(label)等)覆盖。测试垫100是在从密封树脂部60取下盖110的情况下，露出于密封树脂部60的外部(也就是半导体封装1的外部)。
本实施方式中，多个贯通电极80包含用于测试端子的贯通电极80E。贯通电极80E是“第3贯通电极”的一例。贯通电极80E在Z方向上贯通全部NAND芯片10，分别物理连接及电连接于测试垫100与控制器芯片20的测试端子29。由此，测试垫100经由贯通电极80E而电连接于控制器芯片20的测试端子29。因此，检查者在必须进行控制器芯片20的检查的情况下，能够通过利用测试垫100而从半导体封装1的外部进行控制器芯片20的检查。
根据这种构成，与第1实施方式同样地，能够谋求半导体封装1的小型化。此处，在包含多个NAND芯片的存储器封装与控制器芯片20分开地安装在电路板B的情况下，当控制器芯片20的动作产生了不良情况时，可从电路板B取下控制器芯片20而相对较为容易地进行控制器芯片20的检查。另一方面，在多个NAND芯片10与控制器芯片20安装在1个封装内的情况下，控制器芯片20是与多个NAND芯片10一体地由密封树脂部60密封，因此难以进行控制器芯片20的检查。
然而，本实施方式中，控制器芯片20具有测试端子29。至少1个贯通电极80包含连接于控制器芯片20的测试端子29的贯通电极80E。根据这种构成，即便在多个NAND芯片10与控制器芯片20安装在1个封装内的情况下，也可经由贯通电极80E对控制器芯片20的测试端子29发送信号或从控制器芯片20的测试端子29接收信号。由此，即便在控制器芯片20与多个NAND芯片10一体地由密封树脂部60密封的情况下，也能够容易地进行控制器芯片20的检查。
(第4实施方式)
接下来，对第4实施方式的半导体封装1进行说明。本实施方式是测试垫100经由封装板40电连接于控制器芯片20的测试端子29，这一点与第3实施方式不同。此外，以下所要说明的构成以外的构成与第3实施方式的构成大致相同。
图9是表示本实施方式的半导体封装1的剖视图。本实施方式中，控制器芯片20的测试端子29是经由控制器芯片20的凸块28电连接于封装板40。
本实施方式中，半导体封装1具有垫120、测试端子130及连接电极140。垫120设置在封装板40的第1面40a。垫120经由封装板40的配线层及控制器芯片20的凸块28而电连接于控制器芯片20的测试端子29。半导体封装1的测试端子130设置在密封树脂部60的主面60a。测试端子130例如由能够装卸地安装在主面60a的绝缘性的盖110覆盖。测试端子130是在从密封树脂部60取下盖110的情况下，露出于密封树脂部60的外部(也就是半导体封装1的外部)。连接电极140设置在垫120与测试端子130之间，且将垫120与测试端子130电连接。本实施方式中，连接电极140是相对较大的焊料球。例如，连接电极140的末端位于比最上位的NAND芯片10-N更靠密封树脂部60的主面60a附近。但，连接电极140并不限定于所述例。
根据这种构成，与第1实施方式同样地，能够谋求半导体封装1的小型化。另外，根据本实施方式，与第3实施方式同样地，即便在多个NAND芯片10与控制器芯片20安装在1个封装内的情况下，也能够容易地进行控制器芯片20的检查。也就是说，检查者在必须进行控制器芯片20的检查的情况下，能够通过利用测试端子130而从半导体封装1的外部进行控制器芯片20的检查。
(第4实施方式的第1变化例)
图10是表示第4实施方式的第1变化例的半导体封装1的剖视图。此外，以下所要说明的构成以外的构成与所述第4实施方式的构成大致相同。本变化例相对于第4实施方式来说，未设置测试端子130。本变化例中，在必须进行控制器芯片20的检查的情况下，利用激光加工等在密封树脂部60开孔，或切削而去除密封树脂部60的一部分，由此使连接电极140的一部分露出于密封树脂部60的外部。露出于密封树脂部60外部的连接电极140的一部分代替了测试端子130。根据这种构成，也与第4实施方式同样地，可提供能够容易地进行控制器芯片20的检查的半导体封装1。
(第4实施方式的第2变化例)
图11是表示第4实施方式的第2变化例的半导体封装1的剖视图。此外，以下所要说明的构成以外的构成与所述第4实施方式的构成大致相同。本变化例中，代替由焊料球构成的连接电极140，而设置有柱状的连接电极140A。连接电极140A例如是通过利用激光加工等在密封树脂部60形成孔H并在孔H的内部或内表面设置导电材而形成。根据这种构成，也与第4实施方式同样地，可提供能够容易地进行控制器芯片20的检查的半导体封装1。
(第5实施方式)
接下来，对第5实施方式的半导体封装1进行说明。本实施方式是控制器芯片20配置在相对于多个NAND芯片10而与封装板40相反的侧，这一点与第1实施方式不同。此外，以下所要说明的构成以外的构成与第1实施方式的构成大致相同。
图12是表示本实施方式的半导体封装1的剖视图。本实施方式中，控制器芯片20位于相对于多个NAND芯片10而与封装板40相反的侧。若详细叙述，本实施方式中，多个NAND芯片10中最下位的NAND芯片10-1具有与设置在封装板40的第1面40a的多个垫(未图示)接合的多个连接电极12。
本实施方式中，贯通电极80包含设置在控制器芯片20与最上位的NAND芯片10-N之间的连接电极12、多个NAND芯片10的贯通孔11、设置在多个NAND芯片10之间的连接电极12以及设置在最下位的NAND芯片10-1与封装板40之间的连接电极12。贯通电极80沿Z方向贯通多个NAND芯片10而物理连接及电连接于控制器芯片20的端子27。控制器芯片20经由多个贯通电极80而与多个NAND芯片10电连接。另外，控制器芯片20经由多个贯通电极80而电连接于封装板40。
根据这种构成，也能获得与第1实施方式的半导体封装1同样的效果。此外，本实施方式的构成可与所述的全部实施方式及变化例组合而应用。
(参考形态)
接下来，对参考形态的半导体封装1进行说明。本参考形态是控制器芯片20与多个NAND芯片10分开地安装在封装板40，这一点与第4实施方式不同。此外，以下所要说明的构成以外的构成与第4实施方式的构成大致相同。另外，本参考形态可与第4实施方式的第1变化例及第2变化例组合而应用。
图13是表示本参考形态的半导体封装1的剖视图。本参考形态中，控制器芯片20配置在X方向上与多个NAND芯片10不同的位置。由此，控制器芯片20与多个NAND芯片10分开地安装在封装板40。半导体封装1是与第4实施方式同样地，具有垫120、测试端子130及连接电极140。
此外，本参考形态中，控制器芯片20也可利用接合线代替倒装，而电连接于封装板40。另外，多个NAND芯片10也可利用接合线代替电极80，而电连接于封装板40。
根据这种构成，与第4实施方式同样地，可提供即便在多个NAND芯片10与控制器芯片20安装在1个封装内的情况下也能够容易地进行控制器芯片20的检查的半导体封装1。
以上，对若干个实施方式与其变化例及参考形态进行了说明，但实施方式及参考形态并不限定于所述例。例如，半导体封装1既可为BGA(Ball Grid Array，球栅阵列)类型的封装，也可为LGA(Land Grid Array，焊盘栅格阵列)类型的封装。
以上所说明的至少一个实施方式中，多个半导体存储器芯片具有贯通1个以上的半导体存储器芯片而连接于控制器芯片的至少1个贯通电极。根据这种构成，可提供能够谋求小型化的半导体封装。
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些实施方式可以其他多种方式实施，且可在不脱离发明主旨的范围内，进行多种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨中，同样包含于权利要求书所记载的发明及其均等的范围中。
[符号的说明]
1 半导体封装
10 NAND芯片(半导体存储器芯片)
20 控制器芯片
25 CPU(处理器)
29 测试端子
40 封装板
50 电子零件
60 密封树脂部
80 贯通电极
80A 贯通电极(第1贯通电极)
80D 贯通电极(第2贯通电极)
80E 贯通电极(第3贯通电极)
C 电路部
R1 第1区域
R2 第2区域

Claims (14)

1.一种半导体封装，其特征在于具备：
衬底；
多个半导体存储器芯片，在所述衬底的厚度方向上积层；
控制器芯片，配置在所述衬底与所述多个半导体存储器芯片之间、或者相对于所述多个半导体存储器芯片而与所述衬底相反的侧；以及
密封树脂部，将所述多个半导体存储器芯片与所述控制器芯片密封；且
所述多个半导体存储器芯片具有至少1个贯通电极，所述至少1个贯通电极在所述衬底的厚度方向贯通所述多个半导体存储器芯片中包含的1个以上的半导体存储器芯片而连接于所述控制器芯片。
2.根据权利要求1所述的半导体封装，其特征在于：
所述多个半导体存储器芯片包含第1半导体存储器芯片，
所述至少1个贯通电极包含电连接于所述第1半导体存储器芯片的第1贯通电极，
所述控制器芯片经由所述第1贯通电极而与所述第1半导体存储器芯片进行通信。
3.根据权利要求1所述的半导体封装，其特征在于：
还具备电子零件，所述电子零件安装在所述衬底，由所述密封树脂部密封，并且电连接于所述控制器芯片，
在与所述衬底的厚度方向大致正交的方向上，所述电子零件与所述多个半导体存储器芯片中包含的至少1个半导体存储器芯片之间的最短距离小于所述电子零件与所述衬底的边缘之间的最短距离。
4.根据权利要求1所述的半导体封装，其特征在于：
所述控制器芯片配置在所述衬底与所述多个半导体存储器芯片之间，且倒装在所述衬底。
5.根据权利要求4所述的半导体封装，其特征在于：
所述控制器芯片具有第1区域及与所述第1区域相比每单位面积的发热量较大的第2区域，
所述至少1个贯通电极包含连接于所述第2区域的第2贯通电极。
6.根据权利要求5所述的半导体封装，其特征在于：
所述第2贯通电极电连接于所述控制器芯片的接地端子。
7.根据权利要求6所述的半导体封装，其特征在于：
还具备散热板，所述散热板配置在相对于所述多个半导体存储器芯片而与所述控制器芯片相反的侧，
所述第2贯通电极贯通所述多个半导体存储器芯片而连接于所述散热板。
8.根据权利要求7所述的半导体封装，其特征在于：
所述散热板的至少一部分露出于所述密封树脂部的外部。
9.根据权利要求4所述的半导体封装，其特征在于：
所述控制器芯片包含处理器，所述处理器通过执行程序来控制对所述多个半导体存储器芯片中包含的至少1个半导体存储器芯片的数据写入，
所述至少1个贯通电极包含第2贯通电极，所述第2贯通电极连接于所述控制器芯片中在所述衬底的厚度方向上与所述处理器重叠的区域。
10.根据权利要求4所述的半导体封装，其特征在于：
所述控制器芯片包含电路部，所述电路部控制对所述多个半导体存储器芯片中包含的至少1个半导体存储器芯片的数据的写入，
所述至少1个贯通电极包含第2贯通电极，所述第2贯通电极连接于所述控制器芯片中在所述衬底的厚度方向上与所述电路部重叠的区域。
11.根据权利要求4所述的半导体封装，其特征在于：
所述控制器芯片具有第1区域及与所述第1区域相比每单位面积的发热量较大的第2区域，
所述至少1个贯通电极具有连接于所述第1区域的第1群的多个贯通电极及连接于所述第2区域的第2群的多个贯通电极，
所述第2群的多个贯通电极的配置密度高于所述第1群的多个贯通电极的配置密度。
12.根据权利要求4所述的半导体封装，其特征在于：
所述控制器芯片具有测试端子，
所述至少1个贯通电极包含连接于所述控制器芯片的测试端子的第3贯通电极。
13.根据权利要求12所述的半导体封装，其特征在于：
还具备设置在所述密封树脂部的表面的垫，
所述第3贯通电极贯通所述多个半导体存储器芯片而电连接于所述垫。
14.根据权利要求4所述的半导体封装，其特征在于：
还具备设置在所述密封树脂部的表面的垫，
所述至少1个贯通电极包含第3贯通电极，所述第3贯通电极贯通所述多个半导体存储器芯片而电连接于所述垫。
CN201810885150.3A 2017-09-19 2018-08-06 半导体封装 Active CN109524349B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-178638 2017-09-19
JP2017178638A JP2019054181A (ja) 2017-09-19 2017-09-19 半導体パッケージ

Publications (2)

Publication Number Publication Date
CN109524349A true CN109524349A (zh) 2019-03-26
CN109524349B CN109524349B (zh) 2023-07-04

Family

ID=65720638

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810885150.3A Active CN109524349B (zh) 2017-09-19 2018-08-06 半导体封装

Country Status (4)

Country Link
US (1) US10276544B2 (zh)
JP (1) JP2019054181A (zh)
CN (1) CN109524349B (zh)
TW (1) TWI682508B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908970A (zh) * 2019-12-03 2021-06-04 铠侠股份有限公司 半导体存储装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233010B2 (en) 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
JP2021044362A (ja) 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置
US11205630B2 (en) 2019-09-27 2021-12-21 Intel Corporation Vias in composite IC chip structures
US10998302B2 (en) * 2019-09-27 2021-05-04 Intel Corporation Packaged device with a chiplet comprising memory resources
US11094672B2 (en) 2019-09-27 2021-08-17 Intel Corporation Composite IC chips including a chiplet embedded within metallization layers of a host IC chip
JP7400537B2 (ja) * 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置
JP7400536B2 (ja) 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置
US11942460B2 (en) 2020-12-29 2024-03-26 Micron Technology, Inc. Systems and methods for reducing the size of a semiconductor assembly

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110272692A1 (en) * 2010-05-07 2011-11-10 Hynix Semiconductor Inc. Size variable type semiconductor chip and semiconductor package using the same
US20120187401A1 (en) * 2011-01-25 2012-07-26 Elpida Memory, Inc. Device allowing suppression of stress on chip
US20140070422A1 (en) * 2012-09-10 2014-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Discrete Blocks
US20150270250A1 (en) * 2012-11-13 2015-09-24 Ps4 Luxco S.A.R.L. Semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5781764B2 (ja) * 2007-11-27 2015-09-24 ザ・ユニバーシティ・オブ・ブリティッシュ・コロンビア １４−３−３η抗体、並びに関節炎の診断及び治療のためのその使用
WO2011061918A1 (ja) * 2009-11-17 2011-05-26 パナソニック株式会社 半導体素子及びその製造方法
KR101711048B1 (ko) * 2010-10-07 2017-03-02 삼성전자 주식회사 차폐막을 포함하는 반도체 장치 및 제조 방법
JP2012209497A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
JP2012243910A (ja) * 2011-05-18 2012-12-10 Elpida Memory Inc 半導体チップのクラックのチェックテスト構造を有する半導体装置
JP2012255704A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置
US9269646B2 (en) * 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
US9006907B2 (en) * 2012-05-29 2015-04-14 Rambus Inc. Distributed on-chip decoupling apparatus and method using package interconnect
US8732657B2 (en) * 2012-06-29 2014-05-20 Sap Ag OData consumption tool
US20150027025A1 (en) * 2013-07-23 2015-01-29 Frank M. Mantua Surface Mount Holster
KR102290020B1 (ko) * 2015-06-05 2021-08-19 삼성전자주식회사 스택드 칩 구조에서 소프트 데이터 페일 분석 및 구제 기능을 제공하는 반도체 메모리 장치
JP6509711B2 (ja) 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110272692A1 (en) * 2010-05-07 2011-11-10 Hynix Semiconductor Inc. Size variable type semiconductor chip and semiconductor package using the same
US20120187401A1 (en) * 2011-01-25 2012-07-26 Elpida Memory, Inc. Device allowing suppression of stress on chip
US20140070422A1 (en) * 2012-09-10 2014-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Discrete Blocks
US20150270250A1 (en) * 2012-11-13 2015-09-24 Ps4 Luxco S.A.R.L. Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908970A (zh) * 2019-12-03 2021-06-04 铠侠股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
US20190088623A1 (en) 2019-03-21
TWI682508B (zh) 2020-01-11
JP2019054181A (ja) 2019-04-04
CN109524349B (zh) 2023-07-04
TW201916278A (zh) 2019-04-16
US10276544B2 (en) 2019-04-30

Similar Documents

Publication Publication Date Title
CN109524349A (zh) 半导体封装
JP6343359B2 (ja) 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン
US10204661B2 (en) Semiconductor device
TW497199B (en) Semiconductor device
JP2017022241A (ja) 半導体装置及び電子機器
CN102376670B (zh) 半导体封装件
CN103730457B (zh) 半导体存储装置及其制造方法
US20140264904A1 (en) Unified pcb design for ssd applications, various density configurations, and direct nand access
CN113366626A (zh) 具有内装于封装材料中的测试垫的电装置
CN112400163A (zh) 存储器系统及控制方法
US9543271B2 (en) Semiconductor device having a sealing layer covering a semiconductor memory unit and a memory controller
US8376238B2 (en) Semiconductor storage device
CN117479550B (zh) 一种芯片封装结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220209

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

GR01 Patent grant
GR01 Patent grant