TW201916278A - 半導體封裝 - Google Patents

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Abstract

實施形態提供一種可謀求小型化之半導體封裝。 實施形態之半導體封裝具備基板、複數個半導體記憶體晶片、控制器晶片、及密封樹脂部。上述複數個半導體記憶體晶片係於上述基板之厚度方向上積層。上述控制器晶片配置於上述基板與上述複數個半導體記憶體晶片之間、或者相對於上述複數個半導體記憶體晶片而與上述基板相反之側。上述密封樹脂部將上述複數個半導體記憶體晶片與上述控制器晶片密封。上述複數個半導體記憶體晶片具有至少1個貫通電極，該至少1個貫通電極於上述基板之厚度方向貫通上述複數個半導體記憶體晶片中包含之1個以上之半導體記憶體晶片而連接於上述控制器晶片。

Description

半導體封裝
本發明之實施形態係關於一種半導體封裝。
已知一種將複數個半導體記憶體晶片藉由TSV(Through-Silicon Via，矽穿孔)電性連接而成之記憶體封裝。
然，近年提出了一種半導體封裝，其係將複數個半導體記憶體晶片與控制該複數個半導體記憶體晶片之控制器晶片安裝於1個封裝內而成。此種半導體封裝被期待進一步之小型化。
本發明之實施形態提供一種可謀求小型化之半導體封裝。
實施形態之半導體封裝具備基板、複數個半導體記憶體晶片、控制器晶片、及密封樹脂部。上述複數個半導體記憶體晶片係於上述基板之厚度方向上積層。上述控制器晶片配置於上述基板與上述複數個半導體記憶體晶片之間、或者相對於上述複數個半導體記憶體晶片而與上述基板相反之側。上述密封樹脂部將上述複數個半導體記憶體晶片與上述控制器晶片密封。上述複數個半導體記憶體晶片具有至少1個貫通電極，該至少1個貫通電極於上述基板之厚度方向貫通上述複數個半導體記憶體晶片中包含之1個以上之半導體記憶體晶片而連接於上述控制器晶片。
以下，參照圖式來說明實施形態之半導體封裝。再者，以下之說明中，對具有相同或相似之功能之構成標附相同符號。而且，存在省略該等構成之重複說明之情形。
此處，先對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向進行定義。+X方向、-X方向、+Y方向、及-Y方向例如為與半導體封裝1之封裝基板40之第1面40a大致平行之方向。-X方向係與+X方向相反之方向。於不區分+X方向與-X方向之情形時，簡稱為「X方向」。+Y方向及-Y方向係與X方向交叉之(例如大致正交之)方向。-Y方向係與+Y方向相反之方向。於不區分+Y方向與-Y方向之情形時，簡稱為「Y方向」。+Z方向及-Z方向係與X方向及Y方向交叉之(例如大致正交之)方向。+Z方向及-Z方向係封裝基板40之厚度方向。於不區分+Z方向與-Z方向之情形時，簡稱為「Z方向」。
(第1實施形態) 參照圖1至圖3，對第1實施形態之半導體封裝1進行說明。本實施形態之半導體封裝1係將複數個NAND(Not AND，反及)晶片10與控制複數個NAND晶片10之控制器晶片20安裝於1個封裝內而成的SSD(Solid State Drive，固體狀態驅動機)，即所謂的單封裝SSD(Single Package SSD)。半導體封裝1亦可被稱為「記憶裝置」或「半導體記憶裝置」等。
圖1係表示半導體封裝1之構成要素之方塊圖。半導體封裝1電性連接於主機機器2，且作為主機機器2之記憶區域發揮功能。主機機器2例如為供搭載已安裝有半導體封裝1之電路基板B(參照圖2)之資訊處理裝置。
如圖1所示，半導體封裝1具有複數個NAND晶片10(圖1中僅示出1個NAND晶片10)、及控制器晶片20。
複數個NAND晶片10之各者係非揮發性記憶體晶片，例如為NAND型快閃記憶體晶片。NAND晶片10係「半導體記憶體晶片」之一例。但，「半導體記憶體晶片」並不限定於NAND晶片10，亦可為磁阻記憶體(MRAM：Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)，還可為其他種類之記憶體晶片。
控制器晶片20統括地控制複數個NAND晶片10。控制器晶片20基於來自主機機器2之命令(例如讀取命令、寫入命令、或擦除命令)而與1個以上之NAND晶片10進行通信，對1個以上之NAND晶片10執行上述命令中所要求之處理。又，控制器晶片20進行與向NAND晶片10寫入之資料相關之位址變換表之管理、及複數個NAND晶片10之疲勞度之管理等。位址變換表係資料之寫入目的地之邏輯位址與寫入有資料之實體位址建立了對應關係之表。NAND晶片10之疲勞度係基於對NAND晶片10中包含之區塊(例如邏輯區塊)的資料之寫入次數、讀出次數、或抹除次數等而獲得。
控制器晶片20係由SoC(System on a chip，系統單晶片)構成。控制器晶片20例如包含主機介面21、主機介面控制器22、NAND介面23、NAND控制器24、CPU(Central Processing Unit，中央處理單元)25、及內部記憶體26。
主機介面21具有電性連接於主機機器2之實體層(Phy)。主機介面21例如為依據PCIe(PCI Express，快速周邊組件互連)、SATA(Serial Advanced Technology Attachment，序列先進技術附件)、SAS(Serial Attached SCSI(Small Computer System Interface)，序列連接小型電腦系統介面)、或NVMe(NVM Express；Non-Volatile Memory Host Controller Interface，非揮發性記憶體主機控制器介面規範)等之介面。主機介面控制器22係藉由控制主機介面21而在主機機器2與控制器晶片20之間收發信號。
NAND介面23具有電性連接於NAND晶片10之實體層(Phy)。NAND控制器24係藉由控制NAND介面23而在NAND晶片10與控制器晶片20之間收發信號。
CPU25係硬體處理器，其藉由執行控制器晶片20之內部記憶體26或設置於控制器晶片20之外部之ROM(Read Only Memory，唯讀記憶體)30等中所儲存之程式(例如韌體)，而對控制器晶片20之整體(半導體封裝1之整體)進行控制。CPU25係「處理器」之一例。例如，CPU25係基於來自主機機器2之命令而控制對複數個NAND晶片10的資料之寫入、資料之讀出、及資料之抹除。再者，控制器晶片20亦可具有對控制器晶片20之整體(半導體封裝1之整體)進行控制之電路部(circuitry)C，以代替CPU25。電路部C可由LSI(Large Scale Integration，大型積體電路)、ASIC(Application Specific Integrated Circuit，特殊應用積體電路)、FPGA(Field-Programmable Gate Array，場可程式化閘陣列)等硬體實現。
內部記憶體26係設置於控制器晶片20之內部之記憶區域。內部記憶體26例如由SRAM(Static Random Access Memory，靜態隨機存取記憶體)實現，但亦可由其他種類之記憶體晶片實現。
圖2係表示半導體封裝1之剖視圖。半導體封裝1除具有上述之構成要素以外，還具有封裝基板40、複數個電子零件50、密封樹脂部60、及複數個電極70。
封裝基板40係「基板」之一例。於封裝基板40，搭載有複數個NAND晶片10及控制器晶片20。封裝基板40具有第1面40a及第2面40b。第1面40a面向複數個NAND晶片10及控制器晶片20。第2面40b位於與第1面40a相反之側。第2面40b面向供安裝半導體封裝1之電路基板B。
複數個NAND晶片10係於Z方向上相互積層。本案所提及之「相互積層」，亦包括於Z方向上複數個NAND晶片10之間存在與連接電極12相符之間隙之情形。本實施形態中，複數個NAND晶片10於Z方向上與控制器晶片20重疊。複數個NAND晶片10積層於控制器晶片20之上。
本實施形態中，複數個NAND晶片10包含NAND晶片10-1、NAND晶片10-2、…、NAND晶片10-N(N為任意自然數)。NAND晶片10-1、NAND晶片10-2、…、之NAND晶片10-N依序遠離封裝基板40。NAND晶片10-N係複數個NAND晶片10中距封裝基板40最遠之NAND晶片10。複數個NAND晶片10之各者係「第1半導體記憶體晶片」之一例。
控制器晶片20配置於封裝基板40與複數個NAND晶片10之間。控制器晶片20具有第1面20a及第2面20b。第1面20a面向NAND晶片10-1。第2面20b位於與第1面20a相反之側。第2面20b面向封裝基板40。又，控制器晶片20具有複數個端子27及複數個凸塊28。
複數個端子27設置於控制器晶片20之第1面20a。複數個端子27例如配置成陣列狀，於X方向及Y方向排列。所謂「配置成陣列狀」係指例如於第1方向及與第1方向交叉之第2方向之各方向上分散配置。複數個端子27包含電性連接於控制器晶片20之信號線之信號端子27A、電性連接於控制器晶片20之接地G之接地端子27B、及經由控制器晶片20而從封裝基板40被供給電源之電源端子27C。複數個端子27之各者與下述之貫通電極80物理性及電性連接。
另一方面，複數個凸塊28設置於控制器晶片20之第2面20b。複數個凸塊28配置成陣列狀，於X方向及Y方向排列。複數個凸塊28接合於封裝基板40之第1面40a上所設之複數個墊(pad)(未圖示)。控制器晶片20覆晶(flip chip)安裝於封裝基板40之第1面40a。本實施形態中，控制器晶片20係藉由複數個凸塊28而與封裝基板40電性連接。
複數個電子零件50安裝於封裝基板40之第1面40a。複數個電子零件50經由封裝基板40而與控制器晶片20電性連接。複數個電子零件50例如包含電容器51、電阻52、及負載開關53。電容器51及電阻52係「被動零件」之一例。
密封樹脂部60由具有絕緣性之合成樹脂形成。密封樹脂部60將複數個NAND晶片10、控制器晶片20、及複數個電子零件50一體地密封。
複數個電極70設置於封裝基板40之第2面40b。複數個電極70形成半導體封裝1之外部連接端子。複數個電極70接合於電路基板B上所設之複數個墊(未圖示)。
接下來，對複數個NAND晶片10與控制器晶片20之電性連接構造進行說明。本實施形態中，複數個NAND晶片10具有複數個貫通電極80。各貫通電極80例如包含設置於複數個NAND晶片10之各者之貫通孔11、及設置於複數個NAND晶片10之間之連接電極12。
貫通孔11例如為於Z方向貫通NAND晶片10之導體部。例如，貫通孔11係矽貫通電極(TSV：Through-Silicon Via)。再者，貫通孔11只要為將存在於NAND晶片10之上方及下方之連接電極12電性連接之構成，則亦可不以固定之粗細度貫通NAND晶片10。
連接電極12係夾於複數個NAND晶片10之貫通孔11之間，將複數個NAND晶片10之貫通孔11彼此電性連接。連接電極12例如為設置於NAND晶片10之表面之微凸塊。但，連接電極12只要為可將複數個NAND晶片10之貫通孔11彼此電性連接之構成，則大小、形狀、材質等不限定於特定者。
貫通電極80係藉由如下方式形成，即，分別具有連接電極12之複數個NAND晶片10於Z方向積層且貫通孔11及連接電極12於Z方向交替地連接。藉此，貫通電極80形成為於Z方向貫通複數個NAND晶片10之柱狀。複數個貫通電極80設置於在Z方向上與控制器晶片20重疊之區域。貫通電極80於Z方向貫通複數個NAND晶片10而物理性及電性連接於控制器晶片20之端子27。再者，貫通電極80可貫通最上位之NAND晶片10-N，亦可不貫通最上位之NAND晶片10-N。本實施形態中，複數個貫通電極80均勻地設置於控制器晶片20上。連接於控制器晶片20之貫通電極80例如較佳為比僅連接NAND晶片10彼此之貫通電極粗。其原因在於，控制器晶片20與NAND晶片10之間之通信相對較為高速，要降低貫通電極80之電阻值。再者，貫通電極80之粗細度並不限定於上述例。
複數個貫通電極80包含貫通電極80A、貫通電極80B、及貫通電極80C。貫通電極80A連接於控制器晶片20之信號端子27A。例如，貫通電極80A經由控制器晶片20之信號端子27A而電性連接於控制器晶片20之NAND介面23。又，貫通電極80A電性連接於至少1個NAND晶片10中包含之信號線。控制器晶片20經由貫通電極80A而與NAND晶片10進行通信(即收發信號)。控制器晶片20經由貫通電極80A對NAND晶片10進行資料之寫入、資料之讀出、及資料之抹除。貫通電極80A係「第1貫通電極」之一例。
貫通電極80B經由控制器晶片20之接地端子27B而電性連接於控制器晶片20之接地G。貫通電極80B將NAND晶片10之接地與控制器晶片20之接地G電性連接。貫通電極80C連接於控制器晶片20之電源端子27C。控制器晶片20經由貫通電極80C而對NAND晶片10供給電源。
圖3係表示半導體封裝1之構成要素之俯視圖。再者，圖3中，省略了密封樹脂部60之圖示。複數個電子零件50配置於NAND晶片10之附近。例如，複數個電子零件50包含若干個電子零件50A。如圖3所示，於X方向上，電子零件50A與複數個NAND晶片10中包含之至少1個NAND晶片10之間之最短距離L1小於電子零件50A與封裝基板40之邊緣40c之間之最短距離L2。再者，所謂電子零件50A與封裝基板40之邊緣40c之間之最短距離L2係電子零件50A與封裝基板40之邊緣40c中距電子零件50A最近之部分之間之最短距離。但，電子零件50A之位置並不限定於上述例。
根據如上所述之構成，可謀求半導體封裝1之小型化。即，於NAND晶片與控制器晶片經由接合線及封裝基板而電性連接之情形時，接合線之接線用之區域於半導體封裝內成為必要。於半導體封裝內必需此種接線用之區域之情形時，存在難以實現半導體封裝之進一步之小型化之情形。又，於NAND晶片及控制器晶片藉由接合線而連接於封裝基板之情形時，存在易受到雜訊影響之情形。
另一方面，本實施形態之半導體封裝1具備封裝基板40、於封裝基板40之厚度方向上積層之複數個NAND晶片10、及配置於封裝基板40與複數個NAND晶片10之間之控制器晶片20。複數個NAND晶片10具有於Z方向貫通1個以上之NAND晶片10而連接於控制器晶片20之至少1個貫通電極80。根據此種構成，可不需要將NAND晶片10與控制器晶片20電性連接之接合線，或者可減少接合線之數量。因此，可使半導體封裝1內消除或減少接合線之接線用之區域。藉此，可謀求半導體封裝1之小型化。又，於代替接合線而設置貫通電極80之情形時，可減少因接合線所產生之電氣損耗，因此可謀求半導體封裝1之低耗電化。
本實施形態中，複數個貫通電極80包含電性連接於NAND晶片10之信號線之貫通電極80A。控制器晶片20經由貫通電極80A而與NAND晶片10進行通信。根據此種構成，和NAND晶片10與控制器晶片20經由接合線及封裝基板40而電性連接之情形相比，可縮短NAND晶片10與控制器晶片20之間之通信距離(電性連接距離)，而可提昇NAND晶片10與控制器晶片20之間之信號品質。藉此，可提供更高性能之半導體封裝1。
本實施形態中，半導體封裝1具備安裝於封裝基板40且電性連接於控制器晶片20之電子零件50。於X方向上，電子零件50與NAND晶片10之間之最短距離L1小於電子零件50與封裝基板40之邊緣40c之間之最短距離L2。換言之，本實施形態之半導體封裝1中，可不必顧慮接合線之接線用之區域地配置電子零件50。因此，可將電子零件50配置於NAND晶片10及控制器晶片20之附近。根據此種構成，即便於電子零件50安裝於封裝基板40之情形時，亦可謀求半導體封裝1之小型化。又，於安裝有電容器等被動零件作為電子零件50之情形時，可藉由去除雜訊而更加提昇信號品質。
(第2實施形態) 接下來，對第2實施形態之半導體封裝1進行說明。本實施形態係藉由貫通電極80謀求散熱性之提高，此點與第1實施形態不同。再者，以下所要說明之構成以外之構成與第1實施形態之構成大致相同。
圖4係表示本實施形態之半導體封裝1之剖視圖。本實施形態中，複數個貫通電極80例如於Z方向上貫通全部NAND晶片10。即，複數個貫通電極80亦貫通最上位之NAND晶片10-N。本實施形態中，複數個貫通電極80包含專用於散熱而設置之複數個貫通電極80D。複數個貫通電極80D未與控制器晶片20之信號線相連。複數個貫通電極D例如連接於控制器晶片20之接地G。散熱用之貫通電極D亦可比信號傳達用之貫通電極A粗。
圖5係表示本實施形態之半導體封裝1之構成要素之俯視圖。再者，圖5中，省略了密封樹脂部60之圖示。又，圖5中，為便於說明起見，對貫通電極80標附有影線。本實施形態中，控制器晶片20具有第1區域R1及第2區域R2。第2區域R2與第1區域R1相比，每單位面積之發熱量較大。
例如，第1區域R1係控制器晶片20之表面中於Z方向上與內部記憶體26重疊之區域。再者，第1區域R1亦可代替上述例，而為與NAND介面23重疊之區域。另一方面，第2區域R2係控制器晶片20之表面中於Z方向上與CPU25重疊之區域。於半導體封裝1動作之狀態下，CPU25與內部記憶體26或NAND介面23相比，發熱程度更高。因此，第2區域R2比第1區域R1更容易變熱。
又，另一例中，第2區域R2係控制器晶片20之表面中於Z方向上與電路部C重疊之區域。於半導體封裝1動作之狀態下，電路部C與內部記憶體26或NAND介面23相比，發熱程度更高。因此，第2區域R2比第1區域R1更容易變熱。
本實施形態中，複數個貫通電極80(例如複數個貫通電極80D)連接於控制器晶片20之第2區域R2。複數個貫通電極80作為針對控制器晶片20之第2區域R2之散熱路徑發揮功能。例如，複數個貫通電極80將控制器晶片20之第2區域R2之熱傳遞至半導體封裝1中遠離控制器晶片20之區域。藉此，促進控制器晶片20之散熱。連接於第2區域R2之貫通電極80係「第2貫通電極」之一例。
根據此種構成，與第1實施形態同樣地，可謀求半導體封裝1之小型化。進而，本實施形態中，控制器晶片20具有第1區域R1及與第1區域R1相比每單位面積之發熱量較大之第2區域R2。至少1個貫通電極80連接於控制器晶片20之第2區域R2。根據此種構成，藉由連接於第2區域R2之貫通電極80，可使控制器晶片20之熱有效率地移動至控制器晶片20之外部。藉此，可謀求半導體封裝1之散熱性之提高。
(第2實施形態之第1變化例) 圖6係表示第2實施形態之第1變化例之半導體封裝1之構成要素之俯視圖。再者，圖6中，省略了密封樹脂部60之圖示。又，圖6中，為便於說明起見，對貫通電極80標附有影線。再者，以下所要說明之構成以外之構成與第2實施形態之構成大致相同。
本變化例中，複數個貫通電極80包含第1群G1之複數個貫通電極80及第2群G2之複數個貫通電極80。第1群G1之複數個貫通電極80連接於第1區域R1。例如，第1群G1之複數個貫通電極80係電性連接於控制器晶片20之信號線之貫通電極80A。但，第1群G1之複數個貫通電極80之種類並不限定於上述例。另一方面，第2群G2之複數個貫通電極80連接於第2區域R2。第2群G2之複數個貫通電極80例如為電性連接於控制器晶片20之接地G之散熱用之貫通電極80D。但，第2群G2之複數個貫通電極80之種類並不限定於上述例。此處，第2群G2之複數個貫通電極80之配置密度比第1群G1之複數個貫通電極80之配置密度高。「配置密度較高」意指，於沿著X方向及Y方向之平面上，單位面積中包含之貫通電極80之根數較多。
根據此種構成，藉由與第1區域R1相比高密度地配置之第2群G2之複數個貫通電極80，可使控制器晶片20之第2區域R2之熱有效地移動至遠離控制器晶片20之區域。藉此，可謀求半導體封裝1之散熱性之進一步之提高。
(第2實施形態之第2變化例) 圖7係表示第2實施形態之第2變化例之半導體封裝1之俯視圖。再者，以下所要說明之構成以外之構成與第2實施形態之構成大致相同。
本變化例中，半導體封裝1具有金屬製之散熱板90。例如，散熱板90形成為沿著X方向及Y方向之平板狀。散熱板90配置在相對於複數個NAND晶片10而與控制器晶片20相反之側。散熱板90露出於密封樹脂部60之外部。複數個貫通電極80連接於控制器晶片20。複數個貫通電極80例如包含散熱用之貫通電極80D。複數個貫通電極80貫通複數個NAND晶片10而連接於散熱板90。
若詳細敍述，各貫通電極80包含設置於散熱板90與最上位之NAND晶片10-N之間之連接導體12。設置於散熱板90與最上位之NAND晶片10-N之間之連接導體12相對於設置在複數個NAND晶片10之間之連接導體12而言，形狀、大小、材質可相同，亦可不同。連接導體12夾於散熱板90與NAND晶片10-N之貫通孔11之間，將散熱板90與NAND晶片10-N之貫通孔11相互熱連接。藉此，控制器晶片20經由貫通電極80而熱連接於散熱板90。
根據此種構成，藉由貫通電極80，可使控制器晶片20之熱有效地移動至散熱板90。藉此，可謀求半導體封裝1之散熱性之進一步之提高。
(第3實施形態) 接下來，對第3實施形態之半導體封裝1進行說明。本實施形態係設置於密封樹脂部60之測試墊100與控制器晶片20之測試端子29由貫通電極80連接，此點與第1實施形態不同。再者，以下所要說明之構成以外之構成與第1實施形態之構成大致相同。
圖8係表示本實施形態之半導體封裝1之剖視圖。本實施形態中，控制器晶片20具有測試端子29。所謂「測試端子」係為了確認控制器晶片20是否正常地動作而被輸入或輸出檢查用之信號之端子。測試端子29例如設置於控制器晶片20之第1面20a。
本實施形態中，半導體封裝1具有複數個測試墊100。若詳細敍述，密封樹脂部60具有主面60a及周面60b。主面60a朝向與封裝基板40相反之側。周面60b於主面60a之邊緣與封裝基板40之間延伸。複數個測試墊100設置於密封樹脂部60之主面60a。測試墊100例如由可裝卸地安裝於主面60a之絕緣性之蓋110(封條(seal)或標籤(label)等)覆蓋。測試墊100係於自密封樹脂部60取下蓋110之情形時，露出於密封樹脂部60之外部(即半導體封裝1之外部)。
本實施形態中，複數個貫通電極80包含測試端子用之貫通電極80E。貫通電極80E係「第3貫通電極」之一例。貫通電極80E於Z方向上貫通全部NAND晶片10，分別物理性及電性連接於測試墊100與控制器晶片20之測試端子29。藉此，測試墊100經由貫通電極80E而電性連接於控制器晶片20之測試端子29。因此，檢查者於必須進行控制器晶片20之檢查之情形時，可藉由利用測試墊100而自半導體封裝1之外部進行控制器晶片20之檢查。
根據此種構成，與第1實施形態同樣地，可謀求半導體封裝1之小型化。此處，於包含複數個NAND晶片之記憶體封裝與控制器晶片20分開地安裝於電路基板B之情形時，當控制器晶片20之動作產生了不良情況時，可自電路基板B取下控制器晶片20而相對較為容易地進行控制器晶片20之檢查。另一方面，於複數個NAND晶片10與控制器晶片20安裝於1個封裝內之情形時，控制器晶片20係與複數個NAND晶片10一體地由密封樹脂部60密封，因此難以進行控制器晶片20之檢查。
然而，本實施形態中，控制器晶片20具有測試端子29。至少1個貫通電極80包含連接於控制器晶片20之測試端子29之貫通電極80E。根據此種構成，即便於複數個NAND晶片10與控制器晶片20安裝於1個封裝內之情形時，亦可經由貫通電極80E相對於控制器晶片20之測試端子29發送或接收信號。藉此，即便於控制器晶片20與複數個NAND晶片10一體地由密封樹脂部60密封之情形時，亦可容易地進行控制器晶片20之檢查。
(第4實施形態) 接下來，對第4實施形態之半導體封裝1進行說明。本實施形態係測試墊100經由封裝基板40電性連接於控制器晶片20之測試端子29，此點與第3實施形態不同。再者，以下所要說明之構成以外之構成與第3實施形態之構成大致相同。
圖9係表示本實施形態之半導體封裝1之剖視圖。本實施形態中，控制器晶片20之測試端子29係經由控制器晶片20之凸塊28電性連接於封裝基板40。
本實施形態中，半導體封裝1具有墊120、測試端子130、及連接電極140。墊120設置於封裝基板40之第1面40a。墊120經由封裝基板40之配線層及控制器晶片20之凸塊28而電性連接於控制器晶片20之測試端子29。半導體封裝1之測試端子130設置於密封樹脂部60之主面60a。測試端子130例如由可裝卸地安裝於主面60a之絕緣性之蓋110覆蓋。測試端子130係於自密封樹脂部60取下蓋110之情形時，露出於密封樹脂部60之外部(即半導體封裝1之外部)。連接電極140設置於墊120與測試端子130之間，且將墊120與測試端子130電性連接。本實施形態中，連接電極140係相對較大之焊料球。例如，連接電極140之末端位於較最上位之NAND晶片10-N更靠密封樹脂部60之主面60a之附近。但，連接電極140並不限定於上述例。
根據此種構成，與第1實施形態同樣地，可謀求半導體封裝1之小型化。又，根據本實施形態，與第3實施形態同樣地，即便於複數個NAND晶片10與控制器晶片20安裝於1個封裝內之情形時，亦可容易地進行控制器晶片20之檢查。即，檢查者於必須進行控制器晶片20之檢查之情形時，可藉由利用測試端子130而自半導體封裝1之外部進行控制器晶片20之檢查。
(第4實施形態之第1變化例) 圖10係表示第4實施形態之第1變化例之半導體封裝1之剖視圖。再者，以下所要說明之構成以外之構成與上述第4實施形態之構成大致相同。本變化例相對於第4實施形態而言，未設置測試端子130。本變化例中，於必須進行控制器晶片20之檢查之情形時，利用雷射加工等在密封樹脂部60開孔，或切削而去除密封樹脂部60之一部分，藉此使連接電極140之一部分露出於密封樹脂部60之外部。露出於密封樹脂部60之外部之連接電極140之一部分代替了測試端子130。根據此種構成，亦與第4實施形態同樣地，可提供能夠容易地進行控制器晶片20之檢查之半導體封裝1。
(第4實施形態之第2變化例) 圖11係表示第4實施形態之第2變化例之半導體封裝1之剖視圖。再者，以下所要說明之構成以外之構成與上述第4實施形態之構成大致相同。本變化例中，代替由焊料球構成之連接電極140，而設置有柱狀之連接電極140A。連接電極140A例如係藉由利用雷射加工等在密封樹脂部60形成孔H並在孔H之內部或內表面設置導電材而形成。根據此種構成，亦與第4實施形態同樣地，可提供能夠容易地進行控制器晶片20之檢查之半導體封裝1。
(第5實施形態) 接下來，對第5實施形態之半導體封裝1進行說明。本實施形態係控制器晶片20配置在相對於複數個NAND晶片10而與封裝基板40相反之側，此點與第1實施形態不同。再者，以下所要說明之構成以外之構成與第1實施形態之構成大致相同。
圖12係表示本實施形態之半導體封裝1之剖視圖。本實施形態中，控制器晶片20位於相對於複數個NAND晶片10而與封裝基板40相反之側。若詳細敍述，本實施形態中，複數個NAND晶片10中最下位之NAND晶片10-1具有與設置於封裝基板40之第1面40a之複數個墊(未圖示)接合之複數個連接電極12。
本實施形態中，貫通電極80包含設置於控制器晶片20與最上位之NAND晶片10-N之間之連接電極12、複數個NAND晶片10之貫通孔11、設置於複數個NAND晶片10之間之連接電極12、及設置於最下位之NAND晶片10-1與封裝基板40之間之連接電極12。貫通電極80沿Z方向貫通複數個NAND晶片10而物理性及電性連接於控制器晶片20之端子27。控制器晶片20經由複數個貫通電極80而與複數個NAND晶片10電性連接。又，控制器晶片20經由複數個貫通電極80而電性連接於封裝基板40。
根據此種構成，亦可獲得與第1實施形態之半導體封裝1同樣之效果。再者，本實施形態之構成可與上述之全部實施形態及變化例組合而應用。
(參考形態) 接下來，對參考形態之半導體封裝1進行說明。本參考形態係控制器晶片20與複數個NAND晶片10分開地安裝於封裝基板40，此點與第4實施形態不同。再者，以下所要說明之構成以外之構成與第4實施形態之構成大致相同。又，本參考形態可與第4實施形態之第1變化例及第2變化例組合而應用。
圖13係表示本參考形態之半導體封裝1之剖視圖。本參考形態中，控制器晶片20配置於與複數個NAND晶片10在X方向上不同之位置。藉此，控制器晶片20與複數個NAND晶片10分開地安裝於封裝基板40。半導體封裝1係與第4實施形態同樣地，具有墊120、測試端子130、及連接電極140。
再者，本參考形態中，控制器晶片20亦可藉由接合線代替覆晶安裝，而電性連接於封裝基板40。又，複數個NAND晶片10亦可藉由接合線代替貫通電極80，而電性連接於封裝基板40。
根據此種構成，與第4實施形態同樣地，可提供即便於複數個NAND晶片10與控制器晶片20安裝於1個封裝內之情形時亦能夠容易地進行控制器晶片20之檢查之半導體封裝1。
以上，對若干個實施形態與其變化例、及參考形態進行了說明，但實施形態及參考形態並不限定於上述例。例如，半導體封裝1既可為BGA(Ball Grid Array，球狀柵格陣列)類型之封裝，亦可為LGA(Land Grid Array，平台柵格陣列)類型之封裝。
以上所說明之至少一個實施形態中，複數個半導體記憶體晶片具有貫通1個以上之半導體記憶體晶片而連接於控制器晶片之至少1個貫通電極。根據此種構成，可提供能夠謀求小型化之半導體封裝。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為例而提出，並非意圖限定發明之範圍。該等實施形態可以其他多種形態實施，且可在不脫離發明之主旨之範圍內，進行多種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍中。
[相關申請案] 本申請案享有以日本專利申請案2017-178638號(申請日：2017年9月19日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體封裝
2‧‧‧主機機器
10‧‧‧NAND晶片(半導體記憶體晶片)
10-1~10-N‧‧‧NAND晶片
11‧‧‧貫通孔
12‧‧‧連接電極
20‧‧‧控制器晶片
20a‧‧‧第1面
20b‧‧‧第2面
21‧‧‧主機介面
22‧‧‧主機介面控制器
23‧‧‧NAND介面
24‧‧‧NAND控制器
25‧‧‧CPU(處理器)
26‧‧‧內部記憶體
27‧‧‧端子
27A‧‧‧信號端子
27B‧‧‧接地端子
27C‧‧‧電源端子
28‧‧‧凸塊
29‧‧‧測試端子
30‧‧‧ROM
40‧‧‧封裝基板
40a‧‧‧第1面
40b‧‧‧第2面
40c‧‧‧邊緣
50‧‧‧電子零件
50A‧‧‧電子零件
51‧‧‧電容器
52‧‧‧電阻
53‧‧‧負載開關
60‧‧‧密封樹脂部
60a‧‧‧主面
60b‧‧‧周面
70‧‧‧電極
80‧‧‧貫通電極
80A‧‧‧貫通電極(第1貫通電極)
80B‧‧‧貫通電極
80C‧‧‧貫通電極
80D‧‧‧貫通電極(第2貫通電極)
80E‧‧‧貫通電極(第3貫通電極)
90‧‧‧散熱板
100‧‧‧測試墊
110‧‧‧蓋
120‧‧‧墊
130‧‧‧測試端子
140‧‧‧連接電極
140A‧‧‧連接電極
B‧‧‧電路基板
C‧‧‧電路部
G‧‧‧接地
G1‧‧‧第1群
G2‧‧‧第2群
H‧‧‧孔
L1‧‧‧最短距離
L2‧‧‧最短距離
Phy‧‧‧實體層
R1‧‧‧第1區域
R2‧‧‧第2區域
+X‧‧‧方向
-X‧‧‧方向
+Y‧‧‧方向
-Y‧‧‧方向
+Z‧‧‧方向
-Z‧‧‧方向
圖1係表示第1實施形態之半導體封裝之構成要素之方塊圖。 圖2係表示第1實施形態之半導體封裝之剖視圖。 圖3係表示第1實施形態之半導體封裝之構成要素之俯視圖。 圖4係表示第2實施形態之半導體封裝之剖視圖。 圖5係表示第2實施形態之半導體封裝之構成要素之俯視圖。 圖6係表示第2實施形態之第1變化例之半導體封裝之構成要素的俯視圖。 圖7係表示第2實施形態之第2變化例之半導體封裝之剖視圖。 圖8係表示第3實施形態之半導體封裝之剖視圖。 圖9係表示第4實施形態之半導體封裝之剖視圖。 圖10係表示第4實施形態之第1變化例之半導體封裝之剖視圖。 圖11係表示第4實施形態之第2變化例之半導體封裝之剖視圖。 圖12係表示第5實施形態之半導體封裝之剖視圖。 圖13係表示參考形態之半導體封裝之剖視圖。

Claims (14)

  1. 一種半導體封裝，其具備： 基板； 複數個半導體記憶體晶片，其等在上述基板之厚度方向上積層； 控制器晶片，其配置於上述基板與上述複數個半導體記憶體晶片之間、或者相對於上述複數個半導體記憶體晶片而與上述基板相反之側；及 密封樹脂部，其將上述複數個半導體記憶體晶片與上述控制器晶片密封；且 上述複數個半導體記憶體晶片具有至少1個貫通電極，該至少1個貫通電極於上述基板之厚度方向貫通上述複數個半導體記憶體晶片中包含之1個以上之半導體記憶體晶片而連接於上述控制器晶片。
  2. 如請求項1之半導體封裝，其中 上述複數個半導體記憶體晶片包含第1半導體記憶體晶片， 上述至少1個貫通電極包含電性連接於上述第1半導體記憶體晶片之第1貫通電極， 上述控制器晶片經由上述第1貫通電極而與上述第1半導體記憶體晶片進行通信。
  3. 如請求項1之半導體封裝，其 進而具備電子零件，該電子零件安裝於上述基板，由上述密封樹脂部密封，並且電性連接於上述控制器晶片， 在與上述基板之厚度方向大致正交之方向上，上述電子零件與上述複數個半導體記憶體晶片中包含之至少1個半導體記憶體晶片之間之最短距離小於上述電子零件與上述基板之邊緣之間之最短距離。
  4. 如請求項1之半導體封裝，其中 上述控制器晶片配置於上述基板與上述複數個半導體記憶體晶片之間，且覆晶(flip chip)安裝於上述基板。
  5. 如請求項4之半導體封裝，其中 上述控制器晶片具有第1區域、及與上述第1區域相比每單位面積之發熱量較大之第2區域， 上述至少1個貫通電極包含連接於上述第2區域之第2貫通電極。
  6. 如請求項5之半導體封裝，其中 上述第2貫通電極電性連接於上述控制器晶片之接地端子。
  7. 如請求項6之半導體封裝，其 進而具備散熱板，該散熱板配置在相對於上述複數個半導體記憶體晶片而與上述控制器晶片相反之側， 上述第2貫通電極貫通上述複數個半導體記憶體晶片而連接於上述散熱板。
  8. 如請求項7之半導體封裝，其中 上述散熱板之至少一部分露出於上述密封樹脂部之外部。
  9. 如請求項4之半導體封裝，其中 上述控制器晶片包含處理器，該處理器藉由執行程式而控制對上述複數個半導體記憶體晶片中包含之至少1個半導體記憶體晶片之資料之寫入， 上述至少1個貫通電極包含第2貫通電極，該第2貫通電極連接於上述控制器晶片中於上述基板之厚度方向上與上述處理器重疊之區域。
  10. 如請求項4之半導體封裝，其中 上述控制器晶片包含電路部，該電路部控制對上述複數個半導體記憶體晶片中包含之至少1個半導體記憶體晶片之資料之寫入， 上述至少1個貫通電極包含第2貫通電極，該第2貫通電極連接於上述控制器晶片中於上述基板之厚度方向上與上述電路部重疊之區域。
  11. 如請求項4之半導體封裝，其中 上述控制器晶片具有第1區域、及與上述第1區域相比每單位面積之發熱量較大之第2區域， 上述至少1個貫通電極具有連接於上述第1區域之第1群之複數個貫通電極、及連接於上述第2區域之第2群之複數個貫通電極， 上述第2群之複數個貫通電極之配置密度高於上述第1群之複數個貫通電極之配置密度。
  12. 如請求項4之半導體封裝，其中 上述控制器晶片具有測試端子， 上述至少1個貫通電極包含連接於上述控制器晶片之測試端子之第3貫通電極。
  13. 如請求項12之半導體封裝，其 進而具備設置於上述密封樹脂部之表面之墊(pad)， 上述第3貫通電極貫通上述複數個半導體記憶體晶片而電性連接於上述墊。
  14. 如請求項4之半導體封裝，其 進而具備設置於上述密封樹脂部之表面之墊， 上述至少1個貫通電極包含第3貫通電極，該第3貫通電極貫通上述複數個半導體記憶體晶片而電性連接於上述墊。
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