TW201929174A - 雙晶片封裝結構 - Google Patents

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Abstract

一種雙晶片封裝結構，係通過將封裝結構中的非揮發性記憶體晶片的第一CS打線墊片電性連接至導線架的CS引腳，並將揮發性記憶體晶片的第二CS打線墊片電性連接至散熱外露墊，以透過CS引腳為該非揮發性記憶體晶片提供非揮發性記憶體晶片片選訊號，而透過該散熱外露墊為該揮發性記憶體晶片提供揮發性記憶體晶片片選訊號，藉以提供低引腳數量的雙晶片封裝結構，可有效降低成本，並可避免兩個晶片之間的設備衝突問題。

Description

雙晶片封裝結構
本申請係涉及一種半導體封裝，更詳而言之，係指一種雙晶片封裝結構。
一般的非揮發性記憶體（例如FLASH）的儲存容量大，關機時資料仍可保存，但讀寫速度慢，其中尤以寫入速度更為緩慢，有時還須以燒錄器作寫入的動作，而揮發性記憶體晶片（例如SRAM）的特點在於儲存容量較小，關機後資料即會消失，但讀寫速度快，因此，在一般應用上通常會同時使用這兩種型態的記憶體。有鑑於此，業界提出一種將上述兩種類型的記憶體封裝在同一封裝結構內，其優點在於晶片封裝尺寸小，如此可使PCB的設計更為精簡，成本也更低。
然而，若將兩個以上SPI記憶體晶片直接整合於同一封裝結構中，常會因無法判斷是哪一個SPI記憶體晶片在執行訪問操作而發生晶片間的設備衝突，因此，封裝結構中需要具有兩個CS引腳，以提供判斷是哪一個SPI記憶體晶片在執行訪問操作。具體而言，習知SPI記憶體單晶片的封裝結構中的導線架通常係具有八個引腳，以分別電性連接晶片的八個打線墊片，然而，當同一封裝結構中具有兩個晶片時，為了避免不同晶片之間的設備衝突，則需要在原有導線架上再增加一個片選（CS）引腳，也就是導線架需要具有兩個CS引腳以分別連接兩個晶片的CS打線墊片，因此，對於雙晶片封裝結構而言，其導線架的引腳數量需由原先的八個增加到十個（其中一個是空腳位），以區分封裝結構中兩個不同的晶片，然此設計無疑會增加晶片的封裝尺寸，且會提高其製造成本。
綜上所述，如何實現在具有八個引腳的導線架的封裝結構內，解決不同記憶體晶片之間的設備衝突問題，即為本案待解決之技術課題。
鑒於上述先前技術之種種問題，本申請之主要目的在於提供一種雙晶片封裝結構，僅利用八個引腳的導線架以避免雙晶片封裝結構中的非揮發性記憶體晶片與揮發性記憶體晶片之間的設備衝突。
本申請之另一目的在於提供一種雙晶片封裝結構，可以避免在執行燒錄作業時非揮發性記憶體晶片與揮發性記憶體晶片之間的設備衝突。
為達到上述目的以及其他目的，本申請提供一種雙晶片封裝結構，係可接收一印刷電路板10所傳送之一非揮發性記憶體晶片片選訊號以及選擇性地接收該印刷電路板10所傳送之一揮發性記憶體晶片片選訊號，該雙晶片封裝結構包括：一散熱外露墊(Exposed-Pad)，該散熱外露墊係可選擇性地電性連接該印刷電路板，以供接收該揮發性記憶體晶片片選訊號；一非揮發性記憶體晶片，該非揮發性記憶體晶片係具有八個打線墊片，該八個打線墊片中至少包括一第一CS打線墊片；一揮發性記憶體晶片，該揮發性記憶體晶片係具有八個打線墊片，該八個打線墊片中至少包括一第二CS打線墊片；一導線架，該導線架係設有八個引腳，該八個引腳中至少包括一個CS引腳，該CS引腳係供接收該非揮發性記憶體晶片片選訊號；一第一CS導線，該第一CS導線係分別電性連接該CS引腳與該第一CS打線墊片，以對該第一CS打線墊片提供該非揮發性記憶體晶片片選訊號；以及一第二CS導線，該第二CS導線係分別電性連接該散熱外露墊與該第二CS打線墊片，以對該第二CS打線墊片提供該揮發性記憶體晶片片選訊號。
較佳者，於上述雙晶片封裝結構中，還包括一上拉電阻，且該導線架的八個引腳中還至少包括一個VCC引腳，該上拉電阻係分別電性連接該VCC引腳與該第二CS打線墊片，以於該散熱外露墊未電性連接該印刷電路板時，對該第二CS打線墊片輸入一上拉訊號，使該第二CS打線墊片處於高位準訊號，將該高位準訊號作為該揮發性記憶體晶片片選訊號，而令該揮發性記憶體晶片處於禁能狀態。
較佳者，於上述雙晶片封裝結構中，還至少包括一第三導線，係提供該上拉電阻分別電性連接該VCC引腳與該第二CS打線墊片。
較佳者，於上述雙晶片封裝結構中，還包括一下拉電阻，且該導線架的八個引腳中還至少包括一個GND引腳，該下拉電阻係分別電性連接該GND引腳與該第二CS打線墊片，以於該散熱外露墊未電性連接該印刷電路板時，對該第二CS打線墊片輸入一下拉訊號，使該第二CS打線墊片處於低位準訊號，將該低位準訊號作為該揮發性記憶體晶片片選訊號，而令該揮發性記憶體晶片處於禁能狀態。
較佳者，於上述雙晶片封裝結構中，還至少包括一第四導線，係提供該下拉電阻分別電性連接該GND引腳與該第二CS打線墊片。
較佳者，於上述雙晶片封裝結構中，還包括一上拉電阻，且該揮發性記憶體晶片的八個打線墊片中還至少包括一VCC打線墊片，又該導線架的八個引腳中還至少包括一個VCC引腳，該上拉電阻係集成於該揮發性記憶體晶片中，該VCC打線墊片係電性連接該VCC引腳，該上拉電阻係分別電性連接該VCC打線墊片與該第二CS打線墊片，以於該散熱外露墊未電性連接該印刷電路板時，對該第二CS打線墊片輸入一上拉訊號，使該第二CS打線墊片處於高位準訊號，將該高位準訊號作為該揮發性記憶體晶片片選訊號，而令該揮發性記憶體晶片處於禁能狀態，其中，該上拉電阻係為半導體電阻元件或弱驅動能力的電晶體。
較佳者，於上述雙晶片封裝結構中，還包括至少一第五導線，係提供該VCC打線墊片電性連接該VCC引腳。
較佳者，於上述雙晶片封裝結構中，還包括一下拉電阻，且該揮發性記憶體晶片的八個打線墊片中還至少包括一GND打線墊片，又該導線架的八個引腳中還至少包括一個GND引腳，該下拉電阻係集成於該揮發性記憶體晶片中，該GND打線墊片係電性連接該GND引腳，該下拉電阻係分別電性連接該GND打線墊片與該第二CS打線墊片，以於該散熱外露墊未電性連接該印刷電路板時，對該第二CS打線墊片輸入一下拉訊號，使該第二CS打線墊片處於低位準訊號，將該低位準訊號作為該揮發性記憶體晶片片選訊號，而令該揮發性記憶體晶片處於禁能狀態，其中，該下拉電阻係為半導體電阻元件或弱驅動能力的電晶體。
較佳者，於上述雙晶片封裝結構中，還包括至少一第六導線，係提供該GND打線墊片電性連接該GND引腳。
較佳者，於上述雙晶片封裝結構中，該揮發性記憶體晶片的第二CS打線墊片為低位準啟動。
較佳者，於上述雙晶片封裝結構中，該揮發性記憶體晶片的第二CS打線墊片為高位準啟動。
較佳者，於上述雙晶片封裝結構中，該非揮發性記憶體晶片為FLASH晶片，該揮發性記憶體晶片為SRAM晶片。
較佳者，該非揮發性記憶體晶片與該揮發性記憶體晶片係為具有至少八個打線墊片之SPI晶片、Dual-SPI晶片或Quad-SPI晶片。
綜上所述，本申請的雙晶片封裝結構透過將非揮發性記憶體晶片的第一CS打線墊片電性連接至導線架的CS引腳，而將揮發性記憶體晶片的第二CS打線墊片電性連接至散熱外露墊，以經由導線架的CS引腳為該非揮發性記憶體晶片提供非揮發性記憶體晶片片選訊號，而透過該散熱外露墊為該揮發性記憶體晶片提供揮發性記憶體晶片片選訊號，藉此，僅利用八個引腳的導線架以避免雙晶片封裝結構中的兩個晶片之間的設備衝突。
再者，當該雙晶片封裝結構在執行燒錄作業時，可通過進一步設置上拉電阻或下拉電阻，對該揮發性記憶體晶片的第二CS打線墊片施加弱的上拉或下拉訊號，並將其作為該揮發性記憶體晶片片選訊號，以使該第二CS打線墊片在處於浮接狀態時，可確保該揮發性記憶體晶片處於禁能狀態，藉此避免揮發性記憶體晶片與非揮發性記憶體晶片之間的設備衝突問題，以防止燒錄器對該揮發性記憶體晶片的燒錄資料檢查出現判斷錯誤的異常，並具有易於實現且製造成本低的優點。
以下內容將搭配圖式，藉由特定的具體實施例說明本申請之技術內容，熟悉此技術之人士可由本說明書所揭示之內容輕易地了解本申請之其他優點與功效。本申請亦可藉由其他不同的具體實施例加以施行或應用。本說明書中的各項細節亦可基於不同觀點與應用，在不背離本申請之精神下，進行各種修飾與變更。尤其是，於圖式中各個元件的比例關係及相對位置僅具示範性用途，並非代表本申請實施的實際狀況。
請參閱圖1，其為顯示本申請的雙晶片封裝結構1的基本電路架構示意圖；圖6為說明圖1之雙晶片封裝結構的側視示意圖。本申請的雙晶片封裝結構1係適用於Serial Flash、Serial SRAM或兩種不同Serial 界面記憶體的組合，而可接收一印刷電路板10（如圖6所示）所傳送之一非揮發性記憶體晶片片選訊號或選擇性地接收印刷電路板10所傳送的一揮發性記憶體晶片片選訊號。如圖所示，雙晶片封裝結構1主要包括一散熱外露墊（Exposed pad）11、一非揮發性記憶體晶片12、一揮發性記憶體晶片13、一導線架14、一第一CS導線151與一第二CS導線152。其中，非揮發性記憶體晶片12與揮發性記憶體晶片13係為具有至少八個打線墊片之SPI晶片、Dual-SPI晶片或Quad-SPI晶片，且於非揮發性記憶體晶片12與揮發性記憶體晶片13之間具有一隔離層17，俾令非揮發性記憶體晶片12與揮發性記憶體晶片13可以堆疊方式設於外露墊11上，以減小整體封裝體積。
散熱外露墊(Exposed-Pad)11可通過選擇性地電性連接該印刷電路板10，而接收由該印刷電路板10所傳送的該揮發性記憶體晶片片選訊號。於本實施例中，散熱外露墊11可位於雙晶片封裝結構1的正下方，用於幫助該雙晶片封裝結構1中的晶片進行散熱。
非揮發性記憶體晶片12與揮發性記憶體晶片13可例如以堆疊方式設置於散熱外露墊11上，以減小整體封裝體積。其中，非揮發性記憶體晶片12例如為FLASH晶片，其具有八個打線墊片，於該八個打線墊片中至少包括有一第一CS打線墊片121。於本實施例中，除第一CS打線墊片121之外，非揮發性記憶體晶片12還包括DO(IO1)打線墊片、WP(IO2)打線墊片、GND打線墊片、DI(IO0)打線墊片、CLK打線墊片、HOLD(IO3)打線墊片以及VCC打線墊片，然，打線墊片的設置名稱及設置順序並不以此為限，係可視實際需求進行變更以及調整。
揮發性記憶體晶片13例如為SRAM晶片，其亦至少具有八個打線墊片，於該八個打線墊片中至少包括一第二CS打線墊片131。於本實施例中，除第二CS打線墊片131之外，揮發性記憶體晶片13亦包括DO(IO1)打線墊片、WP(IO2)打線墊片、GND打線墊片133、DI(IO0)打線墊片、CLK打線墊片、HOLD(IO3)打線墊片以及VCC打線墊片132，然，打線墊片的設置名稱及設置順序並不以此為限，係可視實際需求進行變更以及調整。
導線架14上設置有八個引腳，其中，該八個引腳係對應於非揮發性記憶體晶片12與揮發性記憶體晶片13所具有的打線墊片的類型而設置，於本實施例中，其分別為CS引腳141、DO(IO1)引腳、WP(IO2)引腳、GND引腳143、DI(IO0)引腳、CLK引腳、HOLD(IO3)引腳、VCC引腳142。需說明的是，引腳的設置名稱及設置順序並不以此為限，可視實際需求進行變更以及調整。
其中，導線架14的CS引腳141（即圖1所示的/CS1）係用於接收該印刷電路板10所傳送的非揮發性記憶體晶片片選訊號。具體而言，導線架的CS引腳141係經由第一CS導線151而電性連接非揮發性記憶體晶片12的第一CS打線墊片121，以對第一CS打線墊片121提供非揮發性記憶體晶片片選訊號，而令非揮發性記憶體晶片12據以執行運作。
再者，揮發性記憶體晶片13的第二CS打線墊片131則透過第二CS導線152而電性連接至散熱外露墊11，俾於散熱外露墊11電性連接印刷電路板10時，對第二CS打線墊片131提供揮發性記憶體晶片片選訊號，而令揮發性記憶體晶片13據以執行運作。
需說明的是，目前市售的燒錄器大都係針對單晶片非揮發性記憶體封裝結構而設計，因而上述圖1所示的雙晶片封裝結構在執行燒錄作業時，該雙晶片封裝結構底部的散熱外露墊11及其電性連接的揮發性記憶體晶片13的第二CS打線墊片131處於浮接(Floating)狀態，使得一般燒錄器的設計並沒有辦法對揮發性記憶體晶片13提供揮發性記憶體晶片片選訊號，如此雖然不會造成揮發性記憶體晶片13的燒錄問題，然而一般燒錄流程會於寫入資料後進行資料檢查的動作(write verify)，此時，若是揮發性記憶體晶片13處於致能狀態，則造成雙晶片封裝結構內非揮發性記憶體12與揮發性記憶體晶片13同時運作的的設備衝突，而可能導致燒錄器對揮發性記憶體晶片13燒錄資料的檢查判斷錯誤。有鑑於此，在本申請的其他實施例中，係透過進一步增設上拉或下拉電阻，以克服上述技術課題。
請配合參閱圖2，於本申請的一實施例中，雙晶片封裝結構1的揮發性記憶體晶片13的第二CS打線墊片為低位準啟動（亦即代表，於本實施例中，該第二CS打線墊片131接收低位準訊號時，會將該低位準訊號作為該揮發性記憶體晶片片選訊號，而令揮發性記憶體晶片13處於致能狀態），且還包括一上拉電阻161，其分別電性連接導線架14的VCC引腳142與第二CS打線墊片131，以於散熱外露墊11未電性連接至印刷電路板10時，亦即，揮發性記憶體晶片13的第二CS打線墊片131處於浮接狀態時，藉由上拉電阻161對第二CS打線墊片131輸入一上拉訊號，使該第二CS打線墊片131接收高位準訊號，將該高位準訊號作為該揮發性記憶體晶片片選訊號，俾使揮發性記憶體晶片13處於禁能狀態。於本實施例中，導線架14的VCC引腳142用於為非揮發性記憶體晶片12與揮發性記憶體晶片13提供運作所需的電源。
較佳者，雙晶片封裝結構1還包括一第三導線153，其用於提供將上拉電阻161分別電性連接VCC引腳142與第二CS打線墊片131，需說明的是，第三導線153可由多條導線所組成，且第三導線153的設置數量及連接方式並不以圖2所示為限，其可視依實際需求而進行調整。藉此，透過設置上拉電阻161為第二CS打線墊片131提供上拉訊號，可當第二CS打線墊片131在處於浮接狀態時，使得揮發性記憶體晶片13維持於關閉狀態，從而避免燒錄器對揮發性記憶體晶片13燒錄資料的檢查判斷出現錯誤的情況。
請配合參閱圖3，於本申請的另一實施例中，雙晶片封裝結構1的揮發性記憶體晶片13的第二CS打線墊片為高位準啟動（亦即代表，於本實施例中，該第二CS打線墊片131接收高位準訊號時，會將該高位準訊號作為該揮發性記憶體晶片片選訊號，而令揮發性記憶體晶片13處於致能狀態），且還包括有一下拉電阻162，其分別電性連接導線架14的GND引腳143與第二CS打線墊片131，以於散熱外露墊11未電性連接該印刷電路板10時，對第二CS打線墊片131輸入一下拉訊號，使該第二CS打線墊片131接收低位準訊號，將該低位準訊號作為該揮發性記憶體晶片片選訊號，而令揮發性記憶體晶片13處於禁能狀態。也就是當第二打線墊片131在處於浮接狀態時，藉由下拉電阻162為第二打線墊片131提供一下拉訊號，而使得揮發性記憶體晶片13維持於關閉狀態，從而避免揮發性記憶體晶片13與非揮發性記憶體晶片12之間同時運作而產生設備衝突的異常。於本實施例中，導線架14的GND引腳143用於為非揮發性記憶體晶片12與揮發性記憶體晶片13提供接地。
較佳者，雙晶片封裝結構1還包括一第四導線154，其用於提供下拉電阻162分別電性連接GND引腳143與第二CS打線墊片131，需說明的是，第四導線154亦可由多條導線所組成，且第四導線154的設置數量及連接方式並不以圖3所示為限，其可視依實際需求而進行調整。
請配合參閱圖4，於本申請的另一實施例中，雙晶片封裝結構1的揮發性記憶體晶片13的第二CS打線墊片為低位準啟動，且還包括一上拉電阻161，與圖2所示的實施例的不同之處在於，本實施例的上拉電阻161係集成於揮發性記憶體晶片13中，揮發性記憶體晶片13的VCC打線墊片132係電性連接導線架14的VCC引腳142，而上拉電阻161則分別電性連接揮發性記憶體晶片13中的VCC打線墊片132與第二CS打線墊片131，俾於散熱外露墊11未電性連接該印刷電路板10時，對第二CS打線墊片131輸入一上拉訊號，並將該上拉訊號作為該揮發性記憶體晶片片選訊號，而令揮發性記憶體晶片13處於禁能狀態。於本實施例中，上拉電阻161可以使用半導體電阻元件或弱驅動能力的電晶體來實現。
較佳者，雙晶片封裝結構1還包括第五導線155（即VCC導線），用於提供VCC打線墊片132電性連接至VCC引腳142。需說明的是，第五導線155的設置數量及連接方式並不以圖4所示為限，其可視依實際需求而進行調整。
請繼續參閱圖5，於本申請的另一實施例中，雙晶片封裝結構1的揮發性記憶體晶片13的第二CS打線墊片為高位準啟動，且還包括一下拉電阻162，與圖3所示的實施例的不同之處在於，本實施例的下拉電阻162係集成於揮發性記憶體晶片13中，其中，揮發性記憶體晶片13的GND打線墊片133係電性連接至導線架的GND引腳143，而下拉電阻162則分別電性連接揮發性記憶體晶片13中的GND打線墊片133與第二CS打線墊片131，俾於散熱外露墊11未電性連接該印刷電路板10時，對第二CS打線墊片131輸入一下拉訊號，使該第二CS打線墊片131接收低位準訊號，將該低位準訊號作為該揮發性記憶體晶片片選訊號，而令揮發性記憶體晶片13處於禁能狀態。於本實施例中，下拉電阻162可以使用半導體電阻元件或弱驅動能力的電晶體來實現。
較佳者，雙晶片封裝結構1還包括第六導線156（即GND導線），用於提供GND打線墊片133電性連接至GND引腳143。需說明的是，第六導線156的設置數量及連接方式並不以圖5所示為限，其可視依實際需求而進行調整。
綜上所述，本申請的雙晶片封裝結構，通過將非揮發性記憶體晶片的第一CS打線墊片電性連接至導線架的CS引腳，以經由導線架的CS引腳為該非揮發性記憶體晶片提供非揮發性記憶體晶片片選訊號，並將揮發性記憶體晶片的第二CS打線墊片電性連接至散熱外露墊，通過令該散熱外露墊選擇性地電性連接印刷電路板，以接收揮發性記憶體晶片片選訊號並傳送至該揮發性記憶體晶片，因此本申請僅需利用八個引腳的導線架以避免雙晶片封裝結構中的兩個晶片之間同時運作而產生設備衝突。
此外，當該雙晶片封裝結構在執行燒錄作業時，該散熱外露墊未電性連接印刷電路板，該第二CS打線墊片係處於浮接狀態，此時可於雙晶片封裝結構中或於揮發性記憶體晶片內設置一電阻，藉由該電阻為該第二CS打線墊片施加一弱的上拉或下拉訊號，而使該揮發性記憶體晶片維持於禁能狀態，藉此可有效避免雙晶片封裝結構在執行燒錄作業時，非揮發性記憶體晶片與揮發性記憶體晶片之間發生設備衝突的異常。
上述實施例僅例示性說明本申請之原理及功效，而非用於限制本申請。任何熟習此項技術之人士均可在不違背本申請之精神及範疇下，對上述實施例進行修飾與改變。因此，本申請之權利保護範圍，應如本申請專利範圍所列。
1‧‧‧雙晶片封裝結構
10‧‧‧印刷電路板
11‧‧‧散熱外露墊
12‧‧‧非揮發性記憶體晶片
121‧‧‧第一CS打線墊片
13‧‧‧揮發性記憶體晶片
131‧‧‧第二CS打線墊片
132‧‧‧VCC打線墊片
133‧‧‧GND打線墊片
14‧‧‧導線架
141‧‧‧CS引腳
142‧‧‧VCC引腳
143‧‧‧GND引腳
151‧‧‧第一CS導線
152‧‧‧第二CS導線
153‧‧‧第三導線
154‧‧‧第四導線
155‧‧‧第五導線
156‧‧‧第六導線
161‧‧‧上拉電阻
162‧‧‧下拉電阻
17‧‧‧隔離層
圖1為說明本申請之雙晶片封裝結構的基本架構示意圖；
圖2至圖5為說明圖1之雙晶片封裝結構的不同實施例示意圖；以及
圖6為說明圖1之雙晶片封裝結構的側視示意圖。

Claims (11)

  1. 一種雙晶片封裝結構，係接收一印刷電路板所傳送之一非揮發性記憶體晶片片選訊號以及選擇性地接收該印刷電路板所傳送之一揮發性記憶體晶片片選訊號，該雙晶片封裝結構包括： 一散熱外露墊(Exposed-Pad)，該散熱外露墊係可選擇性地電性連接該印刷電路板，以供接收該揮發性記憶體晶片片選訊號； 一非揮發性記憶體晶片，該非揮發性記憶體晶片係具有八個打線墊片，該八個打線墊片中至少包括一第一CS打線墊片； 一揮發性記憶體晶片，該揮發性記憶體晶片係具有八個打線墊片，該八個打線墊片中至少包括一第二CS打線墊片； 一導線架，該導線架係設有八個引腳，該八個引腳中至少包括一個CS引腳，該CS引腳係供接收該非揮發性記憶體晶片片選訊號； 一第一CS導線，該第一CS導線係分別電性連接該CS引腳與該第一CS打線墊片，以對該第一CS打線墊片提供該非揮發性記憶體晶片片選訊號；以及 一第二CS導線，該第二CS導線係分別電性連接該散熱外露墊與該第二CS打線墊片，以對該第二CS打線墊片提供該揮發性記憶體晶片片選訊號。
  2. 如申請專利範圍第1項所述之雙晶片封裝結構，還包括一上拉電阻，且該導線架的八個引腳中還至少包括一個VCC引腳，該上拉電阻係分別電性連接該VCC引腳與該第二CS打線墊片，以於該散熱外露墊未電性連接該印刷電路板時，對該第二CS打線墊片輸入一上拉訊號，使該第二CS打線墊片處於高位準訊號，將該高位準訊號作為該揮發性記憶體晶片片選訊號，而令該揮發性記憶體晶片處於禁能狀態。
  3. 如申請專利範圍第2項所述之雙晶片封裝結構，還至少包括一第三導線，係提供該上拉電阻分別電性連接該VCC引腳與該第二CS打線墊片。
  4. 如申請專利範圍第1項所述之雙晶片封裝結構，還包括一下拉電阻，且該導線架的八個引腳中還至少包括一個GND引腳，該下拉電阻係分別電性連接該GND引腳與該第二CS打線墊片，以於該散熱外露墊未電性連接該印刷電路板時，對該第二CS打線墊片輸入一下拉訊號，使該第二CS打線墊片處於低位準訊號，將該低位準訊號作為該揮發性記憶體晶片片選訊號，而令該揮發性記憶體晶片處於禁能狀態。
  5. 如申請專利範圍第4項所述之雙晶片封裝結構，還至少包括一第四導線，係提供該下拉電阻分別電性連接該GND引腳與該第二CS打線墊片。
  6. 如申請專利範圍第1項所述之雙晶片封裝結構，還包括一上拉電阻，且該揮發性記憶體晶片的八個打線墊片中還至少包括一VCC打線墊片，又該導線架的八個引腳中還至少包括一個VCC引腳，該上拉電阻係集成於該揮發性記憶體晶片中，該VCC打線墊片係電性連接該VCC引腳，該上拉電阻係分別電性連接該VCC打線墊片與該第二CS打線墊片，以於該散熱外露墊未電性連接該印刷電路板時，對該第二CS打線墊片輸入一上拉訊號，使該第二CS打線墊片處於高位準訊號，將該高位準訊號作為該揮發性記憶體晶片片選訊號，而令該揮發性記憶體晶片處於禁能狀態，其中，該上拉電阻係為半導體電阻元件或弱驅動能力的電晶體。
  7. 如申請專利範圍第1項所述之雙晶片封裝結構，還包括一下拉電阻，且該揮發性記憶體晶片的八個打線墊片中還至少包括一GND打線墊片，又該導線架的八個引腳中還至少包括一個GND引腳，該下拉電阻係集成於該揮發性記憶體晶片中，該GND打線墊片係電性連接該GND引腳，該下拉電阻係分別電性連接該GND打線墊片與該第二CS打線墊片，以於該散熱外露墊未電性連接該印刷電路板時，對該第二CS打線墊片輸入一下拉訊號，使該第二CS打線墊片處於低位準訊號，將該低位準訊號作為該揮發性記憶體晶片片選訊號，而令該揮發性記憶體晶片處於禁能狀態，其中，該下拉電阻係為半導體電阻元件或弱驅動能力的電晶體。
  8. 如申請專利範圍第2或6項所述之雙晶片封裝結構，其中，該揮發性記憶體晶片的第二CS打線墊片為低位準啟動。
  9. 如申請專利範圍第4或7項所述之雙晶片封裝結構，其中，該揮發性記憶體晶片的第二CS打線墊片為高位準啟動。
  10. 如申請專利範圍第1項所述之雙晶片封裝結構，其中，該非揮發性記憶體晶片為FLASH晶片，該揮發性記憶體晶片為SRAM晶片。
  11. 如申請專利範圍第1項所述之雙晶片封裝結構，其中，該非揮發性記憶體晶片與該揮發性記憶體晶片係為具有至少八個打線墊片之SPI晶片、Dual-SPI晶片或Quad-SPI晶片。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322467B2 (en) * 2020-06-11 2022-05-03 Nanya Technology Corporation Memory package structure

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355980B1 (en) * 1999-07-15 2002-03-12 Nanoamp Solutions Inc. Dual die memory
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
EP1592062A1 (en) * 2004-04-29 2005-11-02 Kingston Technology Corporation Multi-level package for a memory module
TWI443783B (zh) * 2006-03-21 2014-07-01 Promerus Llc 用於晶片堆疊，晶片及晶圓結合之方法及材料
TW200744167A (en) * 2006-05-19 2007-12-01 Richtek Techohnology Corp Dual-transistor package body
JP5405785B2 (ja) * 2008-09-19 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
CN101814480B (zh) * 2010-04-16 2011-08-31 杭州矽力杰半导体技术有限公司 一种芯片封装结构及其封装方法
JP2012033627A (ja) * 2010-07-29 2012-02-16 Sony Corp 半導体装置および積層半導体装置
TWI445222B (zh) * 2010-10-26 2014-07-11 Bridge Semiconductor Corp 具有凸塊／基座之散熱座及凸塊內含倒置凹穴之半導體晶片組體
US20130133193A1 (en) * 2011-11-28 2013-05-30 Mediatek Singapore Pte. Ltd. Surface mount technology process for advanced quad flat no-lead package process and stencil used therewith
WO2014203678A1 (ja) * 2013-06-20 2014-12-24 富士電機株式会社 半導体モジュール
US9214211B2 (en) * 2014-05-15 2015-12-15 Winbond Electronics Corporation Methods of and apparatus for determining unique die identifiers for multiple memory die within a common package
TWI553834B (zh) * 2014-07-10 2016-10-11 華邦電子股份有限公司 快閃記憶體裝置以及執行同步操作之方法
FR3041806B1 (fr) * 2015-09-25 2017-10-20 Stmicroelectronics Rousset Dispositif de memoire non volatile, par exemple du type eeprom, ayant une capacite memoire importante, par exemple 16mbits
TWI634429B (zh) * 2017-04-11 2018-09-01 來揚科技股份有限公司 基於spi界面的多記憶體協作結構

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