TWI634429B - 基於spi界面的多記憶體協作結構 - Google Patents

基於spi界面的多記憶體協作結構 Download PDF

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Abstract

本發明係提供一種基於SPI界面的多記憶體協作結構，包括第一記憶體、第二記憶體、與控制模組，於一實施例中，該控制模組分別傳輸至第一、第二記憶體的第一、第二作動指令的指令編碼為不同。於另一實施例中，該第一作動指令係具有預選指令編碼與備選指令編碼，該第二作動指令具有第二指令編碼，其中，該預選指令編碼與備選指令編碼不同，且該預選指令編碼與該備選指令編碼的其中至少一者與該第二指令編碼為不同。藉此，本發明僅需設置一個記憶體選擇埠即可避免不同記憶體之間的信號衝突，可降低製造成本。

Description

基於SPI界面的多記憶體協作結構
本發明係涉及一種基於SPI界面的多記憶體協作結構，更詳而言之，係指一種僅需設置一個記憶體選擇埠的多記憶體協作結構。
隨著微小型電子設備的應用越來越普遍（如可穿戴式電子設備），可將多個記憶體封裝於同一封包內的多晶片封裝結構因具有產品體積較小以及製造成本較低等優點，也隨之在市場上越來越流行。
MCP（多晶片封裝Multi Chip Package）是一種半導體系統級封裝及多晶片封裝新技術的延伸，可用於將多種記憶體堆疊封裝成1顆MCP晶片（如：1Mb SPI SRAM + 1Mb SPI flash），可適用於各類手持式及微型化電子產品，如智慧型穿戴設備、數位相機、數位攝影機、智慧型手機、衛星導航系統以及平板電腦等。
然而，若將兩個以上SPI記憶體晶片直接整合於同一封裝結構中，常會因無法判斷是哪一個SPI記憶體晶片在執行訪問操作而發生晶片間的設備衝突，因此，若同一多晶片封裝結構內係具有2個以上SPI儲存設備時，亦即，SPI I/O總線係連接有2個以上的SPI儲存設備時，則需針對每一個SPI儲存設備分別設置一對應的片選引腳，以提供判斷是哪一個SPI記憶體晶片在執行訪問操作。
具體而言，請配合參閱圖1，其顯示了一習知技術的多記憶體協作結構10（即前述之MCP晶片），其中，多記憶體協作結構10係具有第一記憶體11a、第二記憶體11b、第三記憶體11c，控制模組13除設置有多個通訊埠132之外，係針對前述各記憶體分別設置有對應之片選引腳，如圖所示，CS埠（CS1）131a用於連接第一記憶體11a、CS埠（CS2）131b用於連接第二記憶體11b、CS埠（CS3）131c則用於連接第三記憶體11c，藉此以避免不同記憶體之間的訊號衝突問題。然而，上述的設計架構無疑會增加晶片的封裝尺寸，亦可能提高其製造成本。
綜上所述，如何克服上述習知技術中存在缺陷，即為本案待解決的技術課題。
鑒於上述先前技術之種種問題，本發明之主要目的在於提供一種基於SPI界面的多記憶體協作結構，僅需設置一個記憶體選擇埠即可避免不同記憶體之間的訊號衝突問題。
本發明之另一目的在於提供一種基於SPI界面的多記憶體協作結構，可有效降低製造成本並縮小封裝體積。
為達到上述目的以及其他目的，本發明的第一實施例係提供一種基於SPI界面的多記憶體協作結構，係包括：至少一第一記憶體；至少一第二記憶體；以及具有記憶體選擇埠與控制IO埠的控制模組，其中，該記憶體選擇埠的設置數量為一個；該記憶體選擇埠係連接通訊線路的一端，而該通訊線路的另一端係分別連接該第一記憶體與該第二記憶體，選擇致能該第一記憶體及該第二記憶體；以及該控制IO埠，係提供複數第一作動指令與複數第二作動指令，該複數第一作動指令係分別傳輸給該第一記憶體，而令該第一記憶體進行對應的作動，該複數第二作動指令係分別傳輸給該第二記憶體，而令該第二記憶體進行對應的作動，其中，該複數第一作動指令與複數第二作動指令的指令編碼不同。
再者，本發明的第二實施例亦提供一種基於SPI界面的多記憶體協作結構，係包括：至少一第一記憶體；至少一第二記憶體；具有記憶體選擇埠與控制IO埠的控制模組，其中，該記憶體選擇埠的設置數量為一個；該記憶體選擇埠係連接通訊線路的一端，而該通訊線路的另一端係分別連接該第一記憶體與該第二記憶體，選擇致能該第一記憶體及該第二記憶體；以及該控制IO埠，係提供第一作動指令與第二作動指令，該第一作動指令係傳輸給該第一記憶體，而令該第一記憶體進行對應的作動，該第二作動指令係傳輸給該第二記憶體，而令該第二記憶體進行對應的作動，其中，該第一作動指令具有預選指令編碼與備選指令編碼，該第二作動指令具有第二指令編碼，該預選指令編碼與備選指令編碼不同，該預選指令編碼與該備選指令編碼的其中至少一者與該第二指令編碼不同。
較佳者，於前述第二實施例所述的多記憶體協作結構中，還包括判斷模組，係判斷該預選指令編碼與該第二指令編碼是否相同，當該預選指令編碼與該第二指令編碼相同時，係令該控制IO埠選擇使用備選指令編碼作為第一作動指令的指令編碼，而傳輸該第一作動指令給該第一記憶體，使該第一記憶體接收該第一作動指令而進行對應的作動。
較佳者，於前述第二實施例所述的多記憶體協作結構中，該控制IO埠還提供第三作動指令，該第三作動指令用以選擇使用預選指令編碼或備選指令編碼作為第一作動指令的指令編碼，而傳輸該第一作動指令給該第一記憶體，使該第一記憶體接收該第一作動指令而進行對應的作動。
較佳者，於前述第二實施例所述的多記憶體協作結構中，該第一記憶體還包括一記憶模組，用以儲存對應於該第一作動指令的該預選指令編碼與該備選指令編碼的其中一者，俾供該第一記憶體於接收該控制IO埠所傳輸的該第一作動指令時，自該記憶模組中擇取該預選指令編碼或該備選指令編碼而識別該第一作動指令，而使該第一記憶體進行對應的作動，該記憶模組為選擇熔斷器或非揮發性記憶體（non-volatile memory）。
較佳者，於前述第一或第二實施例所述的多記憶體協作結構中，該第一記憶體為隨機存取記憶體（random access memory），該第二記憶體為非揮發性記憶體（non-volatile memory）。
較佳者，於前述第一或第二實施例所述的多記憶體協作結構中，該第一記憶體與該第二記憶體為非揮發性記憶體（non-volatile memory）與隨機存取記憶體（random access memory）之其中一者。
較佳者，於前述第一或第二實施例所述的多記憶體協作結構中，該第一記憶體與該第二記憶體係具有複數個。
較佳者，於前述第一或第二實施例所述的多記憶體協作結構中，該第一記憶體與該第二記憶體兩者係封裝於同一多晶片封裝結構（MCP）。
較佳者，於前述第一或第二實施例所述的多記憶體協作結構中，該SPI界面係為DUAL SPI界面或QUAD SPI界面。
綜上所述，本發明係提供一種的基於SPI界面的多記憶體協作結構，其中，於第一實施例中，本發明係將用於控制第一記憶體作動的複數第一作動指令所對應的指令編碼與用於控制第二記憶體作動的複數第二作動指令所對應的指令編碼設置為均不相同；於第二實施例中，針對用於控制第一記憶體作動的第一作動指令係設置有預選指令編碼與備選指令編碼，其中，該預選指令編碼與備選指令編碼係不同，且該預選指令編碼與該備選指令編碼中的其中至少一者係與用於控制第二記憶體作動的第二作動指令的第二指令編碼不同，藉此，本發明所提供的基於SPI界面的多記憶體協作結構，僅需設置一個記憶體選擇埠，即能避免不同記憶體之間的訊號衝突問題，亦可降低製造成本。
以下內容將搭配圖式，藉由特定的具體實施例說明本發明之技術內容，熟悉此技術之人士可由本說明書所揭示之內容輕易地了解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用。本說明書中的各項細節亦可基於不同觀點與應用，在不背離本發明之精神下，進行各種修飾與變更。尤其是，於圖式中各個元件的比例關係及相對位置僅具示範性用途，並非代表本發明實施的實際狀況。
請配合參閱圖2及圖3，其中，圖2為根據本發明之第一實施例及第二實施例所示之基於SPI界面的多記憶體協作結構的基本架構示意圖；圖3為根據本發明之第一實施例所示的控制模組與第一、第二記憶體之間的數據傳輸示意圖。於本發明的第一實施例中，基於SPI界面的多記憶體協作結構20係包括至少一第一記憶體21，至少一第二記憶體22，與控制模組23。
如圖2所示，第一記憶體21與第二記憶體22兩者係封裝於同一多晶片封裝結構（MCP）中，其中，第一記憶體21係例如為隨機存取記憶體（random access memory），第二記憶體22係為非揮發性記憶體（non-volatile memory）。然並不以此為限，於其他實施例中，第一記憶體21與第二記憶體22係為非揮發性記憶體與隨機存取記憶體之其中一者。此外，第一記憶體21與第二記憶體22的設置數量可以為一個或者多個，視依具體的使用需求而定，且上述第一記憶體21與第二記憶體22可為多輸入輸出（Multi-IO）SPI界面的記憶體（如圖3所示），多記憶體協作結構20係基於多輸入輸出（Multi-IO）SPI界面，例如，DUAL SPI界面或QUAD SPI界面。
控制模組23係具有記憶體選擇埠231與控制IO埠232，其中，記憶體選擇埠（CS）231的設置數量僅為一個，且記憶體選擇埠231係連接通訊線路的一端，而通訊線路的另一端係分別連接至第一記憶體21與第二記憶體22，用以選擇致能第一記憶體21或第二記憶體22之其中一者。控制IO埠232係例如為圖2所示之DI（IO0）埠、DO（IO1）埠、WP（IO2）埠，或HOLD（IO3）埠，可用於提供複數第一作動指令與複數第二作動指令，於本發明的第一實施例中，複數第一作動指令與複數第二作動指令的指令編碼均為不同。
具體而言，請配合參閱圖3，控制模組23係通過控制IO埠232而將複數第一作動指令傳輸給第一記憶體21，俾令第一記憶體21依據所接收的複數第一作動指令而進行對應的作動，如數據寫入讀取的相關作動；同理，控制模組23係通過控制IO埠232而將複數第二作動指令傳輸給第二記憶體22，俾令第二記憶體22依據所接收的複數第二作動指令而進行對應的相關作動。其中，前述傳輸給第一記憶體21的複數第一作動指令與傳輸給第二記憶體22的複數第二作動指令之中，可能存在部分相同的作動指令，例如，藉由圖2所示之DI（IO0）埠、DO（IO1）埠、WP（IO2）埠，或HOLD（IO3）埠所傳輸的第一作動指令及第二作動指令係為相同。對此，本發明係將前述複數第一作動指令所對應的指令編碼與複數第二作動指令所對應的指令編碼均設置為不同，因此，即便藉由上述包括DI（IO0）埠、DO（IO1）埠、WP（IO2）埠，或HOLD（IO3）埠的控制IO埠232所傳輸給第一記憶體的第一作動指令與傳輸給第二記憶體的第二作動指令是相同的，然，由於第一作動指令與第二作動指令所對應的指令編碼並不相同，因此，僅需通過單一個記憶體選擇埠231即可針對傳輸至第一記憶體21及第二記憶體22的第一作動指令及第二作動指令進行識別，從而避免第一記憶體21與第二記憶體22之間的訊號衝突問題。
請配合參閱圖2、圖4、圖5A至圖5C，其中，圖4為根據本發明之第二實施例所示之指令編碼示意圖；圖5A及圖5B為根據本發明之第二實施例所示的控制模組與第一、第二記憶體之間的數據傳輸示意圖。於本發明的第二實施例中，基於SPI界面的多記憶體協作結構20的基本組成架構係與前述第一實施例相同，包括有至少一第一記憶體21，至少一第二記憶體22，與控制模組23。其中，第一記憶體21與第二記憶體22兩者同樣係封裝於同一多晶片封裝結構（MCP）中。第一記憶體21與第二記憶體22係為非揮發性記憶體與隨機存取記憶體之其中一者，然並不以此為限，較佳者，第一記憶體21係為隨機存取記憶體（random access memory），而第二記憶體22係為非揮發性記憶體（non-volatile memory）。第一記憶體21與第二記憶體22的設置數量亦可為多個，而SPI界面可為DUAL SPI界面或QUAD SPI界面。
請參閱圖2，於本實施例中，控制模組23同樣具有記憶體選擇埠231與控制IO埠232，其中，記憶體選擇埠（CS）231的設置數量係僅為一個，記憶體選擇埠231係連接通訊線路的一端，而通訊線路的另一端係分別連接至第一記憶體21與第二記憶體22，用以選擇致能第一記憶體21及第二記憶體22。控制IO埠232係例如為圖2所示之DI（IO0）埠、DO（IO1）埠、WP（IO2）埠，或HOLD（IO3）埠，可用於提供第一作動指令與第二作動指令。
請配合參閱圖5A或圖5C，其中，控制模組23係通過控制IO埠232而將第一作動指令傳輸給第一記憶體21，俾令第一記憶體21進行對應的作動，如數據寫入讀取的相關作動；並通過控制IO埠232而將第二作動指令傳輸給第二記憶體22，俾令第二記憶體22進行對應的作動。惟與第一實施例的不同之處在於，本發明的第二實施例中，第一作動指令具有預選指令編碼與備選指令編碼（如圖4所示之指令編碼示意圖），其中，預選指令編碼與備選指令編碼不同，且第一作動指令所對應的預選指令編碼與備選指令編碼的其中至少一者係與第二作動指令所對應的第二指令編碼不同，俾藉由上述機制來區隔第一作動指令與第二作動指令，並達成僅藉由一個記憶體選擇埠231即可避免第一記憶體21與第二記憶體22之間訊號衝突的問題。其中，本發明係可藉由多種實施方式來選擇預選指令編碼或備選指令編碼之其中一者作為第一作動指令對應的指令編碼，以下僅例舉其中幾種實施方式作為參考，然並不以此為限，本領域的技術人員亦可藉由其他實施方式達成相同之技術功效。
請配合參閱圖5A，於第一種實施方式中，多記憶體協作結構20還可包括判斷模組24，用於判斷預選狀況令編碼是否與第二指令編碼相同，當判斷預選指令編碼係與第二指令編碼相同時，則令控制IO埠232選擇使用備選指令編碼以作為第一作動指令的指令編碼，以使第一作動指令與第二作動指令的指令編碼不同，而傳輸第一作動指令給第一記憶體21，俾使第一記憶體21接收第一作動指令而進行對應的作動，從而避免第一記憶體21與第二記憶體22之間的訊號衝突問題。
請配合參閱圖5B，於第二種實施方式中，控制IO埠232還可提供第三作動指令，用以提供控制模組23選擇使用預選指令編碼或備選指令編碼作為第一作動指令的指令編碼，以使第一作動指令與第二作動指令的指令編碼不同，且令第一記憶體21接收第三作動指令以擇取預選指令編碼或備選指令編碼，據以識別所接收的第一作動指令。並經由控制IO埠232傳輸第一作動指令給第一記憶體21，俾使第一記憶體21接收第一作動指令而進行對應的作動。
請配合參閱圖5C，於第三種實施方式中，第一記憶體21還包括一記憶模組211，用以儲存對應於第一作動指令的預選指令編碼與備選指令編碼的其中一者，俾供第一記憶體21於接收控制IO埠232所傳輸的第一作動指令時，自記憶模組211中擇取預選指令編碼或備選指令編碼（其中，所擇取的預選指令編碼或備選指令編碼係與第二指令編碼不同），據以識別所接收的第一作動指令，並進行對應的作動。較佳者，記憶模組211可例如為選擇熔斷器或非揮發性記憶體（non-volatile memory）。
綜上所述，本發明提供了一種基於SPI界面的多記憶體協作結構，於第一實施例中，本發明係透過將用於控制第一記憶體作動的複數第一作動指令所對應的指令編碼與用於控制第二記憶體作動的複數第二作動指令所對應的指令編碼設置為不同，以達到區隔第一作動指令與第二作動指令的目的；於第二實施例中，本發明係針對第一作動指令設置預選指令編碼與備選指令編碼，且預選指令編碼與備選指令編碼為不同，並當分析預選指令編碼係與第二作動指令對應的第二指令編碼存在重複時，則選擇備選指令編碼作為第一作動指令的指令編碼，以同樣達到區隔第一作動指令與第二作動指令的目的，進而使得在本發明的多記憶體協作結構中僅需設置一個記憶體選擇埠，即能有效地避免不同記憶體之間的訊號衝突問題，以簡化設備結構並降低製造成本。
上述實施例僅例示性說明本發明之原理及功效，而非用於限制本發明。任何熟習此項技術之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如本發明的申請專利範圍所列。
10‧‧‧習知多記憶體協作結構
11a‧‧‧記憶體A
11b‧‧‧記憶體B
11c‧‧‧記憶體C
13‧‧‧控制模組
131a,131b,131c‧‧‧CS埠
132‧‧‧通訊埠
20‧‧‧本發明的基於SPI界面的多記憶體協作結構
21‧‧‧第一記憶體
211‧‧‧記憶模組
22‧‧‧第二記憶體
23‧‧‧控制模組
231‧‧‧記憶體選擇埠
232‧‧‧控制IO埠
24‧‧‧判斷模組
圖1為顯示習知基於SPI界面的多記憶體協作結構的基本架構示意圖；
圖2為根據本發明之第一實施例及第二實施例所示之基於SPI界面的多記憶體協作結構的基本架構示意圖；
圖3為根據本發明之第一實施例所示的控制模組與第一、第二記憶體之間的數據傳輸示意圖；
圖4為根據本發明之第二實施例所示之指令編碼示意圖；以及
圖5A至圖5C為根據本發明之第二實施例所示的選擇預選指令編碼或備選指令編碼作為第一作動指令的指令編碼的實施例圖。

Claims (11)

  1. 一種基於SPI界面的多記憶體協作結構，係包括： 至少一第一記憶體； 至少一第二記憶體；以及 控制模組，係具有記憶體選擇埠與控制IO埠，其中， 該記憶體選擇埠的設置數量為一個； 該記憶體選擇埠係連接通訊線路的一端，而該通訊線路的另一端係分別連接該第一記憶體與該第二記憶體，選擇致能該第一記憶體及該第二記憶體；以及 該控制IO埠，係提供複數第一作動指令與複數第二作動指令，該複數第一作動指令係分別傳輸給該第一記憶體，而令該第一記憶體進行對應的作動，該複數第二作動指令係分別傳輸給該第二記憶體，而令該第二記憶體進行對應的作動，其中，該複數第一作動指令與複數第二作動指令的指令編碼不同。
  2. 一種基於SPI界面的多記憶體協作結構，係包括： 至少一第一記憶體； 至少一第二記憶體；以及 控制模組，係具有記憶體選擇埠與控制IO埠，其中， 該記憶體選擇埠的設置數量為一個； 該記憶體選擇埠係連接通訊線路的一端，而該通訊線路的另一端係分別連接該第一記憶體與該第二記憶體，選擇致能該第一記憶體及該第二記憶體；以及 該控制IO埠，係提供第一作動指令與第二作動指令，該第一作動指令係傳輸給該第一記憶體，而令該第一記憶體進行對應的作動，該第二作動指令係傳輸給該第二記憶體，而令該第二記憶體進行對應的作動，其中，該第一作動指令具有預選指令編碼與備選指令編碼，該第二作動指令具有第二指令編碼，該預選指令編碼與備選指令編碼不同，該預選指令編碼與該備選指令編碼的其中至少一者與該第二指令編碼不同。
  3. 如申請專利範圍第2項所述的多記憶體協作結構，還包括判斷模組，係判斷該預選指令編碼與該第二指令編碼是否相同，當該預選指令編碼與該第二指令編碼相同時，係令該控制IO埠選擇使用備選指令編碼作為第一作動指令的指令編碼，而傳輸該第一作動指令給該第一記憶體，使該第一記憶體接收該第一作動指令而進行對應的作動。
  4. 如申請專利範圍第2項所述的多記憶體協作結構，其中，該控制IO埠還提供第三作動指令，該第三作動指令用以選擇使用預選指令編碼或備選指令編碼作為第一作動指令的指令編碼，而傳輸該第一作動指令給該第一記憶體，使該第一記憶體接收該第一作動指令而進行對應的作動。
  5. 如申請專利範圍第2項所述的多記憶體協作結構，其中，該第一記憶體還包括一記憶模組，用以儲存對應於該第一作動指令的該預選指令編碼與該備選指令編碼的其中一者，俾供該第一記憶體於接收該控制IO埠所傳輸的該第一作動指令時，自該記憶模組中擇取該預選指令編碼或該備選指令編碼而識別該第一作動指令，而使該第一記憶體進行對應的作動。
  6. 如申請專利範圍第5項所述的多記憶體協作結構，其中，該記憶模組為選擇熔斷器或非揮發性記憶體（non-volatile memory）。
  7. 如申請專利範圍第1或2項所述的多記憶體協作結構，其中，該第一記憶體為隨機存取記憶體（random access memory），該第二記憶體為非揮發性記憶體（non-volatile memory）。
  8. 如申請專利範圍第1或2項所述的多記憶體協作結構，其中，該第一記憶體與該第二記憶體為非揮發性記憶體（non-volatile memory）與隨機存取記憶體（random access memory）之其中一者。
  9. 如申請專利範圍第1或2項所述的多記憶體協作結構，其中，該第一記憶體與該第二記憶體係具有複數個。
  10. 如申請專利範圍第1或2項所述的多記憶體協作結構，其中，該第一記憶體與該第二記憶體兩者係封裝於同一多晶片封裝結構（MCP）。
  11. 如申請專利範圍第1或2項所述的多記憶體協作結構，其中，該SPI界面係為DUAL SPI界面或QUAD SPI界面。
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