JP2005333132A - 半導体パッケージ - Google Patents

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クオ ヤン スン，
Chia-Ming Yang
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フン ユァン ルー，
Wei Chin Tsuai
ウェイ チン ツァイ，
Yi-Jeng Lin
イ チェン リン，
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Abstract

【課題】 非導電性粘着材とチップとの間に適切な接着領域を備え、それによって封止処理後に発生する応力集中を緩和させると共にチップクラックの発生を回避してパッケージの製造歩留を向上させることができる半導体パッケージを提供する。
【解決手段】 半導体パッケージは、基板と、第１のチップと、非導電性粘着材と、第２のチップと、複数個の支持ボールとを備える。第１のチップは上部表面及びこの上部表面と反対側の下部表面を有し、その下部表面は基板に実装される。非導電性粘着材は第１のチップの上部表面に配置される。第２のチップは上部表面とこの上部表面の反対側の下部表面を有し、この下部表面は非導電性粘着材によって第１のチップの上部表面上に実装され、第２のチップの下部表面の９０％を越える領域が非導電性粘着材と第２のチップとの間の接着領域である。支持ボールは第２のチップを支持するために上記非導電性粘着材内に配置される。
【選択図】 図８

Description

本発明は、一般に半導体パッケージに関し、より詳細には、積み重ねられた２個のチップを有する半導体パッケージであって、その積み重ねられたチップの間に非導電性粘着材とボンディングワイヤに必要なスペースを得るための複数個の支持ボールが配設され、その非導電性粘着材と上部チップとの間の接着領域が上部チップの下部表面領域の９０％を越えており、それによって封止工程後の応力集中を緩和させると共に、チップのクラックの発生を回避し、半導体パッケージの製造歩留を増加させる半導体パッケージに関する。
小型化及び高動作速度化の需要が増大するに従って、マルチチップモジュールはエレクトロニクスの様々な分野でますます魅力が増している。マルチチップモジュールは、単一の半導体パッケージ上で複数のチップを支持することのできるモジュール又はパッケージである。例えば、マルチチップメモリパッケージは、一般に共通基板上に複数個のメモリチップを設け、それによってサイズの点で優位性を有し、パッケージのメモリ容量を増大できる。更にマルチチップパッケージは高動作速度を有し、ＩＣチップ間の配線長を短くでき、その結果、信号遅延やアクセス時間を低減することができる。しかもマルチチップパッケージは、単一の半導体パッケージ内にメモリチップ、論理チップ、マイクロプロセッサなどの異なる機能を有する複数チップを結合することで一体的に動作機能する。
近年、単一の半導体パッケージに２個のチップを積層したものが出現しており、主にそれについて下記既存の半導体パッケージで説明する。第１の既存の半導体パッケージ２によれば、既存の第１の半導体パッケージ２は、基板１０、下部チップ２０、ダミーチップ３０及び上部チップ４０を含んでいる。図１を参照すると、下部チップ２０は粘着材２２によって基板１０上に実装されており、下部チップ２０の上部表面２８の両端には複数のアルミニウムパッド２４が設けられ、それらのパッドは複数の第１のボンディングワイヤ２６を介して基板１０に設けられた複数のパッド１２に電気的に接続される。図２を参照すると、ダミーチップ３０は、粘着材３２により下部チップ２０上に実装され、高さ（Ｈ）５ミルを超えるような第１のボンディングワイヤ２６に必要なスペースを確保している。図３を参照すると、上部チップ４０は、粘着材４２によってダミーチップ３０上に実装されており、上部チップ４０の上面４８には複数個のアルミニウムパッド４４が設けられ、それらのパッドは複数個の第２のボンディングワイヤ４６を介して基板１０のパッド１２に電気的に接続され、かくして２個のチップ２０、４０は基板１０上に積み重ねられる。しかしながら、この既存の第１の半導体パッケージ２では高い製造コストを要するばかりか、比較的長い実装時間を必要とする。更に、ダミーチップと粘着材の膨張係数の間に不整合があると、封止工程後にダミーチップと粘着材間における接合部分に発生する応力に起因してチップクラックも生じ、半導体パッケージの製造歩留が減少する。半導体パッケージ２の歩留は一般に３０％から４０％の範囲内である。
更に、従来技術による第２の半導体パッケージ５０は、実質的に上記既存の第１の半導体パッケージ２と同様である。既存の第２の半導体パッケージ５０は、基板６０、下部チップ７０及び上部チップ９０を備える。図４を参照すると、複数個のアルミニウムパッド７４が下部チップ７０の上部表面７８の同じ側の端部に配置されている。図５を参照すると、下部チップ７０は粘着材７２によって基板６０上に実装され、その下部チップ７０のアルミニウムパッド７４は複数個の第１のボンディングワイヤ７６を介して基板６０の複数個のパッド６２に電気的に接続される。続いて、上部チップ９０は粘着材９２によって下部チップ７０上に実装され、多段積層法によって下部チップ７０上に積み重ねられる。最後に、上部チップ９０の上部表面９８に複数個のアルミニウムパッド９４が設けられ、それらのパッドが複数個の第２のボンディングワイヤ９６を介して基板６０のパッド６２に電気的に接続され、それら２個のチップ７０、９０は基板６０上に積み重ねられる。しかしながら、これらのチップは特別に設計される必要があり、通常のチップとは明らかに相違する。従って、これらのチップを入手するのは容易ではなく、チップのコストが増大する。また、パッケージには上記多段積層法による２層以上の積層チップを含み、各チップは寸法を小さくする必要があり、チップの費用が増大する。
更に、「マルチチップパッケージ」と題する台湾特許公開番号４４２，８７６号公報には、半導体パッケージの積層構造が開示されている。その半導体パッケージは、チップキャリア、複数の導電性バンプ、複数のボンディングワイヤ、複数のチップ（例えば、下部チップ及び上部チップ）及び粘着性層を備えている。下部チップはチップキャリア上に配置され、導電性バンプは下部チップ上に配置されている。上部チップは粘着性層によって下部チップ上に配置され、各導電性バンプは上部チップを支持するために円筒形突起を有している。しかしながら、この粘着性層は導電性粘着層ではなく、かつ円筒性突起が導電性材料によって形成されているため、その積層構造の粘着性層では上部チップと下部チップを完全に絶縁することができない。しかもその円筒性突起が上部チップの表面を損傷する場合がある。
更に、「半導体パッケージ内のマルチチップ積層体」と題する台湾特許公開番号５１０，５７３号公報には半導体パッケージの積層構造が開示されている。その半導体パッケージは、封止材、複数のチップ、チップキャリア、複数の金属トレース及びグラスファイバエポキシ樹脂層を含んでいる。各チップは封止材で封止され、上部表面、下部表面、及びこの上部表面上に形成された複数のボンディングパッドを有している。基板またはリードフレームなどのチップキャリアはチップを積み重ねて実装するために使用される。金属トレースはチップキャリアにチップのボンディングパッドを電気的に接続するために封止材内に封止される。グラスファイバエポキシ樹脂層は２つのチップを積み重ね実装するためにその２つのチップ間に配設されている。しかしながら、グラスファイバエポキシ樹脂層は柔らかな材料で形成されており、このようなグラスファイバエポキシ樹脂層は、例えば高さが５ミル以上といったボンディングワイヤ（即ち、金属トレース）に必要なスペースを十分に形成することができない。
従って、上記問題を解消することを可能とする半導体パッケージの必要性が生じている。
台湾特許公開番号４４２，８７６号明細書 台湾特許公開番号５１０，５７３号明細書
本発明の目的は、非導電性粘着材とチップとの間に適切な接着領域を含み、それによって封止処理後における応力集中を緩和させると共にチップクラックの発生を回避してパッケージの製造歩留を向上させることができる半導体パッケージを提供することにある。
本発明の他の目的は、非導電性粘着材内に配置され、ボンディングワイヤに必要なスペースを確保するためのチップを支持する複数個の支持ボールを備える半導体パッケージを提供することにある。
本発明に係る半導体パッケージは、基板、第１のチップ、非導電性粘着材、第２のチップ及び複数個の支持ボールを備える。第１のチップは上部表面とこの上部表面の反対側に下部表面を有し、下部表面は基板に実装される。非導電性粘着材は第１のチップの上部表面に配置される。第２のチップは上部表面とこの上部表面の反対側の下部表面を有し、この下部表面は非導電性粘着材によって上記第１のチップの上部表面に実装され、かつ非導電性粘着材と第２のチップ間の接着領域が第２のチップの下部表面領域の９０％を越えている。支持ボールは第２のチップを支持するために非導電性粘着材内に配置される。
従来の半導体パッケージと比較して、本発明に係る半導体パッケージ内の非導電性粘着材と第２のチップ間に設けられた適切な接着領域では、非導電性粘着材と第２のチップ間の接合部分で発生する熱応力が、連続処理工程の間、全接着領域に分散されるため、熱硬化性の処理工程後の応力集中が緩和されると共に、チップクラックの発生も回避され、パッケージの製造歩留が向上する。
本発明の上記目的、特徴及び利点は、添付図面を参照しながら、以下の詳細な説明により容易に明らかになる。
図６〜図１１を参照すると、そこには本発明の一実施例による半導体パッケージ１００が示されている。半導体パッケージ１００は基板１１０、第１のチップ１２０及び第２のチップ１４０を備える。第１のチップ１２０及び第２のチップ１４０はダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティク・ランダム・アクセス・メモリ（ＳＲＡＭ）、フラッシュ・メモリ（ＦＬＡＳＨ）、ランバス・メモリ等のメモリチップ、マイクロプロセッサ、論理チップまたはラジオチップとすることができる。
図６を参照すると、基板１１０には複数個のパッド１１２を設ける。第１のチップ１２０は上部表面１２８及びその上部表面１２８の反対側に下部表面１２９を有し、その下部表面１２９が粘着材１２２によって基板１１０上に実装されており、且つ上部表面１２８の端部（例えば、上部表面１２８の両側の端部）には複数個のパッド１２４及び第１のチップ１２０のパッド１２４を基板１１０のパッド１１２に電気的に接続する複数個の第１のボンディングワイヤ１２６を設ける。第１のチップ１２０のパッド１２４はアルミニウムパッドにすることができる。
図７ａを参照すると、非導電性粘着材１３０は第１のチップ１２０の上部表面１２８に配置される。複数個の支持ボール１３２はインターミキシング法を用いて非導電性粘着材１３０内に配置され、しかも図８に示したように、第２のチップ１４０を支持する。支持ボール１３２は第１のボンディングワイヤ１２６に必要なスペースを決定するため、たとえば５ミルの高さ（Ｈ）以上の所定の直径を有している。支持ボール１３２はゴムの如き弾性のある耐熱性材料により形成できる。図７ｂに示した他の実施例によれば、上記支持ボール１３２は第１の支持ボール１３２ａと第２の支持ボール１３２ｂに分割され、第１の支持ボール１３２ａの直径は第２の支持ボール１３２ｂの直径よりも大きく形成されている。第１の支持ボール１３２ａは第１のボンディングワイヤ１２６に必要なスペース、例えば５ミルの高さ（Ｈ）以上を確保するのに用いられ、第２の支持ボール１３２ｂは第１の支持ボール１３２ａを分離してそれらをより規則正しく、緊密に整列するのに用いられる。第２の支持ボール１３２ｂの数は第１の支持ボール１３２ａの数の２０％未満であることが好ましい。
再び図８を参照すると、第２のチップ１４０は上部表面１４８とこの上部表面１４８の反対側に下部表面１４９を有し、その下部表面１４９は非導電性粘着材１３０によって第１のチップ１２０の上部表面１２８上に実装され、上部表面１４８には複数個のパッド１４４及び第２のチップ１４０のパッド１４４を基板１１０のパッド１１２に電気的に接続する複数個の第２のボンディングワイヤ１４６が設けられる。非導電性粘着材１３０と第２のチップ１４０との間の接着領域は第２のチップ１４０の下部表面１４９の９０％を越える領域であることが好ましい。
本発明に係る半導体パッケージ１００は、更に複数個のチップ（図示せず）を追加して設けることも可能であることは本発明の属する技術分野における通常の知識を有する者には明らかであり、その構造は実質的に第２のチップ１４０と同様であり、第２のチップ１４０上に複数個の非導電性粘着材と支持ボールが順々に積み重ねられ、それによって半導体パッケージ１００のチップの数が増加し、上記全ての積層チップの寸法を小さくする必要はない。半導体パッケージ１００の基板１１０はリードフレーム（図示せず）に置き換えることができる。
図９を参照すると、半導体パッケージ１００は更に第３のチップ１５０及び第４のチップ１６０を含み、それらの構造は、それぞれ第１のチップ１２０及び第２のチップ１４０と同様である。第３のチップ１５０及び第４のチップ１６０は非導電性粘着材１３０及び支持ボール１３２によって順々に基板１１０上に積み重ねられ、その結果、半導体パッケージ１００の数は増加する。非導電性粘着材１３０と第４のチップ１６０の間の接着領域は第４のチップ１６０の下部表面領域の９０％を越えている。
図１０を参照すると、半導体パッケージ１００は制御チップなどの第５のチップ１７０及び受動素子１８０をさらに備える。第５のチップ１７０は粘着材１７２によって基板１１０に実装されワイヤボンディング方式によって基板１１０に電気的に接続される。受動素子１８０ははんだペイスト１８２によって基板１１０にはんだ付けされて基板１１０に電気的に接続される。
図１１を参照すると、第１、第２、第３、第４及び第５のチップ１２０、１４０、１５０、１６０及び１７０、受動素子１８０及び全ボンディングワイヤを封止するため、エポキシ樹脂などの封止材１９０が基板１１０上に形成される。最後に、この封止材１９０は分割され、熱融着方式あるいは超音波方式によってカバー（図示せず）を封止材１９０にくっつけ完全なパッケージを形成する。半導体パッケージ１００はフラッシュメモリカードの半導体パッケージにすることができる。
従来の半導体パッケージと比較して、本発明に係る半導体パッケージにおける非導電性粘着材１３０と第２のチップ１４０間の接着領域は増加しており、このため非導電性粘着材１３０と第２のチップ１４０間の接合部分に生じる熱応力が、連続処理工程中、全接着領域に分散され、その結果、熱硬化処理後の応力集中が緩和され、チップクラックの発生も回避されてパッケージの製造歩留が増加する。一般に、本発明に係る半導体パッケージの歩留は約９２％以上である。
以上本発明はその好ましい実施形態について説明したが、本発明はそれに限定されるものではない。添付した特許請求の範囲に記載した本発明の精神及び範囲から逸脱することはなく、当業者であればその他様々な改良及び変更をなし得ることは当然のことである。
従来技術における第１の半導体パッケージを製造する方法を示す概略断面図である。 従来技術における第１の半導体パッケージを製造する方法を示す概略断面図である。 従来技術における第１の半導体パッケージを製造する方法を示す概略断面図である。 従来技術における第２の半導体パッケージを製造する方法を示す概略断面図である。 従来技術における第２の半導体パッケージを製造する方法を示す概略断面図である。 本発明の一実施例に従って半導体パッケージを製造する方法を示す概略断面図である。 本発明の一実施例に従って半導体パッケージを製造する方法を示す概略断面図である。 本発明の他の実施例に従って半導体パッケージを製造する方法を示す概略断面図である。 本発明の一実施例に従って半導体パッケージを製造する方法を示す概略断面図である。 本発明の他の実施例に従って半導体パッケージを製造する方法を示す概略断面図である。 本発明の他の実施例に従って半導体パッケージを製造する方法を示す概略断面図である。 本発明の他の実施例に従って半導体パッケージを製造する方法を示す概略断面図である。
符号の説明
２、５０、１００…半導体パッケージ
１０、６０、１１０…基板
１２、２４、６２、７４、９４、１１２、１２４、１４４…パッド
２０、７０…下部チップ
２２、３２、７２、９２、１７２…粘着材
２６、４６、７６、９６、１２６、１６４…ボンディングワイヤ
３０…ダミーチップ
４０、９０…上部チップ
１２０…第１のチップ
１２８、１４８…上部表面
１２９、１４９…下部表面
１３０…非導電性粘着材
１３２…支持ボール
１４０…第２のチップ
１５０…第３のチップ
１６０…第４のチップ
１７０…第５のチップ
１８０…受動素子
１８２…はんだペイスト
１９０…封止材

Claims (14)

  1. キャリアと、
    上部表面及び該上部表面と反対側の下部表面を有し、前記下部表面が前記キャリア上に実装された第１のチップと、
    前記第１のチップの前記上部表面に配置された非導電性粘着材と、
    上部表面及び該上部表面と反対側の下部表面を有し、前記下部表面が前記非導電性粘着材によって前記第１のチップの前記上部表面に実装され、前記下部表面領域の９０％を越える領域が前記非導電性粘着材との接着領域である第２のチップと、
    該第２のチップを支持する前記非導電性粘着材内に配置された複数個の支持ボールと、
    を含むことを特徴とする半導体パッケージ。
  2. 前記キャリアに複数個の第１のパッドが設けられ、前記第１のチップの前記上部表面に複数個の第２のパッドと、該第２のパッドを前記キャリアの前記第１のパッドに電気的に接続する複数個の第１のボンディングワイヤが設けられ、前記第２のチップの前記上部表面に複数個の第３のパッドと、該第３のパッドを前記キャリアの第１のパッドに電気的に接続する複数個のボンディングワイヤとが設けられていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記支持ボールが前記第１のボンディングワイヤに必要なスペースを決める所定の直径を有することを特徴とする請求項２に記載の半導体パッケージ。
  4. 前記支持ボールが第１の支持ボールと第２の支持ボールに分割され、前記第１の支持ボールの直径が前記第２の支持ボールの直径よりも大きいことを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記第１の支持ボールが前記第１のボンディングワイヤに必要なスペースを決定するために用いられ、前記第２の支持ボールが前記第１の支持ボールを分離するために用いられることを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記第２の支持ボールの数がすべての支持ボールの数の２０％未満であることを特徴とする請求項４に記載の半導体パッケージ。
  7. 前記支持ボールが弾性のある耐熱性材料により形成されていることを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記支持ボールがゴムにより形成されていることを特徴とする請求項７に記載の半導体パッケージ。
  9. 上部表面と該上部表面の反対側の下部表面を有し、該下部表面が前記キャリア上に実装された第３のチップと、
    上部表面と該上部表面の反対側の下部表面とを有し、該下部表面が前記非導電性粘着材によって前記第３のチップの上部表面に実装され、前記下部表面の９０％を越える領域が前記非導電性粘着材との接着領域である第４のチップと、
    を更に備えたことを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記キャリア上に実装された第５のチップを更に備えることを特徴とする請求項９に記載の半導体パッケージ。
  11. 前記キャリア上に実装された複数個の受動素子を更に備えることを特徴とする請求項１０に記載の半導体パッケージ。
  12. 前記第１、第２、第３、第４及び第５のチップ、前記受動素子及び全ボンディングワイヤを封止する封止材を更に備えることを特徴とする請求項１１に記載の半導体パッケージ。
  13. 前記半導体パッケージがメモリカードの半導体パッケージであることを特徴とする請求項１２に記載の半導体パッケージ。
  14. 前記第１及び第２のチップ、並びに前記第１及び第２のボンディングワイヤを封止する封止材を更に備えることを特徴とする請求項１に記載の半導体パッケージ。
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