CN1959844A - 半导体存储器件 - Google Patents

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Abstract

公开了一种半导体存储器件，包括：存储单元阵列块；以及与存储单元阵列块沿第一方向排列的电路区。电路区包括第一区以及与第一区沿第一方向排列的第二区。第一区配置有在与第一方向垂直的第二方向对准的第一电路和第二电路。第二区配置有在第二方向对准的多个第三电路。

Description

半导体存储器件
技术领域
本发明大体上涉及一种半导体存储器件。具体地，本发明涉及一种包括存储单元阵列以及其中安排有多个电路的电路区的半导体存储器件。
背景技术
日本专利JP-A 2000-243085公开了一种配置有存储器阵列和诸如读出放大器区的电路区的半导体存储器件。
所公开的半导体存储器件还包括：沿BL方向延伸的多对互补位线、沿与BL方向垂直的WL方向延伸的多条字线、用于提供第一电压的第一线、用于提供第二电压的第二线、第一公共源线、以及第二公共源线。
在BL方向排列存储器阵列和读出放大器区。读出放大器区包括在WL方向对准的多个读出放大器。读出放大器具有分别与互补位线相连的读出节点。此外，读出放大器具有分别与第一公共源线和第二公共源线相连的第一节点和第二节点。
读出放大器区还包括第一区域和第二区域。第一区域配置有用于将第一线与第一公共源线相连的多个第一开关。第二区域配置有用于将第二线与第二公共源线相连的多个第二开关。第一开关以及第二开关沿着WL方向分别对准。
在所公开的半导体存储器件中，要求沿着BL方向排列的第一区域和第二区域沿着WL方向排列第一电路和第二电路。
本发明的目的是提供一种包括与传统技术相比有效利用的电路区的半导体存储器件。
发明内容
根据本发明的一个方面，提出了一种半导体存储器件，包括存储单元阵列块以及与存储单元阵列块沿第一方向排列的电路区。电路区包括第一区以及与第一区沿第一方向排列的第二区。第一区配置有在与第一方向垂直的第二方向上对准的第一电路和第二电路。第二区配置有在第二方向上对准的多个第三电路。
在阅读以下描述和附图时，本发明的这些和其他目的、特征、以及优点将变得更加清楚。
附图说明
图1是本发明实施例的半导体存储器件内部的平面图；
图2是图1的半导体存储器件的示意横截面图；
图3是图1的大块的平面图；
图4是图1的中块的平面图；
图5是图4的小块的局部电路图；
图6是示出了图4的读出放大器区及其外围的平面图；
图7是图4的读出放大器区的局部电路图；
图8是图4的子字(sub word)驱动器区的局部电路图；
图9是图4的小尺寸交叉点区域的局部电路图；
图10是图4的读出放大器区的局部平面图；
图11是另一个实施例的读出放大器区的平面图；
图12是另一个实施例的读出放大器区的平面图；
图13是图4的子字驱动器区的局部平面图；
图14是另一个实施例的中块的平面图。
具体实施方式
图1示出了根据本发明的第一实施例的半导体存储器件1。参考图2，半导体存储器件1包括下层10、第一线层11、第二线层12、第三线层13、以及第四线层14。半导体存储器件1可以包括配置有电路、线、插头、端子等的其他层。该实施例的半导体存储器件1是双倍数据速率同步动态随机存取存储器(DDR SDRAM)。本发明可以应用到其他半导体存储器件。
参考图1，下层10包括存储单元阵列的多个大块20以及多个外围电路区21。将大块20排列成两行乘四列的矩阵。沿位线(BL)方向排列大块20的行。沿与BL方向垂直的字线(WL)方向排列大块20的列。在两个大块20之间排列多个外围电路区21的每个，并且向多个外围电路区21的每个配置控制电路、输出电路、电源电路、多个端子等。
参考图3，大块20包括存储单元阵列的多个中块23、两个X译码器(X-DEC)区24、两个Y译码器(Y-DEC)25、以及中尺寸交叉点区26。将中块23排列成两行乘两列的矩阵。沿BL方向排列中块23的行。沿WL方向排列中块23的列。在WL方向的中块23之间排列每个X译码器区24，且每个X译码器区24沿BL方向延伸。X译码器区24包括主字驱动器和行地址译码器。在BL方向的中块23之间排列每个Y译码器区25，且每个Y译码器区25沿WL方向延伸。Y译码器区25包括列地址译码器。可以将X译码器区24和Y译码器区25排列在四个中块23的外侧。将中尺寸交叉点区26排列在两个X译码器区24之间和两个Y译码器区25之间的区域。中尺寸交叉点区26包括多个电路。可以将中块23排列在X译码器区24之间和/或Y译码器区域25之间。
参考图4，中块23包括存储单元阵列的多个小块31、多个读出放大器(S.A.)区32、多个子字驱动器(SWD)区33、以及多个小尺寸交叉点区34。将小块31排列成八行乘八列的矩阵。沿BL方向排列小块31的行。沿WL方向排列小块31的列。将S.A.区32排列成矩阵。将SWD区33排列成矩阵。在BL方向的S.A.区32之间排列每个小块31。在WL方向的SWD区33之间排列每个小块31。在WL方向的S.A.区32之间和/或在BL方向的SWD区33之间排列每个小尺寸交叉点区34。
在该实施例中，在图2中示出的第一至第三线层11至13包括多个铝(Al)制线。第四线层14包括多个钨(W)制线。
第一线层11包括YS线。如图7中所示，沿BL方向延伸YS线。
在图2中示出的第二线层12包括横跨图4中示出的S.A.区32和小尺寸交叉点区34的、沿WL方向延伸的多条线。参考图7，第二线层12包括VBLP线、第一公共源线(NCS)、第二公共源线(PCS)、以及多个信号线。信号线包括BLEQ0T线、SHR0B线、LIOT_0线、LIOb_0线、LIOT_1线、LIOB_1线、SHR1B线、以及BLEQ1T线。
在图2中示出的第三线层13包括在图7中示出的多个CSEQT线、VOD线、多个VBLP线、VARY线以及VSSSA线。横跨图4中示出的S.A.区32和小块31、沿BL方向延伸CSEQT线、VOD线、VBLP线、VARY线以及VSSSA线。
在图2中示出的第四线层14包括在图4中示出的多个互补位线BLT和BLB。如图4中所示沿BL方向横跨小块31和S.A.区32延伸BLT线和BLB线。参考图7，交替地排列BLT线和BLB线。从S.A.区32到两边的下一个S.A.区32延伸多对BLT线和BLB线。
参考图5，小块31包括多个存储单元。下层10包括在图4中示出的、沿WL方向在小块31和SWD区33中延伸的多个子字线SWL0至SWLm。
小块31的每个存储单元位于子字线与BLT线或BLB线中任一个的交点处，从而由子字线以及BLT线和BLB线在读/写操作时选择。
参考图6，S.A.区32包括沿BL方向按顺序排列的第一区域41至第八区域48。第一区域41至第七区域47中的每个沿WL方向延伸，并且包括沿WL方向对准的多个电路。将第八区域48排列在第四区域44和第五区域45之间，并且沿WL方向延伸。
在图6中示出的第一区域41包括多个第一位线均衡器(BLEQ)51。参考图7，第一BLEQ 51包括用于将BLT线与VBLP线相连的MOS晶体管、用于将BLB线与VBLP线相连的MOS晶体管、以及用于将BLT线与BLB线相连的MOS晶体管。第一BLEQ 51的所有MOS晶体管具有与BLEQ0T线相连的栅极。第一BLEQ 51响应于BLEQ0T线上的BLEQ0T信号，将BLT线和BLB线充电到VBLP线的预充电电压。
在图6中示出的第七区域47包括多个第二BLEQ 57。第二BLEQ 57响应于BLEQ1T线上的BLEQ1T信号，将BLT线和BLB线预充电到VBLP线的预充电电压。
在图6中示出的第四区域44包括多对n沟道MOS晶体管54。在下文中，将n沟道MOS晶体管54对称作NchS.A.54。在图6中示出的第五区域45包括多对p沟道MOS晶体管55。在下文中，将p沟道MOS晶体管55对称作PchS.A.55。NchS.A.54和PchS.A.55形成S.A.。参考图7，S.A.与用于提供接地电压的NCS线以及用于提供电源电压的PCS线相连。S.A.将BLT线和BLB线之间的电压差放大。
在图6中示出的第二区域42包括多个第一共享MOS晶体管(SHR)52。参考图7，第一SHR 52包括插入到BLT线中的MOS晶体管以及插入到BLB线中的另一个MOS晶体管。第一SHR 52的MOS晶体管响应于SHR0B线上的SHR0B信号，将存储单元与S.A.电连接。
在图6中示出的第六区域46包括多个第二SHR 56，用于响应于SHR1B线上的SHR1B信号，将存储单元与S.A.相连。与和S.A.区域32相邻的不同小块31相对应地设置第一SHR 52和第二SHR 56。
在图6中示出的第三区域43包括多个列选择电路(Y开关)53。Y开关53包括一对MOS晶体管，包括响应于YS线上的YS信号，将BLT线与LIOT_0线相连的MOS晶体管以及将BLB线与LIOB_0线相连的MOS晶体管，或用于将BLT线与LIOT_1线相连的MOS晶体管和用于将BLB线与LIOB_1线相连的MOS晶体管。
参考图7，第一BLEQ 51、第一SHR 52、Y开关53、NchS.A.54、PchS.A.55、第二SHR 56以及第二BLEQ57与一对BLT线和BLB线相连，并形成S.A.块。
参考图7，在图6中示出的第八区域48包括多个电路，包括：用于过驱动(overdriving)操作(CS-Driv.(OD))的驱动器61、公共源极均衡器(CS-EQ)62、用于恢复操作(CS-Driv.(恢复))的驱动器63、一对LI/O均衡器(Li/O-EQ)64、以及沿WL方向按顺序对准的、用于接地操作(CS-Driv.(GND))的驱动器65。配置第八区域48的每个电路用于与所有S.A.块或部分S.A.块相对应地操作。在该实施例中，第八区域48的电路功能彼此不同。
CS-Driv.(OD)61包括用于响应于SAP1B信号，将PCS线与具有比最终放大的电压高的过驱动电压的VOD线相连的MOS晶体管。CS-Driv.(OD)61稳定S.A.的操作。
CS-EQ 62响应于CSEQT线上的CSEQT信号，将PCS线和NCS线充电至与VBLP线上的预充电电压。
CS-Driv.(恢复)63包括用于响应于SAP2T信号，将PCS线与VARY线相连的MOS晶体管。
LI/O-EQ 64之一响应于CSEQT线上的CSEQT信号，将LIOT_0线和LIOB_0线充电至从VBLP线提供的预充电电压。LI/O-EQ 64中另一个响应于CSEQT线上的CSEQT信号，将LIOT_1线和LIOB_1线充电至从VBLP线提供的预充电电压。
CS-Driv.(GND)65包括用于响应于SANT信号将NCS线与具有接地电压的VSSSA线相连的MOS晶体管。
参考图8，在图6中示出的SWD区33包括沿BL方向对准的多对子字驱动器(SWD-Driv.(0)至(3))70。字线包括响应于FXT0至FXT3信号、FXB0至FXB3信号、以及MWL信号由SWD-Driv.(0)至(3)70所选的多对SWL0至SWL3。
参考图9，在图6中示出的小尺寸交叉点区域34包括在BL方向排列的三个区域。在图6中示出的小尺寸交叉点区域34的中央区域包括在WL方向对准的I/O开关71以及S.A.-ActDriv.72。
参考图9，响应于CSEQB信号，I/O开关71将LIOT_0线、LIOB_0线、LIOT_1线、LIOB_1线分别与MIOT_0线、MIOB_0线、MIOT_1线以及MIOB_1线相连。MIOT_0线、MIOB_0线、MIOT_1线以及MIOB_1线是用于传输数据的主数据线。
S.A.-ActDriv.72响应于SAP1T信号，产生用于激活CS-Driv.(OD)61的SAP1B信号，并且响应于SANB信号，产生用于激活CS-Driv.(GND)65的SANT信号。
参考图9，在图6中示出的小尺寸交叉点区域34的剩余区域之一包括在WL方向按顺序对准的第一BLEQ-Driv.73、第一SHR-Driv.74、以及第一FX-Driv.75。第一BLEQ-Driv.73响应BLEQ0B信号，产生用于激活在图7中示出的第一BLEQ 51的BLEQ0T信号。SHR-Driv.74响应于SHR0T信号，产生用于激活第一SHR 52的SHR0B信号。FX-Driv.75响应于FXB0信号，产生用于激活SWD-Driv.(0)的第一FXT0信号。
在图6中示出的小尺寸交叉点区域34的其他剩余区域包括在WL方向按顺序对准的第二BLEQ-Driv.76、第二SHR-Driv.77、以及第二FX-Driv.78。BLEQ-Driv.76响应BLEQ1B信号，产生用于激活第二BLEQ57的BLEQ1T信号。SHR-Driv.77响应SHR1T信号，产生用于激活第二SHR56的SHR1B信号。第二FX-Driv.78响应FXB1信号，产生用于激活SWD-Driv.(1)的FXT1信号。
参考图10，在图2中示出的第一线层11还包括第一线组81。第一线组81的多条线沿BL方向延伸。第八区域48的每个电路包括配置有源极/漏极节点的、以及排列在源极/漏极节点之间的栅电极85的一个或多个MOS晶体管84。栅电极85沿WL方向延伸。在该实施例中，第一线组81的每条线与源极/漏极节点接触。可以将MOS晶体管84与第一线组81的多条线相连。
参考图10，在图2中示出的第二线层12还包括第二线组82。第二线组82包括沿WL防线延伸且对准在一条线上的多条线86。与CS-Driv.(OD)61、CS-EQ 62、CS-Driv.(恢复)63、LI/O-EQ 64、以及CS-Driv.(GND)65相对应地配置至少一条线86。在该实施例中，将第二线组82的每条线86与第一线组81的一条或多条线直接相连。可以与第八区域48中的电路相对应地配置两条或两条以上的线86。
参考图10，在图2中示出的第三线层13还包括第三线组83。第三线组83包括VOD线、VBLP线、VARY线、以及VSSSA线。在该实施例中，将第三线组83的每条线与第二线组82接触。可以与第八区域48中的电路相对应地配置两条或两条以上的第三线组83的线。
如图11中所示，第八区域48可以包括小尺寸交叉点区域34的电路，例如I/O开关71、S.A.-ActDriv.72、第一BLEQ-Driv.73、第一SHR-Driv.74、第一FX-Driv.75、第二BLEQ-Driv.76、第二SHR-Driv.77、以及第二FX-Driv.78。
如图12中所示，第八区域48可以包括起相同作用的多个电路，例如多个CS-EQ 62以及多个LI/O-EQ 64。
参考图13，本发明第二实施例的SWD区33包括第九区域109至第十三区域113。第九区域109至第十三区域113中的每个沿BL方向延伸，且包括在BL方向对准的多个电路。沿WL方向按顺序排列第九区域109至第十二区域112。在第九区域109和第十区域110之间排列第十三区域113。
第九区域109至第十二区域112中的每个包括在图8中示出的、组成多对SWD-Driv.(0)至(3)的多个MOS晶体管91至93。
第十三区域113包括第一实施例的第八区域48的多个电路，例如CS-Driv.(OD)61、CS-EQ 62、CS-Driv.(恢复)63、LI/O-EQ 64、以及CS-Driv.(GND)65。第十三区域113可以包括第一实施例的小尺寸交叉点区域34的多个电路，例如I/O开关71、S.A.-ActDriv.72、第一BLEQ-Driv.73、第一SHR-Driv.74、第一FX-Driv.75、第二BLEQ-Driv.76、第二SHR-Driv.77、以及第二FX-Driv.78。
在该实施例中，第一线组81的多条线沿WL方向延伸。第二线组82的多条线86沿BL方向延伸且对准在一条线上。第三线组83的多条线沿WL方向延伸。
参考图14，本发明第三实施例的Y-DEC区域25可以包括第十四区域114。第十四区域114包括在WL方向对准的多个电路。优选地，本实施例的第十四区域114的电路可以是排列在传统半导体存储器件中的中尺寸交叉点区域26中的电路。
该实施例的第一线层11包括第四线组，第四线组包括沿BL方向延伸的多条线。第四线组的线与第十四区域114的电路的MOS晶体管接触。第二线层12包括第五线组，第五线组包括沿WL方向延伸的、且对准在一条线上的多条线。第五线组的线与第四线组的线接触。第三线层13包括第六线组，第六线组包括多条线。第六线组的线与第五线组的线接触。
在图14中示出的X-DEC区域24可以包括第十五区域115。第十五区域115包括在BL方向对准的多个电路。优选地，本实施例的第十五域115的电路可以是排列在传统半导体存储器件中的中尺寸交叉点区域26中的电路。
该实施例的第一线层11包括第七线组，第七线组包括沿WL方向延伸的多条线。第七线组的线与第十五区域115的电路的MOS晶体管接触。第二线层12包括第八线组，第八线组包括沿BL方向延伸的、且在一条线上对准的多条线。第八线组的线与第七线组的线接触。第三线层13包括第九线组，第九线组包括多条线。第九线组的线与第八线组的线接触。
尽管在这里已经描述和说明了本发明的一些实施例，本领域的普通技术人员应该认识到可以容易地实现修改和变化，并且从而，意欲将权利要求解释为覆盖此类修改及其等价物。

Claims (12)

1.一种半导体存储器件，包括：
存储单元阵列块；以及
与存储单元阵列块沿第一方向排列的电路区，其中电路区包括第一区以及与第一区沿第一方向排列的第二区，第一区配置有在与第一方向垂直的第二方向对准的第一电路和第二电路，第二区配置有在第二方向对准的多个第三电路。
2.如权利要求1所述的半导体存储器件，还包括：
均沿第一方向延伸的第一线和第二线；
均沿第二方向延伸的第三线和第四线，其中，提供第一电路用于将第一线与第三线电连接，提供第二电路用于将第二线与第四线电连接。
3.如权利要求2所述的半导体存储器件，其中，第三线和第四线与多个第三电路的一个或多个电路相连。
4.如权利要求2所述的半导体存储器件，还包括第三区，第三区配置有在第二方向对准的多个第四电路，其中，第三线与多个第三电路相连，第四线与多个第四电路相连。
5.如权利要求2所述的半导体存储器件，还包括：
沿第二方向延伸的、且电连接在第一线和第一电路之间的第五线；以及
沿第二方向延伸的、且电连接在第二线和第二电路之间的第六线。
6.如权利要求5所述的半导体存储器件，其中，第五线和第六线在第二方向对准。
7.如权利要求6所述的半导体存储器件，还包括：
沿第一方向延伸的、且电连接在第五线和第一电路之间的第七线；以及
沿第一方向延伸的、且电连接在第六线和第二电路之间的第八线。
8.如权利要求7所述的半导体存储器件，还包括：
其中排列第一线和第二线的第一层；
其中排列第五线和第六线的第二层；以及
其中排列第七线和第八线的第三层。
9.如权利要求1至8中任一项所述的半导体存储器件，其中，电路区是其中设置有多个读出放大器的读出放大器区。
10.如权利要求1至8中任一项所述的半导体存储器件，其中，电路区是其中设置有多个子字驱动器的子字驱动器区。
11.如权利要求1至8中任一项所述的半导体存储器件，其中，电路区是其中设置有多个X译码器的x译码器区。
12.如权利要求1至8中任一项所述的半导体存储器件，其中，电路区是其中设置有多个Y译码器的y译码器区。
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